JP3514020B2 - レート発生器 - Google Patents
レート発生器Info
- Publication number
- JP3514020B2 JP3514020B2 JP35058095A JP35058095A JP3514020B2 JP 3514020 B2 JP3514020 B2 JP 3514020B2 JP 35058095 A JP35058095 A JP 35058095A JP 35058095 A JP35058095 A JP 35058095A JP 3514020 B2 JP3514020 B2 JP 3514020B2
- Authority
- JP
- Japan
- Prior art keywords
- adder
- output
- input
- rate
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はレート発生器、より
具体的にはＩＣテスタなどで用いられ、レートデータに
応じて任意の時間間隔を設定可能なレート発生器に関す
る。
具体的にはＩＣテスタなどで用いられ、レートデータに
応じて任意の時間間隔を設定可能なレート発生器に関す
る。
【０００２】
【従来の技術】図３は、たとえばＩＣテスタなどに用い
られる従来技術の発生器を示したものである。従来技術
におけるレート発生器は、図３に示すように、カウンタ
１、一致回路２、パルス発生回路５、Ｄ型フリップフロ
ップ２１，２２、加算器２３により構成されている。
られる従来技術の発生器を示したものである。従来技術
におけるレート発生器は、図３に示すように、カウンタ
１、一致回路２、パルス発生回路５、Ｄ型フリップフロ
ップ２１，２２、加算器２３により構成されている。
【０００３】カウンタ１は、クロック信号３１が入力さ
れ、このクロックによりカウントアップを行うカウンタ
である。加算器２３は、Ｄ型フリップフロップ２１でレ
ート信号３３によりラッチされたレートデータが入力さ
れ、一つ前の加算結果であるＤ型フリップフロップ２２
の出力との加算を行う。Ｄ型フリップフロップ２２は、
加算器２３の出力をデータ端子に入力し、レート信号３
３をクロック端子に入力して、出力を加算器２３と一致
回路２に出力する。
れ、このクロックによりカウントアップを行うカウンタ
である。加算器２３は、Ｄ型フリップフロップ２１でレ
ート信号３３によりラッチされたレートデータが入力さ
れ、一つ前の加算結果であるＤ型フリップフロップ２２
の出力との加算を行う。Ｄ型フリップフロップ２２は、
加算器２３の出力をデータ端子に入力し、レート信号３
３をクロック端子に入力して、出力を加算器２３と一致
回路２に出力する。
【０００４】一致回路２は、カウンタ１のＮビットの出
力とＤ型フリップフロップ２２のＮビットの出力とを比
較し、これらＮビットの値が等しいと、一致信号をパル
ス発生回路５へ出力する。パルス発生回路５は、一致回
路２の出力とクロック信号３１を入力し、一致信号を入
力するとクロック信号３１のタイミングによりパルスを
１個発生する。このようにして、カウンタ１の出力値と
加算器２３の出力値が一致する度にパルスを発生するこ
とで所望のレート信号を得ることができる。
力とＤ型フリップフロップ２２のＮビットの出力とを比
較し、これらＮビットの値が等しいと、一致信号をパル
ス発生回路５へ出力する。パルス発生回路５は、一致回
路２の出力とクロック信号３１を入力し、一致信号を入
力するとクロック信号３１のタイミングによりパルスを
１個発生する。このようにして、カウンタ１の出力値と
加算器２３の出力値が一致する度にパルスを発生するこ
とで所望のレート信号を得ることができる。
【０００５】図４は図３における従来技術のタイミング
チャートである。図４において、Ａはクロック信号３１
の波形図、Ｂはカウンタ１の出力の波形図、ＣはＤ型フ
リップフロップ２１の出力の波形図、ＤはＤ型フリップ
フロップ２２の出力の波形図、Ｅはレート信号３３の波
形図である。
チャートである。図４において、Ａはクロック信号３１
の波形図、Ｂはカウンタ１の出力の波形図、ＣはＤ型フ
リップフロップ２１の出力の波形図、ＤはＤ型フリップ
フロップ２２の出力の波形図、Ｅはレート信号３３の波
形図である。
【０００６】図４に示すように、クロック信号３１の周
期をＴとすると、カウンタ１はＢのように周期Ｔでカウ
ントアップを行う。以下に、レートデータ３２に
「２」，「３」，「４」，‥‥の順にデータが与えられ
た場合を考える。
期をＴとすると、カウンタ１はＢのように周期Ｔでカウ
ントアップを行う。以下に、レートデータ３２に
「２」，「３」，「４」，‥‥の順にデータが与えられ
た場合を考える。
【０００７】加算器２３は、Ｄ型フリップフロップ２１
の出力を順次加算してゆくので、Ｄ型フリップフロップ
２２の出力は、図４のＤのように「１」＋「２」＝
「３」，「３」＋「３」＝「６」，「６」＋「４」＝
「１０」，「１０」＋「５」＝「１５」の順に変化して
いく。
の出力を順次加算してゆくので、Ｄ型フリップフロップ
２２の出力は、図４のＤのように「１」＋「２」＝
「３」，「３」＋「３」＝「６」，「６」＋「４」＝
「１０」，「１０」＋「５」＝「１５」の順に変化して
いく。
【０００８】一致回路２の一方の入力が「１」，
「３」，「６」，「１０」，「１５」であるので、カウ
ンタ１がカウントアップし、カウンタ出力が「１」，
「３」，「６」，「１０」，「１５」になったときに、
一致回路２の入力が一致し、パルス発生回路５は図４の
Ａのクロック信号により図４のＥのようにパルスを発生
する。このようにして、２Ｔ，３Ｔ，４Ｔ，‥‥の時間
間隔を持ったレート信号３３を得ることができる。
「３」，「６」，「１０」，「１５」であるので、カウ
ンタ１がカウントアップし、カウンタ出力が「１」，
「３」，「６」，「１０」，「１５」になったときに、
一致回路２の入力が一致し、パルス発生回路５は図４の
Ａのクロック信号により図４のＥのようにパルスを発生
する。このようにして、２Ｔ，３Ｔ，４Ｔ，‥‥の時間
間隔を持ったレート信号３３を得ることができる。
【０００９】
【発明が解決しようとする課題】近年、たとえばＩＣの
高速化等に伴い、ＩＣテスタで用いられるレート発生器
も低速なものから高速なものまで幅広い時間間隔のレー
ト信号を設定する必要がある。しかしながら、図３に示
した従来技術では、このように幅広い時間間隔のレート
信号を設定したい場合、レートデータのビット幅Ｎが大
きくなり、加算にかかる時間も大きくなり、高速なレー
ト信号を発生するときにそのレート時間内に加算を行う
ことが困難になるという問題があった。
高速化等に伴い、ＩＣテスタで用いられるレート発生器
も低速なものから高速なものまで幅広い時間間隔のレー
ト信号を設定する必要がある。しかしながら、図３に示
した従来技術では、このように幅広い時間間隔のレート
信号を設定したい場合、レートデータのビット幅Ｎが大
きくなり、加算にかかる時間も大きくなり、高速なレー
ト信号を発生するときにそのレート時間内に加算を行う
ことが困難になるという問題があった。
【００１０】本発明はこのような従来技術の欠点を解消
し、低速なものから高速なものまで幅広い任意の時間間
隔のレート信号を発生することが可能なレート発生器を
提供することを目的とする。
し、低速なものから高速なものまで幅広い任意の時間間
隔のレート信号を発生することが可能なレート発生器を
提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するた
め、入力したクロック信号３１をカウントし、このカウ
ント値を出力するＮビット（Ｎは自然数）のカウンタ１
と、連続するレートデータ３２をＭ個（Ｍは２以上の自
然数）ずつの組にしてそれらを加算する第１の加算器、
および、レートデータ３２が１〜（Ｍ−１）段シフトし
た状態において、それぞれレートデータをＭ個ずつの組
にしてそれらを加算する第２〜第Ｍの加算器を備えた第
一の加算器群と、第一の加算器群の各加算器と対応して
設けられ、第一の加算器群のそれぞれの加算結果と当該
加算器における１つ前の出力結果とを順次加算する第１
〜第Ｍの加算器とを備えた第二の加算器群と、カウンタ
１の出力を第一の入力とし、第２の加算器群の各加算器
の加算結果を第２の入力とし、これら第１の入力と第２
の入力との一致を検出する第一〜第Ｍまでの一致回路を
備えた一致回路群と、前記一致回路群の各一致回路から
の出力を入力とするオアゲート４と、オアゲート４の出
力とクロック信号３１を入力とし、レート信号３３を出
力するパルス発生回路５とを備える。
め、入力したクロック信号３１をカウントし、このカウ
ント値を出力するＮビット（Ｎは自然数）のカウンタ１
と、連続するレートデータ３２をＭ個（Ｍは２以上の自
然数）ずつの組にしてそれらを加算する第１の加算器、
および、レートデータ３２が１〜（Ｍ−１）段シフトし
た状態において、それぞれレートデータをＭ個ずつの組
にしてそれらを加算する第２〜第Ｍの加算器を備えた第
一の加算器群と、第一の加算器群の各加算器と対応して
設けられ、第一の加算器群のそれぞれの加算結果と当該
加算器における１つ前の出力結果とを順次加算する第１
〜第Ｍの加算器とを備えた第二の加算器群と、カウンタ
１の出力を第一の入力とし、第２の加算器群の各加算器
の加算結果を第２の入力とし、これら第１の入力と第２
の入力との一致を検出する第一〜第Ｍまでの一致回路を
備えた一致回路群と、前記一致回路群の各一致回路から
の出力を入力とするオアゲート４と、オアゲート４の出
力とクロック信号３１を入力とし、レート信号３３を出
力するパルス発生回路５とを備える。
【００１２】また、本発明によれば、入力したクロック
信号３１をカウントし、このカウント値を出力するＮビ
ット（Ｎは自然数）のカウンタ１と、連続するレートデ
ータ３２を２個ずつペアにし、それらを加算する第一の
加算器１６と、第一の加算器１６が入力したレートデー
タ３２が一段シフトしたものを２個ずつペアにし、それ
らを加算する第二の加算器１７と、第一の加算器１６の
結果を順次加算する第三の加算器１８と、第二の加算器
１７の結果を順次加算する第四の加算器１９と、カウン
タ１の出力を第一の入力とし、第三の加算器１８の結果
を第二の入力とし、その両者の一致を検出する第一の一
致回路２と、カウンタ１の出力を第一の入力とし、第四
の加算器１９の結果を第二の入力とし、その両者の一致
を検出する第二の一致回路３と、第一の一致回路２の出
力と第二の一致回路３の出力を入力とするオアゲート４
と、オアゲート４の出力とクロック信号３１を入力と
し、レート信号３３を出力するパルス発生回路５を備え
る。
信号３１をカウントし、このカウント値を出力するＮビ
ット（Ｎは自然数）のカウンタ１と、連続するレートデ
ータ３２を２個ずつペアにし、それらを加算する第一の
加算器１６と、第一の加算器１６が入力したレートデー
タ３２が一段シフトしたものを２個ずつペアにし、それ
らを加算する第二の加算器１７と、第一の加算器１６の
結果を順次加算する第三の加算器１８と、第二の加算器
１７の結果を順次加算する第四の加算器１９と、カウン
タ１の出力を第一の入力とし、第三の加算器１８の結果
を第二の入力とし、その両者の一致を検出する第一の一
致回路２と、カウンタ１の出力を第一の入力とし、第四
の加算器１９の結果を第二の入力とし、その両者の一致
を検出する第二の一致回路３と、第一の一致回路２の出
力と第二の一致回路３の出力を入力とするオアゲート４
と、オアゲート４の出力とクロック信号３１を入力と
し、レート信号３３を出力するパルス発生回路５を備え
る。
【００１３】
【発明の実施の形態】次に添付図面を参照して本発明に
よるレート発生器の実施の形態を詳細に説明する。
よるレート発生器の実施の形態を詳細に説明する。
【００１４】図１は本発明によるレート発生器の実施の
形態を示すブロック図である。本実施の形態におけるレ
ート発生器は、ＩＣテスタ等で用いられる低速なものか
ら高速なものまで任意の時間間隔を持ったレート信号
を、レートデータに応じて発生することが可能な回路で
ある。図１において、１はカウンタ、２〜３は一致回
路、４はオアゲート、５はＤ型フリップフロップで形成
されるパルス発生回路、６〜１５はＤ型フリップフロッ
プ、１６〜１９は加算器、２０は分周器である。
形態を示すブロック図である。本実施の形態におけるレ
ート発生器は、ＩＣテスタ等で用いられる低速なものか
ら高速なものまで任意の時間間隔を持ったレート信号
を、レートデータに応じて発生することが可能な回路で
ある。図１において、１はカウンタ、２〜３は一致回
路、４はオアゲート、５はＤ型フリップフロップで形成
されるパルス発生回路、６〜１５はＤ型フリップフロッ
プ、１６〜１９は加算器、２０は分周器である。
【００１５】図１で、カウンタ１は、クロック信号３１
が入力され、このクロックによりカウントし、その結果
をＮビット（Ｎは自然数）のデータとして一致回路２と
一致回路３に送るＮビットのカウンタである。Ｎビット
のレートデータ３２は、Ｄ型フリップフロップ６〜８で
構成される３段のシフトレジスタのデータ入力端子に入
力され、レート信号３３のタイミングでＤ型フリップフ
ロップ６〜８に記憶される。
が入力され、このクロックによりカウントし、その結果
をＮビット（Ｎは自然数）のデータとして一致回路２と
一致回路３に送るＮビットのカウンタである。Ｎビット
のレートデータ３２は、Ｄ型フリップフロップ６〜８で
構成される３段のシフトレジスタのデータ入力端子に入
力され、レート信号３３のタイミングでＤ型フリップフ
ロップ６〜８に記憶される。
【００１６】Ｄ型フリップフロップ６〜８の出力は、そ
れぞれＤ型フリップフロップ９〜１１のデータ入力端子
に入力され、レート信号３３を分周器２０により１／２
に分周した信号により、Ｄ型フリップフロップ９〜１１
でラッチされる。Ｄ型フリップフロップ９の出力とＤ型
フリップフロップ１０の出力は、加算器１６で加算され
る。同様に、Ｄ型フリップフロップ１０の出力とＤ型フ
リップフロップ１１の出力は、加算器１７で加算され
る。
れぞれＤ型フリップフロップ９〜１１のデータ入力端子
に入力され、レート信号３３を分周器２０により１／２
に分周した信号により、Ｄ型フリップフロップ９〜１１
でラッチされる。Ｄ型フリップフロップ９の出力とＤ型
フリップフロップ１０の出力は、加算器１６で加算され
る。同様に、Ｄ型フリップフロップ１０の出力とＤ型フ
リップフロップ１１の出力は、加算器１７で加算され
る。
【００１７】加算器１６と１７の出力は、それぞれＤ型
フリップフロップ１２と１３のデータ入力に入力され、
レート信号３３を分周器２０により分周した信号によ
り、Ｄ型フリップフロップ１２と１３でラッチされる。
フリップフロップ１２と１３のデータ入力に入力され、
レート信号３３を分周器２０により分周した信号によ
り、Ｄ型フリップフロップ１２と１３でラッチされる。
【００１８】Ｄ型フリップフロップ１２の出力は加算器
１８に入力され、加算器１８は一つ前の加算結果である
Ｄ型フリップフロップ１４の出力との加算を行う。同様
に、Ｄ型フリップフロップ１３の出力は加算器１９に入
力され、加算器１９は一つ前の加算結果であるＤ型フリ
ップフロップ１５の出力との加算を行う。
１８に入力され、加算器１８は一つ前の加算結果である
Ｄ型フリップフロップ１４の出力との加算を行う。同様
に、Ｄ型フリップフロップ１３の出力は加算器１９に入
力され、加算器１９は一つ前の加算結果であるＤ型フリ
ップフロップ１５の出力との加算を行う。
【００１９】加算器１８と１９の出力は、それぞれＤ型
フリップフロップ１４と１５のデータ入力に入力され、
レート信号３３を分周器２０により分周した信号によ
り、Ｄ型フリップフロップ１４と１５でラッチされる。
フリップフロップ１４と１５のデータ入力に入力され、
レート信号３３を分周器２０により分周した信号によ
り、Ｄ型フリップフロップ１４と１５でラッチされる。
【００２０】一致回路２は、カウンタ１のＮビットの出
力とＤ型フリップフロップ１４のＮビットの出力とを比
較し、これら出力が一致した時に一致信号をオアゲート
４へ出力する。一致回路３は、カウンタ１のＮビットの
出力とＤ型フリップフロップ１５のＮビットの出力とを
比較し、これら出力が一致した時に一致信号をオアゲー
ト４へ出力する。
力とＤ型フリップフロップ１４のＮビットの出力とを比
較し、これら出力が一致した時に一致信号をオアゲート
４へ出力する。一致回路３は、カウンタ１のＮビットの
出力とＤ型フリップフロップ１５のＮビットの出力とを
比較し、これら出力が一致した時に一致信号をオアゲー
ト４へ出力する。
【００２１】オアゲート４は、一致回路２の出力と一致
回路３の出力をオアした一致信号をパルス発生回路５へ
出力する。パルス発生回路５は、オアゲート４の出力と
クロック信号３１を入力し、一致信号が来ているときに
クロックによりパルスを１個発生する。
回路３の出力をオアした一致信号をパルス発生回路５へ
出力する。パルス発生回路５は、オアゲート４の出力と
クロック信号３１を入力し、一致信号が来ているときに
クロックによりパルスを１個発生する。
【００２２】このようにして、カウンタ１の出力値が加
算結果であるＤ型フリップフロップ１４またはＤ型フリ
ップフロップ１５の出力値と一致する度にパルスを発生
することで所望のレート信号を得ることができる。
算結果であるＤ型フリップフロップ１４またはＤ型フリ
ップフロップ１５の出力値と一致する度にパルスを発生
することで所望のレート信号を得ることができる。
【００２３】図２は図１に示した本実施の形態における
レート発生器のタイミングチャートである。図２では図
１に示したＮビットがＮ＝５の場合の例を示している。
図２において、Ａはクロック信号３１の波形図、Ｂはカ
ウンタ１の出力の波形図、Ｃ〜ＬはＤ型フリップフロッ
プ６〜１５の出力の波形図、Ｍは一致回路２の出力の波
形図、Ｎは一致回路３の出力の波形図、Ｏはオアゲート
４の出力の波形図、Ｐはレート信号３３の波形図、Ｑは
分周器２０の出力の波形図である。
レート発生器のタイミングチャートである。図２では図
１に示したＮビットがＮ＝５の場合の例を示している。
図２において、Ａはクロック信号３１の波形図、Ｂはカ
ウンタ１の出力の波形図、Ｃ〜ＬはＤ型フリップフロッ
プ６〜１５の出力の波形図、Ｍは一致回路２の出力の波
形図、Ｎは一致回路３の出力の波形図、Ｏはオアゲート
４の出力の波形図、Ｐはレート信号３３の波形図、Ｑは
分周器２０の出力の波形図である。
【００２４】図２のＡに示すように、クロック信号３１
の周期をＴとすると、カウンタ１は図２のＢのようにカ
ウントアップする。レートデータ３２には、「２」，
「３」，「４」，‥‥の順にデータが与えられるものと
する。レートデータ３２は、図１の６〜８のＤ型フリッ
プフロップで構成される３段のシフトレジスタに入力さ
れ、図２のＣ〜Ｅのようになる。
の周期をＴとすると、カウンタ１は図２のＢのようにカ
ウントアップする。レートデータ３２には、「２」，
「３」，「４」，‥‥の順にデータが与えられるものと
する。レートデータ３２は、図１の６〜８のＤ型フリッ
プフロップで構成される３段のシフトレジスタに入力さ
れ、図２のＣ〜Ｅのようになる。
【００２５】図１のＤ型フリップフロップ９〜１１は、
図２のＱのようなレート信号３３を分周器２０により分
周した信号により、Ｄ型フリップフロップ６〜８の出力
を１個おきにラッチし、図２のＦ〜Ｈの波形を得る。
図２のＱのようなレート信号３３を分周器２０により分
周した信号により、Ｄ型フリップフロップ６〜８の出力
を１個おきにラッチし、図２のＦ〜Ｈの波形を得る。
【００２６】加算器１６は、Ｄ型フリップフロップ９の
出力とＤ型フリップフロップ１０の出力を加算するの
で、Ｄ型フリップフロップ１２の出力は、図２のＩのよ
うに「３」＋「２」＝「５」，「５」＋「４」＝
「９」，「７」＋「６」＝「１３」の順に変化してい
く。同様に、加算器１７は、Ｄ型フリップフロップ１０
の出力とＤ型フリップフロップ１１の出力を加算するの
で、Ｄ型フリップフロップ１３の出力は、図２のＪのよ
うに「２」＋「１」＝「３」，「４」＋「３」＝
「７」，「６」＋「５」＝「１１」の順に変化してい
く。
出力とＤ型フリップフロップ１０の出力を加算するの
で、Ｄ型フリップフロップ１２の出力は、図２のＩのよ
うに「３」＋「２」＝「５」，「５」＋「４」＝
「９」，「７」＋「６」＝「１３」の順に変化してい
く。同様に、加算器１７は、Ｄ型フリップフロップ１０
の出力とＤ型フリップフロップ１１の出力を加算するの
で、Ｄ型フリップフロップ１３の出力は、図２のＪのよ
うに「２」＋「１」＝「３」，「４」＋「３」＝
「７」，「６」＋「５」＝「１１」の順に変化してい
く。
【００２７】加算器１８は、Ｄ型フリップフロップ１２
の出力を順次加算してゆくので、Ｄ型フリップフロップ
１４の出力は、初期値が「１」であったとすると、図２
のＫのように「１」＋「５」＝「６」，「６」＋「９」
＝「１５」の順に変化していく。同様に、加算器１９
は、Ｄ型フリップフロップ１３の出力を順次加算してゆ
くので、Ｄ型フリップフロップ１５の出力は、初期値が
「０」であったとすると、図２のＬのように「０」＋
「３」＝「３」，「３」＋「７」＝「１０」の順に変化
していく。
の出力を順次加算してゆくので、Ｄ型フリップフロップ
１４の出力は、初期値が「１」であったとすると、図２
のＫのように「１」＋「５」＝「６」，「６」＋「９」
＝「１５」の順に変化していく。同様に、加算器１９
は、Ｄ型フリップフロップ１３の出力を順次加算してゆ
くので、Ｄ型フリップフロップ１５の出力は、初期値が
「０」であったとすると、図２のＬのように「０」＋
「３」＝「３」，「３」＋「７」＝「１０」の順に変化
していく。
【００２８】一致回路２の一方の入力が「１」，
「６」，「１５」であるので、カウンタ１がカウントア
ップし、カウンタ出力が「１」，「６」，「１５」にな
ったときに一致回路２の２つの入力信号が一致する。同
様に、一致回路３の一方の入力が「３」，「１０」であ
るので、カウンタ１がカウントアップし、カウンタ出力
が「３」，「１０」になったときに一致回路３の２つの
入力信号が一致する。オアゲート４はこれらの一致信号
をオアして、図２のＯのような信号を得る。それぞれの
一致回路の入力端子に入力される２つの入力信号が一致
することにより、パルス発生回路５は図２のＡのクロッ
ク信号により図２のＰのようにパルスを発生する。この
ようにして、２Ｔ，３Ｔ，４Ｔ，‥‥の時間間隔を持っ
たレート信号３３を得ることができる。
「６」，「１５」であるので、カウンタ１がカウントア
ップし、カウンタ出力が「１」，「６」，「１５」にな
ったときに一致回路２の２つの入力信号が一致する。同
様に、一致回路３の一方の入力が「３」，「１０」であ
るので、カウンタ１がカウントアップし、カウンタ出力
が「３」，「１０」になったときに一致回路３の２つの
入力信号が一致する。オアゲート４はこれらの一致信号
をオアして、図２のＯのような信号を得る。それぞれの
一致回路の入力端子に入力される２つの入力信号が一致
することにより、パルス発生回路５は図２のＡのクロッ
ク信号により図２のＰのようにパルスを発生する。この
ようにして、２Ｔ，３Ｔ，４Ｔ，‥‥の時間間隔を持っ
たレート信号３３を得ることができる。
【００２９】なお、本実施の形態では２レート分の時間
内に加算を行えばよいレート発生器を示したが、本発明
は特にこれに限定されるものではなく、同様の技術思想
により３レート分以上の時間内に加算を行うレート発生
器にも適用可能である。
内に加算を行えばよいレート発生器を示したが、本発明
は特にこれに限定されるものではなく、同様の技術思想
により３レート分以上の時間内に加算を行うレート発生
器にも適用可能である。
【００３０】
【発明の効果】本発明によれば、レートデータの加算を
Ｍ（Ｍは２以上の自然数）レート分の時間内に行えばよ
い構成とすることで、低速なものから高速なものまで幅
広い任意の時間間隔のレート信号を発生することができ
る。
Ｍ（Ｍは２以上の自然数）レート分の時間内に行えばよ
い構成とすることで、低速なものから高速なものまで幅
広い任意の時間間隔のレート信号を発生することができ
る。
【図１】本発明によるレート発生器の実施の形態を示す
構成図である。
構成図である。
【図２】図１のレート発生器の動作例を示すタイミング
チャートである。
チャートである。
【図３】従来技術におけるレート発生器である。
【図４】図３のレート発生器のタイミングチャートであ
る。
る。
１ カウンタ
２〜３ 一致回路
４ オアゲート
５ パルス発生回路
６〜１５ Ｄ型フリップフロップ
１６〜１９ 加算器
２０ 分周器
Claims (2)
- 【請求項１】 入力したクロック信号(31)をカウント
し、このカウント値を出力するＮビット（Ｎは自然数）
のカウンタ(1) と、 連続するレートデータ(32)をＭ個（Ｍは２以上の自然
数）ずつの組にしてそれらを加算する第１の加算器、お
よび、レートデータ(32)が１〜（Ｍ−１）段シフトした
状態において、それぞれレートデータをＭ個ずつの組に
してそれらを加算する第２〜第Ｍの加算器を備えた第一
の加算器群と、 前記第一の加算器群の各加算器と対応して設けられ、第
一の加算器群のそれぞれの加算結果と当該加算器におけ
る１つ前の出力結果とを順次加算する第１〜第Ｍの加算
器とを備えた第二の加算器群と、 カウンタ(1) の出力を第一の入力とし、前記第２の加算
器群の各加算器の加算結果を第２の入力とし、これら第
１の入力と第２の入力との一致を検出する第一〜第Ｍま
での一致回路を備えた一致回路群と、 前記一致回路群の各一致回路からの出力を入力とするオ
アゲート(4) と、 オアゲート(4) の出力とクロック信号(31)を入力とし、
レート信号(33)を出力するパルス発生回路(5) とを備
え、 レートデータ(32)に応じた所望の時間間隔のレート信号
(33)を発生することを特徴とするレート発生器。 - 【請求項２】 入力したクロック信号(31)をカウント
し、このカウント値を出力するＮビット（Ｎは自然数）
のカウンタ(1) と、 連続するレートデータ(32)を２個ずつペアにし、それら
を加算する第一の加算器(16)と、 第一の加算器(16)が入力したレートデータ(32)が一段シ
フトしたものを２個ずつペアにし、それらを加算する第
二の加算器(17)と、 第一の加算器(16)の結果と１つ前の出力結果とを順次加
算する第三の加算器(18)と、 第二の加算器(17)の結果と１つ前の出力結果とを順次加
算する第四の加算器(19)と、 カウンタ(1) の出力を第一の入力とし、第三の加算器(1
8)の結果を第二の入力とし、その両者の一致を検出する
第一の一致回路(2) と、 カウンタ(1) の出力を第一の入力とし、第四の加算器(1
9)の結果を第二の入力とし、その両者の一致を検出する
第二の一致回路(3) と、 第一の一致回路(2) の出力と第二の一致回路(3) の出力
を入力とするオアゲート(4) と、 オアゲート(4) の出力とクロック信号(31)を入力とし、
レート信号(33)を出力するパルス発生回路(5) とを備
え、 レートデータ(32)に応じた所望の時間間隔のレート信号
(33)を発生することを特徴とするレート発生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35058095A JP3514020B2 (ja) | 1995-12-22 | 1995-12-22 | レート発生器 |
| US08/721,054 US5767706A (en) | 1995-09-27 | 1996-09-26 | Rate generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35058095A JP3514020B2 (ja) | 1995-12-22 | 1995-12-22 | レート発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181579A JPH09181579A (ja) | 1997-07-11 |
| JP3514020B2 true JP3514020B2 (ja) | 2004-03-31 |
Family
ID=18411448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35058095A Expired - Fee Related JP3514020B2 (ja) | 1995-09-27 | 1995-12-22 | レート発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3514020B2 (ja) |
-
1995
- 1995-12-22 JP JP35058095A patent/JP3514020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181579A (ja) | 1997-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6150847A (en) | Device and method for generating a variable duty cycle clock | |
| JPH0746120A (ja) | 同調リング発振器回路 | |
| JPH0894725A (ja) | 複数基準発振器用タイミング発生器 | |
| JP3466774B2 (ja) | 半導体試験装置における周期発生回路 | |
| US6108393A (en) | Enhanced prescaler phase interface | |
| JP3514020B2 (ja) | レート発生器 | |
| JP2577999B2 (ja) | 擬似雑音符号発生装置における先頭又は任意ビットパルス生成回路およびサンプリングパルス生成回路 | |
| JP3125651B2 (ja) | レート発生器 | |
| US5767706A (en) | Rate generator | |
| JP2906966B2 (ja) | パルス切換回路 | |
| JP3501923B2 (ja) | 半導体試験装置用タイミング発生器 | |
| JPH03233492A (ja) | 駆動回路 | |
| JP2778527B2 (ja) | 計数回路 | |
| KR100366793B1 (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| JPH1141299A (ja) | インタフェース回路 | |
| JP4211183B2 (ja) | パルス列生成装置 | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| JP3003328B2 (ja) | クロック信号回路 | |
| JPS63254823A (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH06112812A (ja) | バイナリ・カウンタ | |
| JPH06131822A (ja) | 記録装置 | |
| JPH04265011A (ja) | ホワイトノイズ発生器 | |
| JPH04298133A (ja) | フレーム同期回路 | |
| JPH07101224B2 (ja) | 周波数比較回路 | |
| JPH05175829A (ja) | データ入出力方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040106 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |