JPH03233492A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPH03233492A JPH03233492A JP34075090A JP34075090A JPH03233492A JP H03233492 A JPH03233492 A JP H03233492A JP 34075090 A JP34075090 A JP 34075090A JP 34075090 A JP34075090 A JP 34075090A JP H03233492 A JPH03233492 A JP H03233492A
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- JP
- Japan
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- circuit
- flip
- enable signal
- output
- latch
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- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は駆動回路に関し、特に、ＬＣＤ駆動用ＩＣのよ
うに、駆動回路をカスケード接続し、シリアルで送られ
てきた多量のデータをラッチしてパラレルで出力する回
路を構成する場合に用いて好適なものである。
うに、駆動回路をカスケード接続し、シリアルで送られ
てきた多量のデータをラッチしてパラレルで出力する回
路を構成する場合に用いて好適なものである。
〈従来の技術〉
例えば、ＬＣＤ表示用の駆動回路のように多数の出力が
必要な駆動回路は、データ生成回路からシリアルで出力
されたデータをパラレルデータに変換するデータラッチ
回路を有する駆動回路が用いられている。一般に、この
ようなデータラッチ回路を有する駆動回路は、例えば端
子数が１００ピン程度の大型ＩＣによって構成される。
必要な駆動回路は、データ生成回路からシリアルで出力
されたデータをパラレルデータに変換するデータラッチ
回路を有する駆動回路が用いられている。一般に、この
ようなデータラッチ回路を有する駆動回路は、例えば端
子数が１００ピン程度の大型ＩＣによって構成される。
ところで、端子数が１００ピン程度のＩＣの場合は８ｏ
出カか限度てあり、また、ＴＡＢによる端子数か１８０
ピン程度のＩＣの場合は１６０出カが限度である。
出カか限度てあり、また、ＴＡＢによる端子数か１８０
ピン程度のＩＣの場合は１６０出カが限度である。
したかって、転送するデータか６４０ビツトのような多
数のデータを処理するシステムを構成する場合は、８０
〜１５０出力のＩＣを例えば８〜４個カスケード接続し
ている。第５図は、ＬＣＤ駆動用ＩＣを複数個カスケー
ド接続した従来例を示す回路図である。なお、以下の説
明においてはカスケード接続の２段目を次段と称し、３
段目以後の各段を代表したものとする。
数のデータを処理するシステムを構成する場合は、８０
〜１５０出力のＩＣを例えば８〜４個カスケード接続し
ている。第５図は、ＬＣＤ駆動用ＩＣを複数個カスケー
ド接続した従来例を示す回路図である。なお、以下の説
明においてはカスケード接続の２段目を次段と称し、３
段目以後の各段を代表したものとする。
第５図において、図示しないデータ生成回路よりシリア
ルで送られてくるデータＤｓは初段ＬＣＤドライバー３
７および次段ＬＣＤドライハーフ４の入力端子Ｔ１にそ
れぞれ与えられる。また、上記シリアルデータＤｓに同
期して入力されるクロックパルスＣＰが各段の入力端子
Ｔ２に与えられるとともに、上記シリアルデータＤｓを
ラッチするためのラッチパルスＬＰか各段の入力端子Ｔ
３に与えられる。
ルで送られてくるデータＤｓは初段ＬＣＤドライバー３
７および次段ＬＣＤドライハーフ４の入力端子Ｔ１にそ
れぞれ与えられる。また、上記シリアルデータＤｓに同
期して入力されるクロックパルスＣＰが各段の入力端子
Ｔ２に与えられるとともに、上記シリアルデータＤｓを
ラッチするためのラッチパルスＬＰか各段の入力端子Ｔ
３に与えられる。
イネーブル信号は、前段のドライバーの端子Ｔ５から出
力され後段ドライバーの端子Ｔ４に与えられる。なお、
初段ＬＣＤドライバー３７の場合は前段のドライバーか
ないので、イネーブル入力端子Ｔ４は接地（“Ｌ”レベ
ルに接続）される。
力され後段ドライバーの端子Ｔ４に与えられる。なお、
初段ＬＣＤドライバー３７の場合は前段のドライバーか
ないので、イネーブル入力端子Ｔ４は接地（“Ｌ”レベ
ルに接続）される。
入力端子Ｔ１に与えられたシリアルデータＤｓは、バッ
ファＡ１を介してデータラッチ回路ｌに与えられる。デ
ータラッチ回路１は、複数のフリップフロップ回路２６
〜３０によって構成されている。これらのフリップフロ
ップ２６〜３０はデータフリップフロップ（Ｄ−ＦＦ）
又はデータラッチ（Ｄ−ラッチ）が用いられ、シリアル
データＤ。
ファＡ１を介してデータラッチ回路ｌに与えられる。デ
ータラッチ回路１は、複数のフリップフロップ回路２６
〜３０によって構成されている。これらのフリップフロ
ップ２６〜３０はデータフリップフロップ（Ｄ−ＦＦ）
又はデータラッチ（Ｄ−ラッチ）が用いられ、シリアル
データＤ。
は各フリップフロップ２６〜３０のデータ入力端子りに
与えられる。
与えられる。
一方、入力端子Ｔ３に与えられたラッチパルスＬＰは、
バッファＡ３を介して初段／次段判定回路２．イネーブ
ルラッチ回路４．シフトレジスタ５、イネ−ツル信号出
力回路６およびラッチ付ドライブ回路７にそれぞれ供給
される。
バッファＡ３を介して初段／次段判定回路２．イネーブ
ルラッチ回路４．シフトレジスタ５、イネ−ツル信号出
力回路６およびラッチ付ドライブ回路７にそれぞれ供給
される。
シフトレジスタ５はフリップフロップ１５．１７〜２１
によって構成され、上記ラッチパルスＬＰは初段フリッ
プフロップ１５のセット入力端子Ｓに与えられるととも
に、２段目以後のフリップフロップ１７〜２１のリセッ
ト入力端子Ｒに与えられる。これらのフリップフロップ
１５．１７〜２１は、前段のフリップフロップの出力端
子Ｑから出力された信号が後のフリップフロップのデー
タ入力端子りに与えられるように接続される。なお、初
めのフリップフロップ１５のデータ入力端子りは接地（
“Ｌ”レベルに接続）されている。
によって構成され、上記ラッチパルスＬＰは初段フリッ
プフロップ１５のセット入力端子Ｓに与えられるととも
に、２段目以後のフリップフロップ１７〜２１のリセッ
ト入力端子Ｒに与えられる。これらのフリップフロップ
１５．１７〜２１は、前段のフリップフロップの出力端
子Ｑから出力された信号が後のフリップフロップのデー
タ入力端子りに与えられるように接続される。なお、初
めのフリップフロップ１５のデータ入力端子りは接地（
“Ｌ”レベルに接続）されている。
これらのフリップフロップ１５．１７〜２１の出力端子
Ｑから出力された信号の内、フリップフロップ１７〜２
１のＱ端子出力がデータラッチ回路１を構成するフリッ
プフロップ２７〜３０のラッチ入力端子りに与えられる
。また、シフトレジスタ５における初段フリップフロッ
プ１５のＱ端子出力はアンドゲート１６を介してデータ
ラッチ回路１におけるフリップフロップ２６のラッチ入
力端子りに与えられる。上記アントゲート１６の一方の
入力端子にはクロック制御回路３を構成する３人力アン
トゲート１４の出力が与えられ、上記出力が高レベルと
なるタイミングで上記フリップフロップ１５のＱ端子出
力か上記フリップフロップ２６のラッチ入力端子りに与
えられる。
Ｑから出力された信号の内、フリップフロップ１７〜２
１のＱ端子出力がデータラッチ回路１を構成するフリッ
プフロップ２７〜３０のラッチ入力端子りに与えられる
。また、シフトレジスタ５における初段フリップフロッ
プ１５のＱ端子出力はアンドゲート１６を介してデータ
ラッチ回路１におけるフリップフロップ２６のラッチ入
力端子りに与えられる。上記アントゲート１６の一方の
入力端子にはクロック制御回路３を構成する３人力アン
トゲート１４の出力が与えられ、上記出力が高レベルと
なるタイミングで上記フリップフロップ１５のＱ端子出
力か上記フリップフロップ２６のラッチ入力端子りに与
えられる。
上記クロック制御回路３は、上記３人カアンドゲート１
４とオアゲートＩ３とで構成され、上記クロックパルス
ＣＰ、初段／次段判定回路２の出力信号、イネーブルラ
ッチ回路４の出力信号、およびシフトレジスタ５におけ
る最終段のフリップフロップ２１のＱ端子出力信号に基
いて回路の動作クロック信号を形成する。上記クロック
制御回路３から出力される動作クロック信号は上記アン
ドゲート１６の他に、フリップフロップ１５．１７〜２
１のクロック入力端子にそれぞれ与えられる。
４とオアゲートＩ３とで構成され、上記クロックパルス
ＣＰ、初段／次段判定回路２の出力信号、イネーブルラ
ッチ回路４の出力信号、およびシフトレジスタ５におけ
る最終段のフリップフロップ２１のＱ端子出力信号に基
いて回路の動作クロック信号を形成する。上記クロック
制御回路３から出力される動作クロック信号は上記アン
ドゲート１６の他に、フリップフロップ１５．１７〜２
１のクロック入力端子にそれぞれ与えられる。
上記初段／次段判定回路２は、データ生成回路から送ら
れているシリアルデータＤｓが当該回路に与えられるも
のか、或いは次段回路に与えられるものかを判定するた
めに設けられ、３つのＤ形のフリップフロップ９．１０
．１１によって構成されている。また、イネーブルラッ
チ回路４は入力端子Ｔ４に与えられるイネーブル信号を
ラッチするために設けられ、Ｄ形のフリップフロップ１
２によって構成されている。
れているシリアルデータＤｓが当該回路に与えられるも
のか、或いは次段回路に与えられるものかを判定するた
めに設けられ、３つのＤ形のフリップフロップ９．１０
．１１によって構成されている。また、イネーブルラッ
チ回路４は入力端子Ｔ４に与えられるイネーブル信号を
ラッチするために設けられ、Ｄ形のフリップフロップ１
２によって構成されている。
一方、上記シフトレジスタ５における最終段よりも１つ
前の段に設けられているフリップフロップ２０のＱ端子
出力がイネーブル信号出力回路６を構成するノアゲート
２３の一方の入力端子に与えられる。上記イネーブル信
号出力回路６は、上記ノアゲート２３とノアゲート２２
およびインバータ２４により構成され、上記ノアゲート
２３．２２によりＳ−Ｒフリップフロップが構成される
。
前の段に設けられているフリップフロップ２０のＱ端子
出力がイネーブル信号出力回路６を構成するノアゲート
２３の一方の入力端子に与えられる。上記イネーブル信
号出力回路６は、上記ノアゲート２３とノアゲート２２
およびインバータ２４により構成され、上記ノアゲート
２３．２２によりＳ−Ｒフリップフロップが構成される
。
上記インバータ２４の出力が端子Ｔ５に与えられ、これ
かイネーブル信号として後段の駆動回路の入力端子Ｔ４
に導出される。
かイネーブル信号として後段の駆動回路の入力端子Ｔ４
に導出される。
次に、カスケード接続時の動作について説明する。
データ生成回路より送られてくるシリアルデータ信号Ｄ
ｓ、クロックパルス信号ＣＰ、ラッチパルス信号ＬＰは
第６図の波形図に示すような波形になっており波形は連
続している。
ｓ、クロックパルス信号ＣＰ、ラッチパルス信号ＬＰは
第６図の波形図に示すような波形になっており波形は連
続している。
ラッチパルスＬＰが入力されるとフリップフロップ１０
，１２．１７〜２０がラッチパルスの“Ｈ”レベルの部
分てリセットされるため、これらのフリップフロップの
Ｑ出力端子は“Ｌ”レベルになり、フリップフロップ１
５のＱ出力端子とフリップフロップ２１の４出力端子、
およびインバータ２４の出力端子がＨ”レベルになり、
それぞれＡＮＤゲート１６とＤ −Ｆ Ｆ １７のデー
タ入力端子、ＡＮＤゲート１４の＄１入力端子、出力端
子Ｔ、、へ伝達する。次にラッチパルスＬＰが“Ｈ”→
“Ｌ”に立ち下がった瞬間フリップフロップ９のＱ出力
端子は°“ＨＩ＋レベルになる。このフリップフロップ
９のＱ出力かフリップフロップ１０のＤ入力端子に送ら
れ、また、ラッチ回路２６〜３０にラッチされていたシ
リアルデータＤＳがラッチ付ＬＣＤドライブ回路７にラ
ッチされる。次に、データ生成回路から送られてくるク
ロックパルスＣＰが立ち上がる時点ではデータ生成回路
から送られてくるシリアルデータＤ８かデータラッチ回
路１の各フリップフロップ２６〜３０のＤ入力端子に入
力される。
，１２．１７〜２０がラッチパルスの“Ｈ”レベルの部
分てリセットされるため、これらのフリップフロップの
Ｑ出力端子は“Ｌ”レベルになり、フリップフロップ１
５のＱ出力端子とフリップフロップ２１の４出力端子、
およびインバータ２４の出力端子がＨ”レベルになり、
それぞれＡＮＤゲート１６とＤ −Ｆ Ｆ １７のデー
タ入力端子、ＡＮＤゲート１４の＄１入力端子、出力端
子Ｔ、、へ伝達する。次にラッチパルスＬＰが“Ｈ”→
“Ｌ”に立ち下がった瞬間フリップフロップ９のＱ出力
端子は°“ＨＩ＋レベルになる。このフリップフロップ
９のＱ出力かフリップフロップ１０のＤ入力端子に送ら
れ、また、ラッチ回路２６〜３０にラッチされていたシ
リアルデータＤＳがラッチ付ＬＣＤドライブ回路７にラ
ッチされる。次に、データ生成回路から送られてくるク
ロックパルスＣＰが立ち上がる時点ではデータ生成回路
から送られてくるシリアルデータＤ８かデータラッチ回
路１の各フリップフロップ２６〜３０のＤ入力端子に入
力される。
また、初段ＬＣＤドライブ回路３７の入力端子Ｔ４は“
Ｌ”レベルに設定されており、この“Ｌ ｔ＋レベルか
インバータＡ４で反転されることにより“Ｈ”レベルに
なり、フリップフロップ１１とフリップフロップ１２の
Ｄ入力端子に送られているため一度でもフリップフロッ
プＩＯのＱ出力が立ち下がるとフリップフロップ１１の
Ｑ出力か“Ｈ″レベルなる。この“Ｈ”レベルの出力は
２人力オアゲート１３の第１入力端子を介して３人カア
ンドゲート１４の第２入力端子に送られる。この場合、
３人カアンドゲート１４の第１入力は“Ｈ”レベルにな
っているので、このアンドゲート１４の第３入力端子に
与えられるクロックパルスＣＰはそのまま出力される。
Ｌ”レベルに設定されており、この“Ｌ ｔ＋レベルか
インバータＡ４で反転されることにより“Ｈ”レベルに
なり、フリップフロップ１１とフリップフロップ１２の
Ｄ入力端子に送られているため一度でもフリップフロッ
プＩＯのＱ出力が立ち下がるとフリップフロップ１１の
Ｑ出力か“Ｈ″レベルなる。この“Ｈ”レベルの出力は
２人力オアゲート１３の第１入力端子を介して３人カア
ンドゲート１４の第２入力端子に送られる。この場合、
３人カアンドゲート１４の第１入力は“Ｈ”レベルにな
っているので、このアンドゲート１４の第３入力端子に
与えられるクロックパルスＣＰはそのまま出力される。
一方、次段ＬＣＤドライハーフ４の入力端子Ｔ４は初段
ＬＣＤドライブ回路コアの出力端子Ｔ５から”Ｈ”レベ
ルのイネーブル信号が与えられる。この“Ｈ”レベルの
信号はインバータＡ４により“Ｌ”レベルに反転され、
フリップフロップＩｆ、１２のＤ入力端子に送られる。
ＬＣＤドライブ回路コアの出力端子Ｔ５から”Ｈ”レベ
ルのイネーブル信号が与えられる。この“Ｈ”レベルの
信号はインバータＡ４により“Ｌ”レベルに反転され、
フリップフロップＩｆ、１２のＤ入力端子に送られる。
またフリップフロップ１１のクロック入力端子に与えら
れるフリップフロップ１０のＱ出力が一度でも“Ｌ”レ
ベルに立ち下がるとフリップフロップ１１のＱ出力はＬ
”レベルに固定され、これが２人力オアゲート１３の第
１入力端子に供給される。一方、上記ゲート１３の第２
入力端子に与えられるフリップフロップ１２のＱ出力は
、“Ｌ ＩＩレベルなので、２人力オアゲート１３の出
力は“Ｌ”レベルになる。したがって、この場合２人力
オアゲート１３の出力か供給される３人カアンドゲート
１４においてはアンド条件が成立しないため、このアン
ドゲート１４の第３入力端子に与えられているクロック
パルスｃｐの通過が禁止される。
れるフリップフロップ１０のＱ出力が一度でも“Ｌ”レ
ベルに立ち下がるとフリップフロップ１１のＱ出力はＬ
”レベルに固定され、これが２人力オアゲート１３の第
１入力端子に供給される。一方、上記ゲート１３の第２
入力端子に与えられるフリップフロップ１２のＱ出力は
、“Ｌ ＩＩレベルなので、２人力オアゲート１３の出
力は“Ｌ”レベルになる。したがって、この場合２人力
オアゲート１３の出力か供給される３人カアンドゲート
１４においてはアンド条件が成立しないため、このアン
ドゲート１４の第３入力端子に与えられているクロック
パルスｃｐの通過が禁止される。
Claims (1)
- 【特許請求の範囲】 カスケード接続時にイネーブル信号を入力するために設
けられた入力端子と、 上記イネーブル信号を次段に接続されている駆動回路に
出力するために設けられた出力端子と、 データ生成回路からシリアルで与えられるデータを順次
ラッチするためのフリップフロップが所定数設けられて
いるデータラッチ回路と、 上記データラッチ回路に設けられている各フリップフロ
ップをラッチ可能状態にするラッチ信号をクロックパル
ス信号に基いて順次けた送りしながら順番に出力するた
めの所定数のフリップフロップが設けられているシフト
レジスタと、上記シフトレジスタから上記ラッチ信号が
与えられ、これに基いて上記イネーブル信号出力端子に
上記イネーブル信号を導出するイネーブル信号出力回路
と、 上記クロックパルス信号を分周するためのカウント回路
とを具備し、 上記イネーブル信号出力回路へ上記ラッチ信号を導出す
る上記フリップフロップの出力段を上記カウント回路の
分周数に応じて選択し、上記イネーブル信号を上記カウ
ント回路の分周数に応じて所定のクロック数だけ早く出
力するようにしたことを特徴とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340750A JP2997787B2 (ja) | 1989-12-15 | 1990-11-30 | 駆動回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-326580 | 1989-12-15 | ||
| JP32658089 | 1989-12-15 | ||
| JP2340750A JP2997787B2 (ja) | 1989-12-15 | 1990-11-30 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03233492A true JPH03233492A (ja) | 1991-10-17 |
| JP2997787B2 JP2997787B2 (ja) | 2000-01-11 |
Family
ID=26572227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340750A Expired - Fee Related JP2997787B2 (ja) | 1989-12-15 | 1990-11-30 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997787B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227790A (en) * | 1991-01-31 | 1993-07-13 | Oki Electric Industry Co., Ltd. | Cascaded drive units having low power consumption |
| US5270696A (en) * | 1991-03-29 | 1993-12-14 | Oki Electric Industry Co., Ltd. | LCD driver circuit |
| US5717351A (en) * | 1995-03-24 | 1998-02-10 | Sharp Kabushiki Kaisha | Integrated circuit |
| JP2008159450A (ja) * | 2006-12-25 | 2008-07-10 | Lg Display Co Ltd | Ｌｅｄバックライトシステム |
| WO2015003507A1 (zh) * | 2013-07-11 | 2015-01-15 | 深圳市绿源半导体技术有限公司 | Led 显示驱动交互显示装置及方法 |
-
1990
- 1990-11-30 JP JP2340750A patent/JP2997787B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227790A (en) * | 1991-01-31 | 1993-07-13 | Oki Electric Industry Co., Ltd. | Cascaded drive units having low power consumption |
| US5270696A (en) * | 1991-03-29 | 1993-12-14 | Oki Electric Industry Co., Ltd. | LCD driver circuit |
| US5717351A (en) * | 1995-03-24 | 1998-02-10 | Sharp Kabushiki Kaisha | Integrated circuit |
| JP2008159450A (ja) * | 2006-12-25 | 2008-07-10 | Lg Display Co Ltd | Ｌｅｄバックライトシステム |
| WO2015003507A1 (zh) * | 2013-07-11 | 2015-01-15 | 深圳市绿源半导体技术有限公司 | Led 显示驱动交互显示装置及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2997787B2 (ja) | 2000-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |