JP3147057B2 - 半導体集積回路およびその使用方法 - Google Patents
半導体集積回路およびその使用方法Info
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- JP3147057B2 JP3147057B2 JP30575797A JP30575797A JP3147057B2 JP 3147057 B2 JP3147057 B2 JP 3147057B2 JP 30575797 A JP30575797 A JP 30575797A JP 30575797 A JP30575797 A JP 30575797A JP 3147057 B2 JP3147057 B2 JP 3147057B2
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Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその使用方法に関し、特に外部クロックサイクルを
逓倍して動作させることが可能な半導体集積回路に関す
る。
よびその使用方法に関し、特に外部クロックサイクルを
逓倍して動作させることが可能な半導体集積回路に関す
る。
【0002】
【従来の技術】近年、半導体集積回路の大規模集積化、
多端子化が顕著化し、複雑な論理機能が高密度に集積化
できるようになった反面、回路の複雑さおよび、半導体
集積回路の高速化により、大規模な論理機能のテストを
高速に行うことは一層困難になっている。
多端子化が顕著化し、複雑な論理機能が高密度に集積化
できるようになった反面、回路の複雑さおよび、半導体
集積回路の高速化により、大規模な論理機能のテストを
高速に行うことは一層困難になっている。
【0003】またこの半導体集積回路を搭載する装置の
クロックサイクルの高速化の一方で、この半導体集積回
路の論理機能をテストするLSIテスタのクロックサイ
クルは、多端化した半導体集積回路に対して安定して高
速信号を供給するのが困難になっている。
クロックサイクルの高速化の一方で、この半導体集積回
路の論理機能をテストするLSIテスタのクロックサイ
クルは、多端化した半導体集積回路に対して安定して高
速信号を供給するのが困難になっている。
【0004】半導体集積回路の論理機能をテストする従
来の技術については、特開昭64−7507号公報、特
開平3−51104号公報などに記載されている。
来の技術については、特開昭64−7507号公報、特
開平3−51104号公報などに記載されている。
【0005】図5は、従来の半導体集積回路を示すブロ
ック図である。図5において、117は半導体集積回
路、103はデータ入力端子、105はクロック信号入
力端子、106はデータ出力端子、112,115はフ
リップフロップ、113は組合せ回路を表す。
ック図である。図5において、117は半導体集積回
路、103はデータ入力端子、105はクロック信号入
力端子、106はデータ出力端子、112,115はフ
リップフロップ、113は組合せ回路を表す。
【0006】図6は、図5の従来の半導体集積回路の動
作を表すタイミングチャートである。図5、図6を用い
て、本従来例の動作を説明する。データ入力端子103
から入力されてデータ信号bは入力側のフリップフロッ
プ112に入力される。クロック信号入力端子105か
ら入力されたクロック信号aは半導体集積回路117内
の全フリップフロップ112,115に供給される。ク
ロック信号入力端子105からのクロック信号aによっ
てデータ信号bは取り込まれ、組合せ回路113を通っ
て論理動作が行われ、その結果出力信号eが出力側のフ
リップフロップ11号を介しデータ出力端子106から
出力される。
作を表すタイミングチャートである。図5、図6を用い
て、本従来例の動作を説明する。データ入力端子103
から入力されてデータ信号bは入力側のフリップフロッ
プ112に入力される。クロック信号入力端子105か
ら入力されたクロック信号aは半導体集積回路117内
の全フリップフロップ112,115に供給される。ク
ロック信号入力端子105からのクロック信号aによっ
てデータ信号bは取り込まれ、組合せ回路113を通っ
て論理動作が行われ、その結果出力信号eが出力側のフ
リップフロップ11号を介しデータ出力端子106から
出力される。
【0007】このような従来半導体集積回路の全ての信
号端子に対し実装置上と同じ高速クロックサイクルでテ
ストするためには高性能で高価なLSIテスタが必要と
なる。
号端子に対し実装置上と同じ高速クロックサイクルでテ
ストするためには高性能で高価なLSIテスタが必要と
なる。
【0008】
【発明が解決しようとする課題】第1の問題点は、従来
の半導体集積回路では実動作を考慮した半導体集積回路
の論理機能テストが充分に行えないということである。
その結果、半導体集積回路単体テスト工程で問題が発見
できずに、特性上問題のある半導体集積回路が装置テス
ト工程まで進んでしまうという問題が起こる。
の半導体集積回路では実動作を考慮した半導体集積回路
の論理機能テストが充分に行えないということである。
その結果、半導体集積回路単体テスト工程で問題が発見
できずに、特性上問題のある半導体集積回路が装置テス
ト工程まで進んでしまうという問題が起こる。
【0009】その理由は、半導体集積回路単体テスト工
程において、実動作の速さに対しテスタの能力が充分に
対応できず、実装置上と同じ高速クロックサイクルでテ
ストできないからである。
程において、実動作の速さに対しテスタの能力が充分に
対応できず、実装置上と同じ高速クロックサイクルでテ
ストできないからである。
【0010】本発明の目的は、従来の実動作を考慮した
半導体集積回路の論理機能テストが充分に行えないとい
う課題を解消して、半導体集積回路単体テスト工程で早
期に問題を発見し、特性上問題のある半導体集積回路が
装置テスト工程まで進んでしまうことの無いよう信頼性
を向上した半導体集積回路を提供することにある。
半導体集積回路の論理機能テストが充分に行えないとい
う課題を解消して、半導体集積回路単体テスト工程で早
期に問題を発見し、特性上問題のある半導体集積回路が
装置テスト工程まで進んでしまうことの無いよう信頼性
を向上した半導体集積回路を提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
外部から入力するクロック設定信号(図1のf)に応答
して外部から入力するクロック信号(図1のa)を2逓
倍するクロック逓倍回路(図1の111)を備え、 前記
クロック設定信号は、前記クロック信号を4分の1周期
ずれた信号で、 前記クロック逓倍回路は、前記クロック
信号を反転した反転クロック信号を出力するクロック信
号側インバータ回路と、前記クロック設定信号が第1の
状態の時は前記クロック信号を選択し前記クロック設定
信号が第2の状態の時は前記反転クロック信号を選択し
て出力するセレクタ回路とを有して前記クロック信号を
2逓倍した2逓倍クロック信号を出力することを特徴と
する。
外部から入力するクロック設定信号(図1のf)に応答
して外部から入力するクロック信号(図1のa)を2逓
倍するクロック逓倍回路(図1の111)を備え、 前記
クロック設定信号は、前記クロック信号を4分の1周期
ずれた信号で、 前記クロック逓倍回路は、前記クロック
信号を反転した反転クロック信号を出力するクロック信
号側インバータ回路と、前記クロック設定信号が第1の
状態の時は前記クロック信号を選択し前記クロック設定
信号が第2の状態の時は前記反転クロック信号を選択し
て出力するセレクタ回路とを有して前記クロック信号を
2逓倍した2逓倍クロック信号を出力することを特徴と
する。
【0012】本発明の半導体集積回路は、外部から入力
するクロック設定信号(図2のf)に応答して外部から
入力するクロック信号(図2のa)を2逓倍した2逓倍
クロック信号(図2のc)を出力するクロック逓倍回路
(図2の111)と、前記2逓倍クロック信号により動
作する内部回路(図2の112,113,115)と、
前記内部回路が出力する信号を前記2逓倍クロック信号
で取り込み前記クロック信号で出力するバッファ(図2
の118)とを備え、 前記クロック設定信号は、前記ク
ロック信号を4分の1周期ずれた信号で、 前記クロック
逓倍回路は、前記クロック信号を反転した反転クロック
信号を出力するクロック信号側インバータ回路と、前記
クロック設定信号が第1の状態の時は前記クロック信号
を選択し前記クロック設定信号が第2の状態の時は前記
反転クロック信号を選択して出力するセレクタ回路とを
有して前記クロック信号を2逓倍した2逓倍クロック信
号を出力することを特徴とする。
するクロック設定信号(図2のf)に応答して外部から
入力するクロック信号(図2のa)を2逓倍した2逓倍
クロック信号(図2のc)を出力するクロック逓倍回路
(図2の111)と、前記2逓倍クロック信号により動
作する内部回路(図2の112,113,115)と、
前記内部回路が出力する信号を前記2逓倍クロック信号
で取り込み前記クロック信号で出力するバッファ(図2
の118)とを備え、 前記クロック設定信号は、前記ク
ロック信号を4分の1周期ずれた信号で、 前記クロック
逓倍回路は、前記クロック信号を反転した反転クロック
信号を出力するクロック信号側インバータ回路と、前記
クロック設定信号が第1の状態の時は前記クロック信号
を選択し前記クロック設定信号が第2の状態の時は前記
反転クロック信号を選択して出力するセレクタ回路とを
有して前記クロック信号を2逓倍した2逓倍クロック信
号を出力することを特徴とする。
【0013】本発明の半導体集積回路は、外部から入力
するクロック設定信号(図1のf)に応答して外部から
入力するクロック信号(図1のa)を2逓倍するクロッ
ク逓倍回路(図1の111)と、前記クロック設定信号
に対応して外部から入力するデータ信号(図1のb)を
2逓倍するデータ逓倍回路(図1の110)とを備え、
前記クロック設定信号は、前記クロック信号を4分の1
周期ずれた信号で、 前記クロック逓倍回路は、前記クロ
ック信号を反転した反転クロック信号を出力するクロッ
ク信号側インバータ回路と、前記クロック設定信号が第
1の状態の時は前記クロック信号を選択し前記クロック
設定信号が第2の状態の時は前記反転クロック信号を選
択して出力するクロック信号側セレクタ回路とを有して
前記クロック信号を2逓倍した2逓倍クロック信号を出
力し、 前記データ逓倍回路は、前記データ信号を反転し
た反転データ信号を出力するデータ信号側インバータ回
路(図4の604)と、前記クロック設定信号が第1の
状態の時は前記データ信号を選択し前記クロック設定信
号が第2の状態の時は前記反転データ信号を選択して出
力するデータ信号側セレクタ回路(図4の605)とを
有して前記データ信号を2逓倍した2逓倍データ信号を
出力することを特徴とする。
するクロック設定信号(図1のf)に応答して外部から
入力するクロック信号(図1のa)を2逓倍するクロッ
ク逓倍回路(図1の111)と、前記クロック設定信号
に対応して外部から入力するデータ信号(図1のb)を
2逓倍するデータ逓倍回路(図1の110)とを備え、
前記クロック設定信号は、前記クロック信号を4分の1
周期ずれた信号で、 前記クロック逓倍回路は、前記クロ
ック信号を反転した反転クロック信号を出力するクロッ
ク信号側インバータ回路と、前記クロック設定信号が第
1の状態の時は前記クロック信号を選択し前記クロック
設定信号が第2の状態の時は前記反転クロック信号を選
択して出力するクロック信号側セレクタ回路とを有して
前記クロック信号を2逓倍した2逓倍クロック信号を出
力し、 前記データ逓倍回路は、前記データ信号を反転し
た反転データ信号を出力するデータ信号側インバータ回
路(図4の604)と、前記クロック設定信号が第1の
状態の時は前記データ信号を選択し前記クロック設定信
号が第2の状態の時は前記反転データ信号を選択して出
力するデータ信号側セレクタ回路(図4の605)とを
有して前記データ信号を2逓倍した2逓倍データ信号を
出力することを特徴とする。
【0014】本発明の半導体集積回路は、外部から入力
するクロック設定信号(図2のf)に応答して外部から
入力するクロック信号(図2のa)を2逓倍した2逓倍
クロック信号(図2のc)を出力するクロック逓倍回路
(図2の111)と、前記クロック設定信号に対応して
外部から入力するデータ信号(図2のb)を2逓倍した
2逓倍クロック信号(図2のd)を出力するデータ逓倍
回路(図2の110)と、前記2逓倍データ信号を入力
し前記2逓倍クロック信号により動作する内部回路(図
2の112,113,115)と、前記内部回路が出力
する信号を前記2逓倍クロック信号で取り込み前記クロ
ック信号で出力するバッファ(図2の118)とを備
え、 前記クロック設定信号は、前記クロック信号を4分
の1周期ずれた信号で、 前記クロック逓倍回路は、前記
クロック信号を反転した反転クロック信号を出力するク
ロック信号側インバータ回路と、前記クロック設定信号
が第1の状態の時は前記クロック信号を選択し前記クロ
ック設定信号が第2の状態の時は前記反転クロック信号
を選択して出力するクロック信号側セレクタ回路とを有
して前記クロック信号を2逓倍した2逓倍クロック信号
を出力し、 前記データ逓倍回路は、前記データ信号を反
転した反転データ信号を出力する データ信号側インバー
タ回路(図4の604)と、前記クロック設定信号が第
1の状態の時は前記データ信号を選択し前記クロック設
定信号が第2の状態の時は前記反転データ信号を選択し
て出力するデータ信号側セレクタ回路(図4の605)
とを有して前記データ信号を2逓倍した2逓倍データ信
号を出力することを特徴とする。
するクロック設定信号(図2のf)に応答して外部から
入力するクロック信号(図2のa)を2逓倍した2逓倍
クロック信号(図2のc)を出力するクロック逓倍回路
(図2の111)と、前記クロック設定信号に対応して
外部から入力するデータ信号(図2のb)を2逓倍した
2逓倍クロック信号(図2のd)を出力するデータ逓倍
回路(図2の110)と、前記2逓倍データ信号を入力
し前記2逓倍クロック信号により動作する内部回路(図
2の112,113,115)と、前記内部回路が出力
する信号を前記2逓倍クロック信号で取り込み前記クロ
ック信号で出力するバッファ(図2の118)とを備
え、 前記クロック設定信号は、前記クロック信号を4分
の1周期ずれた信号で、 前記クロック逓倍回路は、前記
クロック信号を反転した反転クロック信号を出力するク
ロック信号側インバータ回路と、前記クロック設定信号
が第1の状態の時は前記クロック信号を選択し前記クロ
ック設定信号が第2の状態の時は前記反転クロック信号
を選択して出力するクロック信号側セレクタ回路とを有
して前記クロック信号を2逓倍した2逓倍クロック信号
を出力し、 前記データ逓倍回路は、前記データ信号を反
転した反転データ信号を出力する データ信号側インバー
タ回路(図4の604)と、前記クロック設定信号が第
1の状態の時は前記データ信号を選択し前記クロック設
定信号が第2の状態の時は前記反転データ信号を選択し
て出力するデータ信号側セレクタ回路(図4の605)
とを有して前記データ信号を2逓倍した2逓倍データ信
号を出力することを特徴とする。
【0015】本発明の半導体集積回路の使用方法は、上
述の半導体集積回路をテスタに接続してテストする時
は、前記クロック逓倍回路に前記2逓倍クロック信号を
出力させ、前記データ逓倍回路に前記2逓倍データ信号
を出力させる前記クロック設定信号を前記半導体集積回
路に入力することを特徴とする。
述の半導体集積回路をテスタに接続してテストする時
は、前記クロック逓倍回路に前記2逓倍クロック信号を
出力させ、前記データ逓倍回路に前記2逓倍データ信号
を出力させる前記クロック設定信号を前記半導体集積回
路に入力することを特徴とする。
【0016】本発明の半導体集積回路は、外部から入力
される遅いデータ信号、クロック信号をクロック設定信
号によって制御し、半導体集積回路内部を2逓倍に高速
動作させ、その結果を出力する。このため、高速で高価
なLSIテスタを使用しなくとも半導体集積回路の実動
作クロックサイクルでの単体テストが可能となる。
される遅いデータ信号、クロック信号をクロック設定信
号によって制御し、半導体集積回路内部を2逓倍に高速
動作させ、その結果を出力する。このため、高速で高価
なLSIテスタを使用しなくとも半導体集積回路の実動
作クロックサイクルでの単体テストが可能となる。
【0017】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0018】図1は本発明の実施の形態の半導体集積回
路を示すブロック図である。図1において、半導体集積
回路101はデータ入力端子103と、クロック設定信
号入力端子104と、クロック信号入力端子105と、
データ出力端子106と、クロック信号出力端子107
と、データN逓倍回路110と、クロックN逓倍回路1
11と、フリップフロップ112,115と、組合せ回
路113とから構成されている。
路を示すブロック図である。図1において、半導体集積
回路101はデータ入力端子103と、クロック設定信
号入力端子104と、クロック信号入力端子105と、
データ出力端子106と、クロック信号出力端子107
と、データN逓倍回路110と、クロックN逓倍回路1
11と、フリップフロップ112,115と、組合せ回
路113とから構成されている。
【0019】データ入力端子103から入力されたデー
タ信号bはデータN逓倍回路110の第1の端子に接続
され、クロック設定信号入力端子104から入力された
クロック設定信号fはデータN逓倍回路110の第2の
端子に接続され、クロック信号入力端子105から入力
されたクロック信号aはクロックN逓倍回路111の第
1の端子に入力され、クロックN逓倍回路111の第2
の端子にはクロック設定信号fが入力され、クロックN
逓倍回路111の第3の端子からはデータN逓倍回路1
10の第3の端子および各フリップフロップ112,1
15の第2の端子へクロック信号cが入力される。
タ信号bはデータN逓倍回路110の第1の端子に接続
され、クロック設定信号入力端子104から入力された
クロック設定信号fはデータN逓倍回路110の第2の
端子に接続され、クロック信号入力端子105から入力
されたクロック信号aはクロックN逓倍回路111の第
1の端子に入力され、クロックN逓倍回路111の第2
の端子にはクロック設定信号fが入力され、クロックN
逓倍回路111の第3の端子からはデータN逓倍回路1
10の第3の端子および各フリップフロップ112,1
15の第2の端子へクロック信号cが入力される。
【0020】データN逓倍回路110の第4の端子から
はフリップフロップ112の第1の端子にデータ信号d
を出力し、フリップフロップ112の第3の端子は組合
せ回路113へと接続される。組合せ回路113からの
出力はフリップフロップ115の第1の端子に接続さ
れ、フリップフロップ115の第3の端子からはデータ
出力端子106へデータ信号eを出力する。クロックN
逓倍回路111の第3の端子はクロック信号出力端子1
07へも接続される。データ出力端子106はLSIテ
スタ102のLSIテスタ側データ入力端子108へク
ロック信号出力端子107はLSIテスタ102のLS
Iテスタ側クロック入力端子109へ接続される。LS
Iテスタ側データ入力端子108はLSIテスタ102
内のデータバッファ114の第1の端子へ接続され、L
SIテスタ側クロック入力端子109はLSIテスタ内
のデータバッファ114の第2の端子へ接続される。
はフリップフロップ112の第1の端子にデータ信号d
を出力し、フリップフロップ112の第3の端子は組合
せ回路113へと接続される。組合せ回路113からの
出力はフリップフロップ115の第1の端子に接続さ
れ、フリップフロップ115の第3の端子からはデータ
出力端子106へデータ信号eを出力する。クロックN
逓倍回路111の第3の端子はクロック信号出力端子1
07へも接続される。データ出力端子106はLSIテ
スタ102のLSIテスタ側データ入力端子108へク
ロック信号出力端子107はLSIテスタ102のLS
Iテスタ側クロック入力端子109へ接続される。LS
Iテスタ側データ入力端子108はLSIテスタ102
内のデータバッファ114の第1の端子へ接続され、L
SIテスタ側クロック入力端子109はLSIテスタ内
のデータバッファ114の第2の端子へ接続される。
【0021】図3は図1の半導体集積回路101の動作
を表すタイミングチャートである。図1、図3を参照し
て本実施の形態の動作を説明する。
を表すタイミングチャートである。図1、図3を参照し
て本実施の形態の動作を説明する。
【0022】図3のタイミングチャートでは、N逓倍回
路110,111においてN=2、つまり半導体集積回
路外部クロックを2逓倍して内部で高速動作させる例を
示す。クロック信号入力端子105から入力されたクロ
ック信号aは、クロック設定信号入力端子104から入
力されるクロック設定信号fによってクロックN逓倍回
路111内で2逓倍され、2逓倍されたクロック信号c
として出力される。一方、データN逓倍回路110で
は、データ入力端子103から入力されたデータ信号b
が同様にクロック設定信号fによって2逓倍され、2逓
倍されたデータ信号dとして出力される。
路110,111においてN=2、つまり半導体集積回
路外部クロックを2逓倍して内部で高速動作させる例を
示す。クロック信号入力端子105から入力されたクロ
ック信号aは、クロック設定信号入力端子104から入
力されるクロック設定信号fによってクロックN逓倍回
路111内で2逓倍され、2逓倍されたクロック信号c
として出力される。一方、データN逓倍回路110で
は、データ入力端子103から入力されたデータ信号b
が同様にクロック設定信号fによって2逓倍され、2逓
倍されたデータ信号dとして出力される。
【0023】フリップフロップ112,115および組
合せ回路113では、2逓倍されたクロック信号cとデ
ータ信号dとで論理動作が行われ、その結果出力信号e
がデータ出力端子106へ出力される。データ出力端子
106から出力された出力信号eは、LSIテスタ10
2のLSIテスタ側データ入力端子108へ入力され、
LSIテスタ内のデータバッファ114へ入力される。
半導体集積回路101内で2逓倍されたクロック信号c
は、クロック信号出力端子107を通ってLSIテスタ
102のLSIテスタ側クロック入力端子109へ入力
され、LSIテスタ内データバッファ114へ入力さ
れ、このクロック信号パルスによって半導体集積回路か
らの出力信号eをデータバッファ114内に取り込む。
合せ回路113では、2逓倍されたクロック信号cとデ
ータ信号dとで論理動作が行われ、その結果出力信号e
がデータ出力端子106へ出力される。データ出力端子
106から出力された出力信号eは、LSIテスタ10
2のLSIテスタ側データ入力端子108へ入力され、
LSIテスタ内のデータバッファ114へ入力される。
半導体集積回路101内で2逓倍されたクロック信号c
は、クロック信号出力端子107を通ってLSIテスタ
102のLSIテスタ側クロック入力端子109へ入力
され、LSIテスタ内データバッファ114へ入力さ
れ、このクロック信号パルスによって半導体集積回路か
らの出力信号eをデータバッファ114内に取り込む。
【0024】図2は本発明の他の実施の形態を示すブロ
ック図である。図1に示した実施の形態との違いは、図
1の実施の形態では論理動作の結果出力データをLSI
テスタ102内のデータバッファ114に取り込んだの
に対し、図2の実施の形態では同じ半導体集積回路11
6内にデータバッファ118を用意し、出力信号eを取
り込み、半導体集積回路116のデータ出力端子106
から出力される出力信号eは、半導体集積回路116内
でN逓倍される前の遅いクロックサイクルであることで
ある。
ック図である。図1に示した実施の形態との違いは、図
1の実施の形態では論理動作の結果出力データをLSI
テスタ102内のデータバッファ114に取り込んだの
に対し、図2の実施の形態では同じ半導体集積回路11
6内にデータバッファ118を用意し、出力信号eを取
り込み、半導体集積回路116のデータ出力端子106
から出力される出力信号eは、半導体集積回路116内
でN逓倍される前の遅いクロックサイクルであることで
ある。
【0025】図4は図1および図2中のデータN逓倍回
路110の詳細を示すブロック図である。
路110の詳細を示すブロック図である。
【0026】データ入力端子103から入力されるデー
タ信号bをインバータ回路604で反転して反転データ
信号gとし、セレクタ回路605で端子104から入力
されるクロック設定信号fの制御によりデータ信号bお
よび反転信号gのいずれかを選択してデータ信号dとし
て出力する。セレクタ回路605ではクロック設定信号
fが”1”の値の時にデータ信号bを選択し、”0”の
値の時に反転データ信号gを選択してデータ信号dを出
力する。図1および図2に示す集積回路では、クロック
信号aおよびデータ信号bより4分の1周期だけ遅れた
クロック設定信号fを端子104より入力することによ
りデータN逓倍回路110はデータ信号bを2逓倍した
データ信号dを得ている。
タ信号bをインバータ回路604で反転して反転データ
信号gとし、セレクタ回路605で端子104から入力
されるクロック設定信号fの制御によりデータ信号bお
よび反転信号gのいずれかを選択してデータ信号dとし
て出力する。セレクタ回路605ではクロック設定信号
fが”1”の値の時にデータ信号bを選択し、”0”の
値の時に反転データ信号gを選択してデータ信号dを出
力する。図1および図2に示す集積回路では、クロック
信号aおよびデータ信号bより4分の1周期だけ遅れた
クロック設定信号fを端子104より入力することによ
りデータN逓倍回路110はデータ信号bを2逓倍した
データ信号dを得ている。
【0027】クロック設定信号fを常に”1”からなる
定常的な信号とすることにより、データN逓倍回路11
0がデータ信号bと同一の1逓倍のデータ信号dを出力
するようにも設定できる。
定常的な信号とすることにより、データN逓倍回路11
0がデータ信号bと同一の1逓倍のデータ信号dを出力
するようにも設定できる。
【0028】クロックN逓倍回路111も、図4に示す
回路と同様なものを用いることができ、クロック設定信
号fによりクロック信号aを2逓倍または1逓倍してク
ロック信号cとして出力することができる。
回路と同様なものを用いることができ、クロック設定信
号fによりクロック信号aを2逓倍または1逓倍してク
ロック信号cとして出力することができる。
【0029】図1および図2に示す半導体集積回路で
は、LSIテスタによりテストするときは、データ入力
端子103およびクロック信号入力端子105から、比
較的低周波数のデータ信号bおよびクロック信号aを入
力し、これらの信号a,bをデータN逓倍回路110お
よびクロックN逓倍回路111で2逓倍して高周波数の
データ信号dおよびクロック信号cとし、この高周波数
のデータ信号dおよびクロック信号cでフリップフロッ
プ112,115および組合せ回路113を動作させる
ようにし、LSIテスタから比較的低速な信号を受け
て、内部のフリップフロップ回路112,115および
組合せ回路113は高速で実動作させられる時と同じ速
さで動作をテストすることができる。
は、LSIテスタによりテストするときは、データ入力
端子103およびクロック信号入力端子105から、比
較的低周波数のデータ信号bおよびクロック信号aを入
力し、これらの信号a,bをデータN逓倍回路110お
よびクロックN逓倍回路111で2逓倍して高周波数の
データ信号dおよびクロック信号cとし、この高周波数
のデータ信号dおよびクロック信号cでフリップフロッ
プ112,115および組合せ回路113を動作させる
ようにし、LSIテスタから比較的低速な信号を受け
て、内部のフリップフロップ回路112,115および
組合せ回路113は高速で実動作させられる時と同じ速
さで動作をテストすることができる。
【0030】また、実装置上の実動作時には、データN
逓倍回路110およびクロックN逓倍回路111の逓倍
数を1として外部の信号速度と同じ速さのデータ信号d
およびクロック信号cでフリップフロップ回路112,
115および組合せ回路113を動作させることができ
る。
逓倍回路110およびクロックN逓倍回路111の逓倍
数を1として外部の信号速度と同じ速さのデータ信号d
およびクロック信号cでフリップフロップ回路112,
115および組合せ回路113を動作させることができ
る。
【0031】
【発明の効果】本発明によれば、以上説明したように、
高性能で高価なLSIテスタを使用せずに実動作を考慮
した半導体集積回路の論理機能テストを行い、半導体集
積回路単体テスト工程で早期に確実に問題を発見し、特
性上問題のある半導体集積回路が装置テスト工程まで進
んでしまうことの無いよう半導体集積回路の信頼性を向
上する効果が得られる。
高性能で高価なLSIテスタを使用せずに実動作を考慮
した半導体集積回路の論理機能テストを行い、半導体集
積回路単体テスト工程で早期に確実に問題を発見し、特
性上問題のある半導体集積回路が装置テスト工程まで進
んでしまうことの無いよう半導体集積回路の信頼性を向
上する効果が得られる。
【図1】本発明の実施の形態の半導体集積回路のブロッ
ク図である。
ク図である。
【図2】本発明の他の実施の形態の半導体集積回路のブ
ロック図である。
ロック図である。
【図3】図1に示す半導体集積回路の動作を表すタイミ
ングチャートである。
ングチャートである。
【図4】図1および図2中のデータN逓倍回路110の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図5】従来の半導体集積回路例を示すブロック図であ
る。
る。
【図6】図5に示す半導体集積回路の動作を表すタイミ
ングチャートである。
ングチャートである。
101 半導体集積回路 102 LSIテスタ 103 データ入力端子 104 クロック設定信号入力端子 105 クロック信号入力端子 106 データ出力端子 107 クロック信号出力端子 108 LSIテスタ側データ入力端子 109 LSIテスタ側クロック入力端子 110 データN逓倍回路 111 クロックN逓倍回路 112 フリップフロップ 113 組合せ回路 114 データバッファ 115 フリップフロップ 116 半導体集積回路 117 半導体集積回路 118 データバッファ 605 セレクタ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−78495(JP,A) 特開 昭62−11181(JP,A) 特開 平9−171700(JP,A) 特開 昭63−91578(JP,A) 特開 平1−297573(JP,A) 特開 平3−41376(JP,A) 特開 平3−216025(JP,A) 特開 平8−68833(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 - 31/3193
Claims (6)
- 【請求項1】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を2逓倍するクロ
ック逓倍回路を備え、 前記クロック設定信号は、前記クロック信号を4分の1
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するインバータ回路と、前記ク
ロック設定信号が第1の状態の時は前記クロック信号を
選択し前記クロック設定信号が第2の状態の時は前記反
転クロック信号を選択して出力するセレクタ回路とを有
して前記クロック信号を2逓倍した2逓倍クロック信号
を出力することを特徴とする半導体集積回路。 - 【請求項2】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を2逓倍した2逓
倍クロック信号を出力するクロック逓倍回路と、前記2
逓倍クロック信号により動作する内部回路と、前記内部
回路が出力する信号を前記2逓倍クロック信号で取り込
み前記クロック信号で出力するバッファとを備え、 前記クロック設定信号は、前記クロック信号を4分の1
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するインバータ回路と、前記ク
ロック設定信号が第1の状態の時は前記クロック信号を
選択し前記クロック設定信号が第2の状態の時は前記反
転クロック信号を選択して出力するセレクタ回路とを有
して前記クロック信号を2逓倍した2逓倍クロック信号
を出力することを特徴とする半導体集積回路。 - 【請求項3】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を2逓倍するクロ
ック逓倍回路と、前記クロック設定信号に対応して外部
から入力するデータ信号を2逓倍するデータ逓倍回路と
を備え、 前記クロック設定信号は、前記クロック信号を4分の1
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するクロック信号側インバータ
回路と、前記クロック設定信号が第1の状態の時は前記
クロック信号を選択し前記クロック設定信号が第2の状
態の時は前記反 転クロック信号を選択して出力するクロ
ック信号側セレクタ回路とを有して前記クロック信号を
2逓倍した2逓倍クロック信号を出力し、 前記データ逓倍回路は、前記データ信号を反転した反転
データ信号を出力するデータ信号側インバータ回路と、
前記クロック設定信号が第1の状態の時は前記データ信
号を選択し前記クロック設定信号が第2の状態の時は前
記反転データ信号を選択して出力するデータ信号側セレ
クタ回路とを有して前記データ信号を2逓倍した2逓倍
データ信号を出力することを特徴とする半導体集積回
路。 - 【請求項4】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を2逓倍した2逓
倍クロック信号を出力するクロック逓倍回路と、前記ク
ロック設定信号に対応して外部から入力するデータ信号
を2逓倍した2逓倍データ信号を出力するデータ逓倍回
路と、前記2逓倍データ信号を入力し前記2逓倍クロッ
ク信号により動作する内部回路と、前記内部回路が出力
する信号を前記2逓倍クロック信号で取り込み前記クロ
ック信号で出力するバッファとを備え、 前記クロック設定信号は、前記クロック信号を4分の1
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するクロック信号側インバータ
回路と、前記クロック設定信号が第1の状態の時は前記
クロック信号を選択し前記クロック設定信号が第2の状
態の時は前記反転クロック信号を選択して出力するクロ
ック信号側セレクタ回路とを有して前記クロック信号を
2逓倍した2逓倍クロック信号を出力し、 前記データ逓倍回路は、前記データ信号を反転した反転
データ信号を出力するデータ信号側インバータ回路と、
前記クロック設定信号が第1の状態の時は前記データ信
号を選択し前記クロック設定信号が第2の状態の時は前
記反転データ信号を選択して出力するデータ信号側セレ
クタ回路とを有して前記データ信号を2逓倍した2逓倍
データ信号を出力することを特徴とする半導体集積回
路。 - 【請求項5】 請求項1または2に記載の半導体集積回
路をテスタに接続してテストする時は、前記クロック逓
倍回路に前記2逓倍クロック信号を出力させる前記クロ
ック設定信号を前記半導体集積回路に入力することを特
徴とする半導体集積回路の使用方法。 - 【請求項6】 請求項3または4に記載の半導体集積回
路をテスタに接続してテストする時は、前記クロック逓
倍回路に前記2逓倍クロック信号を出力させ、前記デー
タ逓倍回路に前記2逓倍データ信号を出力させる前記ク
ロック設定信号を前記半導体集積回路に入力することを
特徴とする半導体集積回路の使用方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30575797A JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30575797A JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11142478A JPH11142478A (ja) | 1999-05-28 |
JP3147057B2 true JP3147057B2 (ja) | 2001-03-19 |
Family
ID=17948987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30575797A Expired - Fee Related JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3147057B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4023598B2 (ja) | 2001-11-20 | 2007-12-19 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1997
- 1997-11-07 JP JP30575797A patent/JP3147057B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11142478A (ja) | 1999-05-28 |
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