JP3147057B2 - 半導体集積回路およびその使用方法 - Google Patents
半導体集積回路およびその使用方法Info
- Publication number
- JP3147057B2 JP3147057B2 JP30575797A JP30575797A JP3147057B2 JP 3147057 B2 JP3147057 B2 JP 3147057B2 JP 30575797 A JP30575797 A JP 30575797A JP 30575797 A JP30575797 A JP 30575797A JP 3147057 B2 JP3147057 B2 JP 3147057B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- circuit
- data
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその使用方法に関し、特に外部クロックサイクルを
逓倍して動作させることが可能な半導体集積回路に関す
る。
よびその使用方法に関し、特に外部クロックサイクルを
逓倍して動作させることが可能な半導体集積回路に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路の大規模集積化、
多端子化が顕著化し、複雑な論理機能が高密度に集積化
できるようになった反面、回路の複雑さおよび、半導体
集積回路の高速化により、大規模な論理機能のテストを
高速に行うことは一層困難になっている。
多端子化が顕著化し、複雑な論理機能が高密度に集積化
できるようになった反面、回路の複雑さおよび、半導体
集積回路の高速化により、大規模な論理機能のテストを
高速に行うことは一層困難になっている。
【０００３】またこの半導体集積回路を搭載する装置の
クロックサイクルの高速化の一方で、この半導体集積回
路の論理機能をテストするＬＳＩテスタのクロックサイ
クルは、多端化した半導体集積回路に対して安定して高
速信号を供給するのが困難になっている。
クロックサイクルの高速化の一方で、この半導体集積回
路の論理機能をテストするＬＳＩテスタのクロックサイ
クルは、多端化した半導体集積回路に対して安定して高
速信号を供給するのが困難になっている。
【０００４】半導体集積回路の論理機能をテストする従
来の技術については、特開昭６４−７５０７号公報、特
開平３−５１１０４号公報などに記載されている。
来の技術については、特開昭６４−７５０７号公報、特
開平３−５１１０４号公報などに記載されている。
【０００５】図５は、従来の半導体集積回路を示すブロ
ック図である。図５において、１１７は半導体集積回
路、１０３はデータ入力端子、１０５はクロック信号入
力端子、１０６はデータ出力端子、１１２，１１５はフ
リップフロップ、１１３は組合せ回路を表す。
ック図である。図５において、１１７は半導体集積回
路、１０３はデータ入力端子、１０５はクロック信号入
力端子、１０６はデータ出力端子、１１２，１１５はフ
リップフロップ、１１３は組合せ回路を表す。
【０００６】図６は、図５の従来の半導体集積回路の動
作を表すタイミングチャートである。図５、図６を用い
て、本従来例の動作を説明する。データ入力端子１０３
から入力されてデータ信号ｂは入力側のフリップフロッ
プ１１２に入力される。クロック信号入力端子１０５か
ら入力されたクロック信号ａは半導体集積回路１１７内
の全フリップフロップ１１２，１１５に供給される。ク
ロック信号入力端子１０５からのクロック信号ａによっ
てデータ信号ｂは取り込まれ、組合せ回路１１３を通っ
て論理動作が行われ、その結果出力信号ｅが出力側のフ
リップフロップ１１号を介しデータ出力端子１０６から
出力される。
作を表すタイミングチャートである。図５、図６を用い
て、本従来例の動作を説明する。データ入力端子１０３
から入力されてデータ信号ｂは入力側のフリップフロッ
プ１１２に入力される。クロック信号入力端子１０５か
ら入力されたクロック信号ａは半導体集積回路１１７内
の全フリップフロップ１１２，１１５に供給される。ク
ロック信号入力端子１０５からのクロック信号ａによっ
てデータ信号ｂは取り込まれ、組合せ回路１１３を通っ
て論理動作が行われ、その結果出力信号ｅが出力側のフ
リップフロップ１１号を介しデータ出力端子１０６から
出力される。
【０００７】このような従来半導体集積回路の全ての信
号端子に対し実装置上と同じ高速クロックサイクルでテ
ストするためには高性能で高価なＬＳＩテスタが必要と
なる。
号端子に対し実装置上と同じ高速クロックサイクルでテ
ストするためには高性能で高価なＬＳＩテスタが必要と
なる。
【０００８】
【発明が解決しようとする課題】第１の問題点は、従来
の半導体集積回路では実動作を考慮した半導体集積回路
の論理機能テストが充分に行えないということである。
その結果、半導体集積回路単体テスト工程で問題が発見
できずに、特性上問題のある半導体集積回路が装置テス
ト工程まで進んでしまうという問題が起こる。
の半導体集積回路では実動作を考慮した半導体集積回路
の論理機能テストが充分に行えないということである。
その結果、半導体集積回路単体テスト工程で問題が発見
できずに、特性上問題のある半導体集積回路が装置テス
ト工程まで進んでしまうという問題が起こる。
【０００９】その理由は、半導体集積回路単体テスト工
程において、実動作の速さに対しテスタの能力が充分に
対応できず、実装置上と同じ高速クロックサイクルでテ
ストできないからである。
程において、実動作の速さに対しテスタの能力が充分に
対応できず、実装置上と同じ高速クロックサイクルでテ
ストできないからである。
【００１０】本発明の目的は、従来の実動作を考慮した
半導体集積回路の論理機能テストが充分に行えないとい
う課題を解消して、半導体集積回路単体テスト工程で早
期に問題を発見し、特性上問題のある半導体集積回路が
装置テスト工程まで進んでしまうことの無いよう信頼性
を向上した半導体集積回路を提供することにある。
半導体集積回路の論理機能テストが充分に行えないとい
う課題を解消して、半導体集積回路単体テスト工程で早
期に問題を発見し、特性上問題のある半導体集積回路が
装置テスト工程まで進んでしまうことの無いよう信頼性
を向上した半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
外部から入力するクロック設定信号（図１のｆ）に応答
して外部から入力するクロック信号（図１のａ）を２逓
倍するクロック逓倍回路（図１の１１１）を備え、 前記
クロック設定信号は、前記クロック信号を４分の１周期
ずれた信号で、 前記クロック逓倍回路は、前記クロック
信号を反転した反転クロック信号を出力するクロック信
号側インバータ回路と、前記クロック設定信号が第１の
状態の時は前記クロック信号を選択し前記クロック設定
信号が第２の状態の時は前記反転クロック信号を選択し
て出力するセレクタ回路とを有して前記クロック信号を
２逓倍した２逓倍クロック信号を出力することを特徴と
する。
外部から入力するクロック設定信号（図１のｆ）に応答
して外部から入力するクロック信号（図１のａ）を２逓
倍するクロック逓倍回路（図１の１１１）を備え、 前記
クロック設定信号は、前記クロック信号を４分の１周期
ずれた信号で、 前記クロック逓倍回路は、前記クロック
信号を反転した反転クロック信号を出力するクロック信
号側インバータ回路と、前記クロック設定信号が第１の
状態の時は前記クロック信号を選択し前記クロック設定
信号が第２の状態の時は前記反転クロック信号を選択し
て出力するセレクタ回路とを有して前記クロック信号を
２逓倍した２逓倍クロック信号を出力することを特徴と
する。
【００１２】本発明の半導体集積回路は、外部から入力
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）を２逓倍した２逓倍
クロック信号（図２のｃ）を出力するクロック逓倍回路
（図２の１１１）と、前記２逓倍クロック信号により動
作する内部回路（図２の１１２，１１３，１１５）と、
前記内部回路が出力する信号を前記２逓倍クロック信号
で取り込み前記クロック信号で出力するバッファ（図２
の１１８）とを備え、 前記クロック設定信号は、前記ク
ロック信号を４分の１周期ずれた信号で、 前記クロック
逓倍回路は、前記クロック信号を反転した反転クロック
信号を出力するクロック信号側インバータ回路と、前記
クロック設定信号が第１の状態の時は前記クロック信号
を選択し前記クロック設定信号が第２の状態の時は前記
反転クロック信号を選択して出力するセレクタ回路とを
有して前記クロック信号を２逓倍した２逓倍クロック信
号を出力することを特徴とする。
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）を２逓倍した２逓倍
クロック信号（図２のｃ）を出力するクロック逓倍回路
（図２の１１１）と、前記２逓倍クロック信号により動
作する内部回路（図２の１１２，１１３，１１５）と、
前記内部回路が出力する信号を前記２逓倍クロック信号
で取り込み前記クロック信号で出力するバッファ（図２
の１１８）とを備え、 前記クロック設定信号は、前記ク
ロック信号を４分の１周期ずれた信号で、 前記クロック
逓倍回路は、前記クロック信号を反転した反転クロック
信号を出力するクロック信号側インバータ回路と、前記
クロック設定信号が第１の状態の時は前記クロック信号
を選択し前記クロック設定信号が第２の状態の時は前記
反転クロック信号を選択して出力するセレクタ回路とを
有して前記クロック信号を２逓倍した２逓倍クロック信
号を出力することを特徴とする。
【００１３】本発明の半導体集積回路は、外部から入力
するクロック設定信号（図１のｆ）に応答して外部から
入力するクロック信号（図１のａ）を２逓倍するクロッ
ク逓倍回路（図１の１１１）と、前記クロック設定信号
に対応して外部から入力するデータ信号（図１のｂ）を
２逓倍するデータ逓倍回路（図１の１１０）とを備え、
前記クロック設定信号は、前記クロック信号を４分の１
周期ずれた信号で、 前記クロック逓倍回路は、前記クロ
ック信号を反転した反転クロック信号を出力するクロッ
ク信号側インバータ回路と、前記クロック設定信号が第
１の状態の時は前記クロック信号を選択し前記クロック
設定信号が第２の状態の時は前記反転クロック信号を選
択して出力するクロック信号側セレクタ回路とを有して
前記クロック信号を２逓倍した２逓倍クロック信号を出
力し、 前記データ逓倍回路は、前記データ信号を反転し
た反転データ信号を出力するデータ信号側インバータ回
路（図４の６０４）と、前記クロック設定信号が第１の
状態の時は前記データ信号を選択し前記クロック設定信
号が第２の状態の時は前記反転データ信号を選択して出
力するデータ信号側セレクタ回路（図４の６０５）とを
有して前記データ信号を２逓倍した２逓倍データ信号を
出力することを特徴とする。
するクロック設定信号（図１のｆ）に応答して外部から
入力するクロック信号（図１のａ）を２逓倍するクロッ
ク逓倍回路（図１の１１１）と、前記クロック設定信号
に対応して外部から入力するデータ信号（図１のｂ）を
２逓倍するデータ逓倍回路（図１の１１０）とを備え、
前記クロック設定信号は、前記クロック信号を４分の１
周期ずれた信号で、 前記クロック逓倍回路は、前記クロ
ック信号を反転した反転クロック信号を出力するクロッ
ク信号側インバータ回路と、前記クロック設定信号が第
１の状態の時は前記クロック信号を選択し前記クロック
設定信号が第２の状態の時は前記反転クロック信号を選
択して出力するクロック信号側セレクタ回路とを有して
前記クロック信号を２逓倍した２逓倍クロック信号を出
力し、 前記データ逓倍回路は、前記データ信号を反転し
た反転データ信号を出力するデータ信号側インバータ回
路（図４の６０４）と、前記クロック設定信号が第１の
状態の時は前記データ信号を選択し前記クロック設定信
号が第２の状態の時は前記反転データ信号を選択して出
力するデータ信号側セレクタ回路（図４の６０５）とを
有して前記データ信号を２逓倍した２逓倍データ信号を
出力することを特徴とする。
【００１４】本発明の半導体集積回路は、外部から入力
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）を２逓倍した２逓倍
クロック信号（図２のｃ）を出力するクロック逓倍回路
（図２の１１１）と、前記クロック設定信号に対応して
外部から入力するデータ信号（図２のｂ）を２逓倍した
２逓倍クロック信号（図２のｄ）を出力するデータ逓倍
回路（図２の１１０）と、前記２逓倍データ信号を入力
し前記２逓倍クロック信号により動作する内部回路（図
２の１１２，１１３，１１５）と、前記内部回路が出力
する信号を前記２逓倍クロック信号で取り込み前記クロ
ック信号で出力するバッファ（図２の１１８）とを備
え、 前記クロック設定信号は、前記クロック信号を４分
の１周期ずれた信号で、 前記クロック逓倍回路は、前記
クロック信号を反転した反転クロック信号を出力するク
ロック信号側インバータ回路と、前記クロック設定信号
が第１の状態の時は前記クロック信号を選択し前記クロ
ック設定信号が第２の状態の時は前記反転クロック信号
を選択して出力するクロック信号側セレクタ回路とを有
して前記クロック信号を２逓倍した２逓倍クロック信号
を出力し、 前記データ逓倍回路は、前記データ信号を反
転した反転データ信号を出力する データ信号側インバー
タ回路（図４の６０４）と、前記クロック設定信号が第
１の状態の時は前記データ信号を選択し前記クロック設
定信号が第２の状態の時は前記反転データ信号を選択し
て出力するデータ信号側セレクタ回路（図４の６０５）
とを有して前記データ信号を２逓倍した２逓倍データ信
号を出力することを特徴とする。
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）を２逓倍した２逓倍
クロック信号（図２のｃ）を出力するクロック逓倍回路
（図２の１１１）と、前記クロック設定信号に対応して
外部から入力するデータ信号（図２のｂ）を２逓倍した
２逓倍クロック信号（図２のｄ）を出力するデータ逓倍
回路（図２の１１０）と、前記２逓倍データ信号を入力
し前記２逓倍クロック信号により動作する内部回路（図
２の１１２，１１３，１１５）と、前記内部回路が出力
する信号を前記２逓倍クロック信号で取り込み前記クロ
ック信号で出力するバッファ（図２の１１８）とを備
え、 前記クロック設定信号は、前記クロック信号を４分
の１周期ずれた信号で、 前記クロック逓倍回路は、前記
クロック信号を反転した反転クロック信号を出力するク
ロック信号側インバータ回路と、前記クロック設定信号
が第１の状態の時は前記クロック信号を選択し前記クロ
ック設定信号が第２の状態の時は前記反転クロック信号
を選択して出力するクロック信号側セレクタ回路とを有
して前記クロック信号を２逓倍した２逓倍クロック信号
を出力し、 前記データ逓倍回路は、前記データ信号を反
転した反転データ信号を出力する データ信号側インバー
タ回路（図４の６０４）と、前記クロック設定信号が第
１の状態の時は前記データ信号を選択し前記クロック設
定信号が第２の状態の時は前記反転データ信号を選択し
て出力するデータ信号側セレクタ回路（図４の６０５）
とを有して前記データ信号を２逓倍した２逓倍データ信
号を出力することを特徴とする。
【００１５】本発明の半導体集積回路の使用方法は、上
述の半導体集積回路をテスタに接続してテストする時
は、前記クロック逓倍回路に前記２逓倍クロック信号を
出力させ、前記データ逓倍回路に前記２逓倍データ信号
を出力させる前記クロック設定信号を前記半導体集積回
路に入力することを特徴とする。
述の半導体集積回路をテスタに接続してテストする時
は、前記クロック逓倍回路に前記２逓倍クロック信号を
出力させ、前記データ逓倍回路に前記２逓倍データ信号
を出力させる前記クロック設定信号を前記半導体集積回
路に入力することを特徴とする。
【００１６】本発明の半導体集積回路は、外部から入力
される遅いデータ信号、クロック信号をクロック設定信
号によって制御し、半導体集積回路内部を２逓倍に高速
動作させ、その結果を出力する。このため、高速で高価
なＬＳＩテスタを使用しなくとも半導体集積回路の実動
作クロックサイクルでの単体テストが可能となる。
される遅いデータ信号、クロック信号をクロック設定信
号によって制御し、半導体集積回路内部を２逓倍に高速
動作させ、その結果を出力する。このため、高速で高価
なＬＳＩテスタを使用しなくとも半導体集積回路の実動
作クロックサイクルでの単体テストが可能となる。
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は本発明の実施の形態の半導体集積回
路を示すブロック図である。図１において、半導体集積
回路１０１はデータ入力端子１０３と、クロック設定信
号入力端子１０４と、クロック信号入力端子１０５と、
データ出力端子１０６と、クロック信号出力端子１０７
と、データＮ逓倍回路１１０と、クロックＮ逓倍回路１
１１と、フリップフロップ１１２，１１５と、組合せ回
路１１３とから構成されている。
路を示すブロック図である。図１において、半導体集積
回路１０１はデータ入力端子１０３と、クロック設定信
号入力端子１０４と、クロック信号入力端子１０５と、
データ出力端子１０６と、クロック信号出力端子１０７
と、データＮ逓倍回路１１０と、クロックＮ逓倍回路１
１１と、フリップフロップ１１２，１１５と、組合せ回
路１１３とから構成されている。
【００１９】データ入力端子１０３から入力されたデー
タ信号ｂはデータＮ逓倍回路１１０の第１の端子に接続
され、クロック設定信号入力端子１０４から入力された
クロック設定信号ｆはデータＮ逓倍回路１１０の第２の
端子に接続され、クロック信号入力端子１０５から入力
されたクロック信号ａはクロックＮ逓倍回路１１１の第
１の端子に入力され、クロックＮ逓倍回路１１１の第２
の端子にはクロック設定信号ｆが入力され、クロックＮ
逓倍回路１１１の第３の端子からはデータＮ逓倍回路１
１０の第３の端子および各フリップフロップ１１２，１
１５の第２の端子へクロック信号ｃが入力される。
タ信号ｂはデータＮ逓倍回路１１０の第１の端子に接続
され、クロック設定信号入力端子１０４から入力された
クロック設定信号ｆはデータＮ逓倍回路１１０の第２の
端子に接続され、クロック信号入力端子１０５から入力
されたクロック信号ａはクロックＮ逓倍回路１１１の第
１の端子に入力され、クロックＮ逓倍回路１１１の第２
の端子にはクロック設定信号ｆが入力され、クロックＮ
逓倍回路１１１の第３の端子からはデータＮ逓倍回路１
１０の第３の端子および各フリップフロップ１１２，１
１５の第２の端子へクロック信号ｃが入力される。
【００２０】データＮ逓倍回路１１０の第４の端子から
はフリップフロップ１１２の第１の端子にデータ信号ｄ
を出力し、フリップフロップ１１２の第３の端子は組合
せ回路１１３へと接続される。組合せ回路１１３からの
出力はフリップフロップ１１５の第１の端子に接続さ
れ、フリップフロップ１１５の第３の端子からはデータ
出力端子１０６へデータ信号ｅを出力する。クロックＮ
逓倍回路１１１の第３の端子はクロック信号出力端子１
０７へも接続される。データ出力端子１０６はＬＳＩテ
スタ１０２のＬＳＩテスタ側データ入力端子１０８へク
ロック信号出力端子１０７はＬＳＩテスタ１０２のＬＳ
Ｉテスタ側クロック入力端子１０９へ接続される。ＬＳ
Ｉテスタ側データ入力端子１０８はＬＳＩテスタ１０２
内のデータバッファ１１４の第１の端子へ接続され、Ｌ
ＳＩテスタ側クロック入力端子１０９はＬＳＩテスタ内
のデータバッファ１１４の第２の端子へ接続される。
はフリップフロップ１１２の第１の端子にデータ信号ｄ
を出力し、フリップフロップ１１２の第３の端子は組合
せ回路１１３へと接続される。組合せ回路１１３からの
出力はフリップフロップ１１５の第１の端子に接続さ
れ、フリップフロップ１１５の第３の端子からはデータ
出力端子１０６へデータ信号ｅを出力する。クロックＮ
逓倍回路１１１の第３の端子はクロック信号出力端子１
０７へも接続される。データ出力端子１０６はＬＳＩテ
スタ１０２のＬＳＩテスタ側データ入力端子１０８へク
ロック信号出力端子１０７はＬＳＩテスタ１０２のＬＳ
Ｉテスタ側クロック入力端子１０９へ接続される。ＬＳ
Ｉテスタ側データ入力端子１０８はＬＳＩテスタ１０２
内のデータバッファ１１４の第１の端子へ接続され、Ｌ
ＳＩテスタ側クロック入力端子１０９はＬＳＩテスタ内
のデータバッファ１１４の第２の端子へ接続される。
【００２１】図３は図１の半導体集積回路１０１の動作
を表すタイミングチャートである。図１、図３を参照し
て本実施の形態の動作を説明する。
を表すタイミングチャートである。図１、図３を参照し
て本実施の形態の動作を説明する。
【００２２】図３のタイミングチャートでは、Ｎ逓倍回
路１１０，１１１においてＮ＝２、つまり半導体集積回
路外部クロックを２逓倍して内部で高速動作させる例を
示す。クロック信号入力端子１０５から入力されたクロ
ック信号ａは、クロック設定信号入力端子１０４から入
力されるクロック設定信号ｆによってクロックＮ逓倍回
路１１１内で２逓倍され、２逓倍されたクロック信号ｃ
として出力される。一方、データＮ逓倍回路１１０で
は、データ入力端子１０３から入力されたデータ信号ｂ
が同様にクロック設定信号ｆによって２逓倍され、２逓
倍されたデータ信号ｄとして出力される。
路１１０，１１１においてＮ＝２、つまり半導体集積回
路外部クロックを２逓倍して内部で高速動作させる例を
示す。クロック信号入力端子１０５から入力されたクロ
ック信号ａは、クロック設定信号入力端子１０４から入
力されるクロック設定信号ｆによってクロックＮ逓倍回
路１１１内で２逓倍され、２逓倍されたクロック信号ｃ
として出力される。一方、データＮ逓倍回路１１０で
は、データ入力端子１０３から入力されたデータ信号ｂ
が同様にクロック設定信号ｆによって２逓倍され、２逓
倍されたデータ信号ｄとして出力される。
【００２３】フリップフロップ１１２，１１５および組
合せ回路１１３では、２逓倍されたクロック信号ｃとデ
ータ信号ｄとで論理動作が行われ、その結果出力信号ｅ
がデータ出力端子１０６へ出力される。データ出力端子
１０６から出力された出力信号ｅは、ＬＳＩテスタ１０
２のＬＳＩテスタ側データ入力端子１０８へ入力され、
ＬＳＩテスタ内のデータバッファ１１４へ入力される。
半導体集積回路１０１内で２逓倍されたクロック信号ｃ
は、クロック信号出力端子１０７を通ってＬＳＩテスタ
１０２のＬＳＩテスタ側クロック入力端子１０９へ入力
され、ＬＳＩテスタ内データバッファ１１４へ入力さ
れ、このクロック信号パルスによって半導体集積回路か
らの出力信号ｅをデータバッファ１１４内に取り込む。
合せ回路１１３では、２逓倍されたクロック信号ｃとデ
ータ信号ｄとで論理動作が行われ、その結果出力信号ｅ
がデータ出力端子１０６へ出力される。データ出力端子
１０６から出力された出力信号ｅは、ＬＳＩテスタ１０
２のＬＳＩテスタ側データ入力端子１０８へ入力され、
ＬＳＩテスタ内のデータバッファ１１４へ入力される。
半導体集積回路１０１内で２逓倍されたクロック信号ｃ
は、クロック信号出力端子１０７を通ってＬＳＩテスタ
１０２のＬＳＩテスタ側クロック入力端子１０９へ入力
され、ＬＳＩテスタ内データバッファ１１４へ入力さ
れ、このクロック信号パルスによって半導体集積回路か
らの出力信号ｅをデータバッファ１１４内に取り込む。
【００２４】図２は本発明の他の実施の形態を示すブロ
ック図である。図１に示した実施の形態との違いは、図
１の実施の形態では論理動作の結果出力データをＬＳＩ
テスタ１０２内のデータバッファ１１４に取り込んだの
に対し、図２の実施の形態では同じ半導体集積回路１１
６内にデータバッファ１１８を用意し、出力信号ｅを取
り込み、半導体集積回路１１６のデータ出力端子１０６
から出力される出力信号ｅは、半導体集積回路１１６内
でＮ逓倍される前の遅いクロックサイクルであることで
ある。
ック図である。図１に示した実施の形態との違いは、図
１の実施の形態では論理動作の結果出力データをＬＳＩ
テスタ１０２内のデータバッファ１１４に取り込んだの
に対し、図２の実施の形態では同じ半導体集積回路１１
６内にデータバッファ１１８を用意し、出力信号ｅを取
り込み、半導体集積回路１１６のデータ出力端子１０６
から出力される出力信号ｅは、半導体集積回路１１６内
でＮ逓倍される前の遅いクロックサイクルであることで
ある。
【００２５】図４は図１および図２中のデータＮ逓倍回
路１１０の詳細を示すブロック図である。
路１１０の詳細を示すブロック図である。
【００２６】データ入力端子１０３から入力されるデー
タ信号ｂをインバータ回路６０４で反転して反転データ
信号ｇとし、セレクタ回路６０５で端子１０４から入力
されるクロック設定信号ｆの制御によりデータ信号ｂお
よび反転信号ｇのいずれかを選択してデータ信号ｄとし
て出力する。セレクタ回路６０５ではクロック設定信号
ｆが”１”の値の時にデータ信号ｂを選択し、”０”の
値の時に反転データ信号ｇを選択してデータ信号ｄを出
力する。図１および図２に示す集積回路では、クロック
信号ａおよびデータ信号ｂより４分の１周期だけ遅れた
クロック設定信号ｆを端子１０４より入力することによ
りデータＮ逓倍回路１１０はデータ信号ｂを２逓倍した
データ信号ｄを得ている。
タ信号ｂをインバータ回路６０４で反転して反転データ
信号ｇとし、セレクタ回路６０５で端子１０４から入力
されるクロック設定信号ｆの制御によりデータ信号ｂお
よび反転信号ｇのいずれかを選択してデータ信号ｄとし
て出力する。セレクタ回路６０５ではクロック設定信号
ｆが”１”の値の時にデータ信号ｂを選択し、”０”の
値の時に反転データ信号ｇを選択してデータ信号ｄを出
力する。図１および図２に示す集積回路では、クロック
信号ａおよびデータ信号ｂより４分の１周期だけ遅れた
クロック設定信号ｆを端子１０４より入力することによ
りデータＮ逓倍回路１１０はデータ信号ｂを２逓倍した
データ信号ｄを得ている。
【００２７】クロック設定信号ｆを常に”１”からなる
定常的な信号とすることにより、データＮ逓倍回路１１
０がデータ信号ｂと同一の１逓倍のデータ信号ｄを出力
するようにも設定できる。
定常的な信号とすることにより、データＮ逓倍回路１１
０がデータ信号ｂと同一の１逓倍のデータ信号ｄを出力
するようにも設定できる。
【００２８】クロックＮ逓倍回路１１１も、図４に示す
回路と同様なものを用いることができ、クロック設定信
号ｆによりクロック信号ａを２逓倍または１逓倍してク
ロック信号ｃとして出力することができる。
回路と同様なものを用いることができ、クロック設定信
号ｆによりクロック信号ａを２逓倍または１逓倍してク
ロック信号ｃとして出力することができる。
【００２９】図１および図２に示す半導体集積回路で
は、ＬＳＩテスタによりテストするときは、データ入力
端子１０３およびクロック信号入力端子１０５から、比
較的低周波数のデータ信号ｂおよびクロック信号ａを入
力し、これらの信号ａ，ｂをデータＮ逓倍回路１１０お
よびクロックＮ逓倍回路１１１で２逓倍して高周波数の
データ信号ｄおよびクロック信号ｃとし、この高周波数
のデータ信号ｄおよびクロック信号ｃでフリップフロッ
プ１１２，１１５および組合せ回路１１３を動作させる
ようにし、ＬＳＩテスタから比較的低速な信号を受け
て、内部のフリップフロップ回路１１２，１１５および
組合せ回路１１３は高速で実動作させられる時と同じ速
さで動作をテストすることができる。
は、ＬＳＩテスタによりテストするときは、データ入力
端子１０３およびクロック信号入力端子１０５から、比
較的低周波数のデータ信号ｂおよびクロック信号ａを入
力し、これらの信号ａ，ｂをデータＮ逓倍回路１１０お
よびクロックＮ逓倍回路１１１で２逓倍して高周波数の
データ信号ｄおよびクロック信号ｃとし、この高周波数
のデータ信号ｄおよびクロック信号ｃでフリップフロッ
プ１１２，１１５および組合せ回路１１３を動作させる
ようにし、ＬＳＩテスタから比較的低速な信号を受け
て、内部のフリップフロップ回路１１２，１１５および
組合せ回路１１３は高速で実動作させられる時と同じ速
さで動作をテストすることができる。
【００３０】また、実装置上の実動作時には、データＮ
逓倍回路１１０およびクロックＮ逓倍回路１１１の逓倍
数を１として外部の信号速度と同じ速さのデータ信号ｄ
およびクロック信号ｃでフリップフロップ回路１１２，
１１５および組合せ回路１１３を動作させることができ
る。
逓倍回路１１０およびクロックＮ逓倍回路１１１の逓倍
数を１として外部の信号速度と同じ速さのデータ信号ｄ
およびクロック信号ｃでフリップフロップ回路１１２，
１１５および組合せ回路１１３を動作させることができ
る。
【００３１】
【発明の効果】本発明によれば、以上説明したように、
高性能で高価なＬＳＩテスタを使用せずに実動作を考慮
した半導体集積回路の論理機能テストを行い、半導体集
積回路単体テスト工程で早期に確実に問題を発見し、特
性上問題のある半導体集積回路が装置テスト工程まで進
んでしまうことの無いよう半導体集積回路の信頼性を向
上する効果が得られる。
高性能で高価なＬＳＩテスタを使用せずに実動作を考慮
した半導体集積回路の論理機能テストを行い、半導体集
積回路単体テスト工程で早期に確実に問題を発見し、特
性上問題のある半導体集積回路が装置テスト工程まで進
んでしまうことの無いよう半導体集積回路の信頼性を向
上する効果が得られる。
【図１】本発明の実施の形態の半導体集積回路のブロッ
ク図である。
ク図である。
【図２】本発明の他の実施の形態の半導体集積回路のブ
ロック図である。
ロック図である。
【図３】図１に示す半導体集積回路の動作を表すタイミ
ングチャートである。
ングチャートである。
【図４】図１および図２中のデータＮ逓倍回路１１０の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図５】従来の半導体集積回路例を示すブロック図であ
る。
る。
【図６】図５に示す半導体集積回路の動作を表すタイミ
ングチャートである。
ングチャートである。
１０１ 半導体集積回路 １０２ ＬＳＩテスタ １０３ データ入力端子 １０４ クロック設定信号入力端子 １０５ クロック信号入力端子 １０６ データ出力端子 １０７ クロック信号出力端子 １０８ ＬＳＩテスタ側データ入力端子 １０９ ＬＳＩテスタ側クロック入力端子 １１０ データＮ逓倍回路 １１１ クロックＮ逓倍回路 １１２ フリップフロップ １１３ 組合せ回路 １１４ データバッファ １１５ フリップフロップ １１６ 半導体集積回路 １１７ 半導体集積回路 １１８ データバッファ ６０５ セレクタ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−78495（ＪＰ，Ａ) 特開 昭62−11181（ＪＰ，Ａ) 特開 平９−171700（ＪＰ，Ａ) 特開 昭63−91578（ＪＰ，Ａ) 特開 平１−297573（ＪＰ，Ａ) 特開 平３−41376（ＪＰ，Ａ) 特開 平３−216025（ＪＰ，Ａ) 特開 平８−68833（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (6)
- 【請求項１】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を２逓倍するクロ
ック逓倍回路を備え、 前記クロック設定信号は、前記クロック信号を４分の１
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するインバータ回路と、前記ク
ロック設定信号が第１の状態の時は前記クロック信号を
選択し前記クロック設定信号が第２の状態の時は前記反
転クロック信号を選択して出力するセレクタ回路とを有
して前記クロック信号を２逓倍した２逓倍クロック信号
を出力することを特徴とする半導体集積回路。 - 【請求項２】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を２逓倍した２逓
倍クロック信号を出力するクロック逓倍回路と、前記２
逓倍クロック信号により動作する内部回路と、前記内部
回路が出力する信号を前記２逓倍クロック信号で取り込
み前記クロック信号で出力するバッファとを備え、 前記クロック設定信号は、前記クロック信号を４分の１
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するインバータ回路と、前記ク
ロック設定信号が第１の状態の時は前記クロック信号を
選択し前記クロック設定信号が第２の状態の時は前記反
転クロック信号を選択して出力するセレクタ回路とを有
して前記クロック信号を２逓倍した２逓倍クロック信号
を出力することを特徴とする半導体集積回路。 - 【請求項３】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を２逓倍するクロ
ック逓倍回路と、前記クロック設定信号に対応して外部
から入力するデータ信号を２逓倍するデータ逓倍回路と
を備え、 前記クロック設定信号は、前記クロック信号を４分の１
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するクロック信号側インバータ
回路と、前記クロック設定信号が第１の状態の時は前記
クロック信号を選択し前記クロック設定信号が第２の状
態の時は前記反 転クロック信号を選択して出力するクロ
ック信号側セレクタ回路とを有して前記クロック信号を
２逓倍した２逓倍クロック信号を出力し、 前記データ逓倍回路は、前記データ信号を反転した反転
データ信号を出力するデータ信号側インバータ回路と、
前記クロック設定信号が第１の状態の時は前記データ信
号を選択し前記クロック設定信号が第２の状態の時は前
記反転データ信号を選択して出力するデータ信号側セレ
クタ回路とを有して前記データ信号を２逓倍した２逓倍
データ信号を出力することを特徴とする半導体集積回
路。 - 【請求項４】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号を２逓倍した２逓
倍クロック信号を出力するクロック逓倍回路と、前記ク
ロック設定信号に対応して外部から入力するデータ信号
を２逓倍した２逓倍データ信号を出力するデータ逓倍回
路と、前記２逓倍データ信号を入力し前記２逓倍クロッ
ク信号により動作する内部回路と、前記内部回路が出力
する信号を前記２逓倍クロック信号で取り込み前記クロ
ック信号で出力するバッファとを備え、 前記クロック設定信号は、前記クロック信号を４分の１
周期ずれた信号で、 前記クロック逓倍回路は、前記クロック信号を反転した
反転クロック信号を出力するクロック信号側インバータ
回路と、前記クロック設定信号が第１の状態の時は前記
クロック信号を選択し前記クロック設定信号が第２の状
態の時は前記反転クロック信号を選択して出力するクロ
ック信号側セレクタ回路とを有して前記クロック信号を
２逓倍した２逓倍クロック信号を出力し、 前記データ逓倍回路は、前記データ信号を反転した反転
データ信号を出力するデータ信号側インバータ回路と、
前記クロック設定信号が第１の状態の時は前記データ信
号を選択し前記クロック設定信号が第２の状態の時は前
記反転データ信号を選択して出力するデータ信号側セレ
クタ回路とを有して前記データ信号を２逓倍した２逓倍
データ信号を出力することを特徴とする半導体集積回
路。 - 【請求項５】 請求項１または２に記載の半導体集積回
路をテスタに接続してテストする時は、前記クロック逓
倍回路に前記２逓倍クロック信号を出力させる前記クロ
ック設定信号を前記半導体集積回路に入力することを特
徴とする半導体集積回路の使用方法。 - 【請求項６】 請求項３または４に記載の半導体集積回
路をテスタに接続してテストする時は、前記クロック逓
倍回路に前記２逓倍クロック信号を出力させ、前記デー
タ逓倍回路に前記２逓倍データ信号を出力させる前記ク
ロック設定信号を前記半導体集積回路に入力することを
特徴とする半導体集積回路の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30575797A JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30575797A JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11142478A JPH11142478A (ja) | 1999-05-28 |
| JP3147057B2 true JP3147057B2 (ja) | 2001-03-19 |
Family
ID=17948987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30575797A Expired - Fee Related JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147057B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4023598B2 (ja) | 2001-11-20 | 2007-12-19 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1997
- 1997-11-07 JP JP30575797A patent/JP3147057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11142478A (ja) | 1999-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2725258B2 (ja) | 集積回路装置 | |
| GB2261562A (en) | Master-slave flip-flop with controllable copying between slave and scan latches | |
| US6661270B2 (en) | Data latch circuit and driving method thereof | |
| US4961013A (en) | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer | |
| US6815977B2 (en) | Scan cell systems and methods | |
| JPH1130646A (ja) | 半導体集積回路及びそれに含まれるテスト回路 | |
| JPH06105285B2 (ja) | 半導体集積回路装置 | |
| US20040085082A1 (en) | High -frequency scan testability with low-speed testers | |
| JPH06160476A (ja) | スキャンパスのテスト制御回路 | |
| US6031786A (en) | Operation control circuits and methods for integrated circuit memory devices | |
| JP3147057B2 (ja) | 半導体集積回路およびその使用方法 | |
| JPH05264667A (ja) | テスト回路 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| JP2002196046A (ja) | 半導体集積回路およびそのテスト方法 | |
| JPH0368878A (ja) | 半導体集積回路装置 | |
| JPH0295283A (ja) | 半導体集積回路装置 | |
| JP2001091590A (ja) | 半導体集積回路 | |
| US6400188B1 (en) | Test mode clock multiplication | |
| JP2000275304A (ja) | 論理集積回路およびそれを用いた半導体装置 | |
| JP2003294812A (ja) | 半導体装置 | |
| JPH10307167A (ja) | 論理集積回路のテスト装置 | |
| JP2903548B2 (ja) | 論理回路診断システム | |
| JP2001228216A (ja) | デバイス動的特性測定用テスト回路 | |
| JPH07273642A (ja) | 非同期式カウンタのテスト回路 | |
| JP3425580B2 (ja) | 半導体集積回路のテスト信号発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |