JP2001091590A

JP2001091590A - 半導体集積回路

Info

Publication number: JP2001091590A
Application number: JP26676799A
Authority: JP
Inventors: Michiaki Nakayama; 道明中山; Hideki Sakakibara; 秀樹榊原; Kozaburo Kurita; 公三郎栗田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】製品のコストの大幅な上昇を伴わずに論理ブ
ロックのディレイ不良の検出を行うための技術を提供す
ることにある。【解決手段】スキャンパスを介して行われるスキャン
動作を、診断ブロックの実使用速度よりも遅い速度で行
うためのクロック信号を生成する第１生成回路（６０
１）と、論理ブロックへの擬似乱数の供給及び論理ブロ
ックからの出力信号の収集を上記論理ブロックの実使用
速度にほぼ等しい速度で行うためのクロック信号を生成
する第２生成回路（６０２）とを含んで自己診断回路を
構成することで、スキャンパスでの信号遅延を抑えるた
めに、信号配線幅を広くして配線抵抗の低減を図った
り、スキャンパスの経路中にアンプを設けることなく、
論理ブロックのディレイ不良の検出が可能とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれにおける自己診断技術に関する。

【０００２】

【従来の技術】半導体集積回路の内部論理ブロックの動
作を自己診断するための回路として、ビルトイン・スキ
ャン・テスト（ＢＩＳＴ）回路が知られている。このＢ
ＩＳＴ回路は、スキャン設計されたフリップフロップ
群、それらを接続するスキャンパス、擬似乱数を発生さ
せるための擬似乱数発生器、及び収集されたスキャンデ
ータを圧縮するためのデータ圧縮器を含んで成る。擬似
乱数発生器により発生された擬似乱数を、スキャンパス
を通じてフリップフロップに入力（スキャンイン）し、
１クロックパルスを入力（クロックアドバンス；通常ク
ロック１パルスでフリップフロップよりデータを出力
し、診断クロック２で次段フリップフロップにデータを
取り込む）後、スキャンパスを通じてフリップフロップ
のデータをデータ圧縮器で圧縮する（スキャンアウ
ト）。この処理を繰り返し、予め算出された良品ＬＳＩ
での圧縮データパターンと比較することによりＬＳＩの
良否判定を行う。そのようなＢＩＳＴによれば、外部の
テスタに頼らずにＬＳＩテストが可能となるため、テス
トコストの軽減を図ることができる。

【０００３】尚、ＢＩＳＴ回路について記載された文献
の例としては、１９９１年に、ＡｃａｄｅｍｉｃＰｒ
ｅｓｓ社から発行された「ＤｉｇｉｔａｌＣｉｒｃｕ
ｉｔＴｅｓｔｉｎｇ（第１４６〜１６８頁）」がある。

【０００４】

【発明が解決しようとする課題】上記したＢＩＳＴを論
理ブロックの実際の動作周波数で行うことができれば、
ディレイ不良の検出をＢＩＳＴで発見することができる
から都合が良い。

【０００５】しかしながら、一般にスキャンパスはＬＳ
Ｉ診断にのみ使用される回路であり、製品の性能には影
響しない。従って、スキャンパスまでを実動作周波数で
動作可能な設計を行うことは、スキャンパスでの信号遅
延を抑えるために、信号配線幅を広くして配線抵抗の低
減を図ったり、スキャンパスの経路中にアンプを設ける
必要があり、そうすると、配線幅の増大、配線本数の増
加、トランジスタ数の増加、ひいてはチップサイズの増
加を招くことで、製品のコスト上昇を余儀なくされるの
が、本発明者によって見いだされた。

【０００６】本発明の目的は、製品のコストの大幅な上
昇を伴わずに論理ブロックのディレイ不良の検出を行う
ための技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、信号をスキャン可能に設計され
た複数のフリップフロップと、それらを結合させるスキ
ャンパスと、論理ブロックの自己診断のための擬似乱数
を発生させるための擬似乱数発生回路とを有して半導体
集積回路が構成されるとき、上記スキャンパスを介して
行われるスキャン動作を、上記診断ブロックの実使用速
度よりも遅い速度で行うためのクロック信号を生成する
第１生成回路と、上記論理ブロックへの擬似乱数の供給
及び上記論理ブロックからの出力信号の収集を上記論理
ブロックの実使用速度にほぼ等しい速度で行うためのク
ロック信号を生成する第２生成回路とを含んで上記自己
診断回路を構成する。

【００１０】上記した手段によれば、第１生成回路は、
上記スキャンパスを介して行われるスキャン動作を、上
記診断ブロックの実使用速度よりも遅い速度で行うため
のクロック信号を生成する。このことが、スキャンパス
までを実動作周波数で動作可能な設計を行う場合のよう
に、スキャンパスでの信号遅延を抑えるために、信号配
線幅を広くして配線抵抗の低減を図ったり、スキャンパ
スの経路中にアンプを設けるのを不要とする。また、上
記第２生成回路は、上記論理ブロックへの擬似乱数の供
給及び上記論理ブロックからの出力信号の収集を上記論
理ブロックの実使用速度にほぼ等しい速度で行うための
クロック信号を生成する。このことが、上記論理ブロッ
クのディレイ不良の検出を可能とする。

【００１１】このとき、上記第２生成回路は、入力され
たクロック信号を逓倍するためのフェーズ・ロックド・
ループを含んで構成することができる。

【００１２】また、スキャンパスを介して行われるスキ
ャン動作を半導体集積回路の外部から制御可能とするに
は、半導体集積回路の内部で生成されるテストクロック
信号のエッジ検出を行うためのエッジ検出回路と、この
エッジ検出回路の出力信号と半導体集積回路の外部から
与えられた外部クロック信号との論理和を得るための論
理和ゲートとを含んで第１生成回路を構成し、上記論理
和ゲートの出力信号に基づいて第１生成回路における診
断クロック信号を生成するようにすれば良い。

【００１３】さらに、上記フリップフロップは、フリッ
プフロップ本来の機能論理と、上記フリップフロップの
前段に配置される論理ブロックの特性に呼応して上記フ
リップフロップ本来の機能論理へのデータ入力を制限す
るためのゲート論理とを含んで構成することができる。

【００１４】

【発明の実施の形態】図１５には、本発明にかかる半導
体集積回路の一例である論理ＬＳＩが示される。

【００１５】図１５に示される論理ＬＳＩは、特に制限
されないが、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）を搭載した半導体集積回路であり、入力
回路１５３、アドレス論理ブロック１５１、入力データ
論理ブロック１５２、メモリマット１５６、出力データ
論理ブロック１５４、出力回路１５５、及び自己診断回
路１５７を含み、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
される。

【００１６】メモリマット１５６は、それぞれ複数のダ
イナミック型メモリセルがアレイ状に配列されて成る複
数のメモリマットが設けられる。入力回路１５３は、上
記メモリマット１５６への書き込みデータやアドレス信
号を取り込むために設けられる。アドレス論理ブロック
１５１は、上記入力回路１５３を介して取り込まれたア
ドレス信号をデコードする。入力データ論理ブロック１
５２は、入力回路１５３を介して取り込まれたデータを
複数のメモリマット１５６に分配するためのバッファ回
路を含む。出力データ論理ブロック１５４は、メモリマ
ット１５６から出力されたデータを増幅するためのアン
プ回路を含む。出力回路１５５は、メモリマット１５６
から読み出されたデータを外部出力するための出力バッ
ファを含む。自己診断回路１５７は、アドレス論理ブロ
ック１５１や入力データ論理ブロック１５２の前段に配
置されたフリップフロップ群１５８、アドレス論理ブロ
ック１５１や入力データ論理ブロック１５２の後段に配
置されたフリップフロップ群１５９、出力データ論理ブ
ロック１５４の前段に配置されたフリップフロップ群１
６０、及び出力データ論理ブロック１５４の後段に配置
されたフリップフロップ群１６１、各部の動作用クロッ
ククロック信号を発生させるためのクロック生成回路
６、さらには図示されないが、自己診断のための擬似乱
数を発生するための擬似乱数発生回路３や、スキャンデ
ータを圧縮するためのデータ圧縮器が設けられている。

【００１７】上記アドレス論理ブロック１５１や上記入
力データ論理ブロック１５２の診断のための擬似乱数は
フリップフロップ群１５８を介して与えられる。そして
そのような擬似乱数が与えられた場合のアドレス論理ブ
ロック１５１や入力データ論理ブロック１５２からの出
力データがフリップフロップ群１５９によって保持さ
れ、それが図示されないスキャンパスを介して収集され
る。収集されたデータが期待値と比較されることによ
り、アドレス論理ブロック１５１や入力データ論理ブロ
ック１５２が正常に動作するか否かを判別することがで
きる。同様に出力データ論理ブロック１５４の診断のた
めの擬似乱数はフリップフロップ群１６０を介して与え
られる。そしてそのような擬似乱数が出力データ論理ブ
ロック１５４に与えられた場合の出力データ論理ブロッ
ク１５４からの出力データがフリップフロップ群１６１
によって保持され、それが図示されないスキャンパスを
介して収集される。収集されたデータが期待値と比較さ
れることにより、出力データ論理ブロック１５４が正常
に動作するか否かを判別することができる。

【００１８】図１には、上記自己診断回路１５７の主要
部の構成例が示される。

【００１９】図１示されるように、上記自己診断回路１
５７は、試験対象とされる論理ブロック１に対するデー
タ及びスキャン信号の取り込みを行うフリップフロップ
ＦＦ２−１〜ＦＦ２−３と、上記論理ブロックに対する
データ及びスキャン信号の出力を行うフリップフロップ
ＦＦ２−４〜２−５、フリップフロップＦＦ２−１〜２
−３に入力される擬似乱数を発生するための擬似乱数発
生器３と、外部からのスキャン入力と擬似乱数発生器３
からの信号とをセレクトするためのセレクタ４、フリッ
プフロップ２−４〜２−５からの出力データを圧縮する
ためのデータ圧縮器５、擬似乱数発生器（ＰＲＰＧ）
３、データ圧縮器５に入力されるクロックを生成数する
クロック生成回路６を含んで成る。

【００２０】上記論理ブロック１は、特に制限されない
が、図１５に示される入力データ論理ブロック１５２と
される。また、図１５に示されるフリップフロップ２−
１〜２−３、及びフリップフロップ２−４，２−５は、
図１５に示されるフリップフロップ群１５８の一部、及
びフリップフロップ群１５９の一部とされる。フリップ
フロップ２−１〜２−５は、信号をスキャン可能に設計
され、スキャンパスＰＡＳＳによって結合されている。

【００２１】上記の構成において、ＤＲＡＭを搭載した
論理ＬＳＩ１００の通常動作においては、データ入力Ｄ
１〜Ｄ３がそれぞれ対応するフリップフロップ２−１〜
２−３を介して論理ブロック１に入力され、また、それ
による論理ブロック１からの出力データは対応するフリ
ップフロップ２−４，２−５を介して後段回路へ出力さ
れる。その場合、フリップフロップ２−１〜２−５は、
クロック生成回路６によって生成される通常クロック信
号ＣＫに同期動作される。

【００２２】また、自己診断においては、セレクタ４を
介して擬似乱数発生回路３からの擬似乱数がフリップフ
ロップ２−１〜２−３に伝達され、論理ブロック１に供
給される。そのとき、論理ブロック１から出力されたデ
ータがフリップフロップ２−４，２−５に保持される。
この保持データは、スキャン出力端子ＳＯから出力、又
はデータ圧縮器５で圧縮されてから出力される。スキャ
ン出力端子ＳＯから出力されたデータやデータ圧縮器５
で圧縮されてから出力されたデータを期待値と比較する
ことにより、論理ブロック１が正常に動作しているか否
かを判別することができる。上記自己診断においては、
クロック発生回路６から発生された第１診断クロック信
号ＳＣＫ１や、第２診断クロック信号ＳＣＫ２が使用さ
れる。

【００２３】図２には上記フリップフロップ２−１〜２
−５に適用されるフリップフロップの構成例及びその真
理値表が示される。

【００２４】図２（ａ）に示されるように、このフリッ
プフロップは、ラッチ回路Ｌ１とラッチ回路Ｌ２とが結
合されて成る。Ｄはデータ、ＳＩはスキャンイン、ＣＫ
は通常クロック信号、ＳＣＫ１は第１診断クロック信
号、ＳＣＫ２は第２診断クロック信号、ＱＭは中間ノー
ド信号、Ｑは出力信号である。

【００２５】通常動作においては、第１診断クロック信
号ＳＣＫ１、第２診断クロック信号ＳＣＫ２が共にロー
レベルとされる。このとき、通常クロック信号ＣＫがロ
ーレベルの場合、中間ノードＱＭには、データ入力端子
Ｄの論理がそのまま伝達され、出力端子Ｑには１サイク
ル前の出力端子Ｑの論理状態が保持されている。また、
通常クロック信号ＣＫがハイレベルの場合には、中間ノ
ードＱＭは、１サイクル前の論理状態が保持され、出力
端子Ｑには、中間ノードＱＭの論理がそのまま伝達され
る。

【００２６】第２診断クロック信号ＳＣＫ２の論理がハ
イレベルの場合は診断モードとされる。その場合におい
て、通常クロック信号ＣＫがローレベル、第１診断クロ
ック信号ＳＣＫ１がローレベルのとき、中間ノードＱＭ
は１サイクル前の論理状態が保持され、通常クロック信
号ＣＫがローレベル、第１診断クロック信号ＳＣＫ１が
ハイレベルの場合には、中間ノードＱＭはスキャンイン
端子ＳＩの論理がそのまま伝達され、出力端子Ｑは、１
サイクル前の出力論理状態が保持されている。通常クロ
ック信号ＣＫがハイレベル、第１診断クロック信号ＳＣ
Ｋ１がローレベルのとき、中間ノードＱＭには１サイク
ル前の論理状態が保持され、出力端子Ｑは中間ノードＱ
Ｍの論理状態がそのまま伝達される。

【００２７】尚、第１診断クロック信号ＳＣＫ１がハイ
レベル、第２スキャンクロック端子ＳＣＫ２がローレベ
ルの組み合わせや、通常クロック信号ＣＫ、第１診断ク
ロック信号ＳＣＫ１、及び第２診断クロック信号ＳＣＫ
２が共にハイレベルの組み合わせは禁止される。

【００２８】図３には自己診断回路１５７の動作タイミ
ングが示される。

【００２９】図３に示されるように、スキャンインサイ
クル、アドバンス、スキャンアウトサイクルが繰り返さ
れる。ここで、スキャンインサイクル、スキャンアウト
サイクルは、論理ブロックの動作よりも遅い速度で実行
される。

【００３０】また、アドバンスでは、論理ブロックのデ
ィレイ不良等の検出を可能とするため、実使用速度にほ
ぼ等しい速度で実行される。そのための詳細な制御につ
いては後に詳述する。

【００３１】第１生成回路６０１によりテストクロック
信号ＴＣＫの立ち上がり、立ち下がりエッジから各々通
常クロックＣＫ及び第１診断クロック信号ＳＣＫ１が生
成され、スキャンイン、スキャンアウト用のスキャンク
ロック信号としてフリップフロップに入力される。同様
に、テストクロック信号ＴＣＫの立ち上がり立ち下がり
エッジから各々生成された通常クロック信号ＣＫ及び第
２診断クロック信号ＳＣＫ２がクロックアドバンス用の
信号としてフリップフロップに入力される。

【００３２】図４には通常動作におけるクロック信号の
動作波形が示される。

【００３３】図４に示されるように、通常動作において
は、第１診断クロック信号ＳＣＫ１及び第２診断クロッ
ク信号ＳＣＫ２が共にローレベルに固定され、通常クロ
ック信号ＣＫがフリップフロップに入力される。

【００３４】図５（ａ）には上記クロック生成回路６の
構成例が示される。

【００３５】図５に示されるように、上記ブロック生成
回路６は、入力されたクロック信号を逓倍するためのＰ
ＬＬ（フェーズ・ロックド・ループ）を内蔵しない第１
生成回路６０１と、上記ＰＬＬを内蔵する第２生成回路
６０２、及び論理ゲート６０３〜６１２とが結合されて
成る。

【００３６】上記第１生成回路６０１には、ＤＲＡＭを
搭載した論理ＬＳＩ１００内で発生されたテストクロッ
ク信号ＴＣＫ、ＤＲＡＭを搭載した論理ＬＳＩ１００の
外部から取り込まれた外部クロック信号Ｃ１，Ｃ２、及
び制御信号としてのシフト信号ｓｈｉｆｔ、モード信号
Ｍｏｄｅが入力される。そのようなクロック信号又は制
御信号に基づいてクロック信号ＬＳＳＤ−Ａ，ＬＳＳＤ
−Ｂ，ＬＳＳＤ−Ｃが生成される。このクロック信号Ｌ
ＳＳＤ−Ａ，ＬＳＳＤ−Ｂ，ＬＳＳＤ−Ｃは、それぞれ
後段のアンドゲート６０６，６０７，６０８へ入力され
る。第１生成回路６０１からのクロック信号ＬＳＳＤ−
Ａは、後段のアンドゲート６０６及びオアゲート６１１
を介することにより第１診断クロック信号ＳＣＫ１とし
て後段回路に出力される。第１生成回路６０１からのク
ロック信号ＬＳＳＤ−Ｂは後段のアンドゲート６０７、
オアゲート６０９，６１０を介することにより通常クロ
ック信号ＣＫとして後段回路に出力される。第１生成回
路６０１からのクロック信号ＬＳＳＤ−Ｃは、後段のア
ンドゲート６０８、及びオアゲート６１２を介すること
により第２診断クロック信号ＳＣＫ２として後段回路に
出力される。

【００３７】第２生成回路６０２は、テストクロック信
号ＴＣＫ、ＰＬＬスキャン信号ＰＬＬ−ｓｃａｎ、パラ
メータＸ，Ｙ，Ｚが入力され、それに基づいて、クロッ
ク信号ＬＳＳＤ−Ａ，ＬＳＳＤ−Ｂ，ＬＳＳＤ−Ｃが生
成される。第２生成回路６０２からのクロック信号ＬＳ
ＳＤ−Ａは、オアゲート６１１を介することにより第１
診断クロック信号ＳＣＫ１として後段回路に出力され
る。第２生成回路６０２からのクロック信号ＬＳＳＤ−
Ｂは、オアゲート６０９，６１０を介することにより通
常クロック信号ＣＫとして後段回路に出力される。第２
生成回路６０２からのクロック信号ＬＳＳＤ−Ｃは、オ
アゲート６１２を介することにより第２診断クロック信
号ＳＣＫ２として後段回路に出力される。

【００３８】図５（ｂ）には上記クロック生成回路６の
全体的な動作状態が示される。

【００３９】クロック生成回路６の動作モードには、通
常動作モード、スキャン動作モード、及びクロックドア
ドバンスモードとがある。上記スキャンモード及びクロ
ックアドバンスモードには、それぞれＴＣＫシフトモー
ド、Ｃ１／Ｃ２シフトモード、ＰＬＬシフトモードがあ
る。各モードにおいて、システムクロック信号Ｓｙｓ−
ＣＫ、クロック信号ＴＣＫ、外部クロック信号Ｃ１，Ｃ
２、モード信号Ｍｏｄｅ、シフト信号Ｓｈｉｆｔ、ＰＬ
Ｌスキャン信号ＰＬＬ−ｓｃａｎ、通常クロック信号Ｃ
Ｋ、第１診断クロック信号ＳＣＫ１、第２診断クロック
信号ＳＣＫ２の論理状態は、図５（ｂ）に示される通り
である。尚、「ｄｏｎ’ｔｃａｒｅ」は論理不定を意
味する。

【００４０】上記の構成において、ＰＬＬスキャン信号
ＰＬＬ−ｓｃａｎがローレベルにネゲートされた期間に
おいては、インバータ６０３〜６０５の出力論理がハイ
レベルとなり、後段のアンドゲート６０６〜６０８が活
性化されることから第１生成回路６０１から出力された
クロック信号ＬＳＳＤ−Ａ，ＬＳＳＤ−Ｂ，ＬＳＳＤ−
Ｃが選択される。この場合、第１生成回路６０１からの
クロック信号ＬＳＳＤ−Ａが第１診断クロック信号ＳＣ
Ｋ１として後段回路に出力され、第１生成回路６０１か
らのクロック信号ＬＳＳＤ−Ｂが通常クロック信号ＣＫ
として後段回路に出力され、第１生成回路６０１からの
クロック信号ＬＳＳＤ−Ｃが第２診断クロック信号ＳＣ
Ｋ２として後段回路に出力される。このクロック信号
は、スキャンパスＰＡＳＳを介して行われるスキャン動
作を、上記論理ブロックの実使用速度よりも遅い速度で
行うための信号として使用される。このとき、第２生成
回路６０２においては、クロック信号ＬＳＳＤ−Ａ，Ｌ
ＳＳＤ−Ｂ，ＬＳＳＤ−Ｃが生成されない。

【００４１】それに対して、ＰＬＬスキャン信号ＰＬＬ
−ｓｃａｎがハイレベルにアサートされた期間において
は、第２生成回路６０２によってクロック信号ＬＳＳＤ
−Ａ，ＬＳＳＤ−Ｂ，ＬＳＳＤ−Ｃが生成され、それが
後段回路に伝達される。このクロック信号は、クロック
アドバンス用とされ、論理ブロック１を、当該論理ブロ
ック１への擬似乱数の供給及び論理ブロック１からの出
力信号の収集を、当該論理ブロック１の実使用速度にほ
ぼ等しい速度で行うための信号として使用される。

【００４２】尚、ＰＬＬスキャン信号ＰＬＬ−ｓｃａｎ
がハイレベルにアサートされた期間においては、インバ
ータ６０３〜６０５の出力論理がローレベルとされるこ
とにより、アンドゲート６０６〜６０８が非活性状態と
されることで、第１生成回路６０１からのクロック信号
ＬＳＳＤ−Ａ，ＬＳＳＤ−Ｂ，ＬＳＳＤ−Ｃは、後段回
路に伝達されない。

【００４３】図６（ａ）には上記第１生成回路６０１の
構成例が示される。

【００４４】テストクロック信号ＴＣＫのエッジ検出を
行うためのエッジ検出回路６１が設けられる。テストク
ロック信号ＴＣＫの立ち上がりエッジに同期してクロッ
ク信号ＣＫ１が生成され、テストクロック信号ＴＣＫの
立ち下がりエッジに同期してクロック信号ＣＫ２が生成
される。クロック信号ＣＫ１はオアゲート６２を介する
ことによりクロック信号ＬＳＳＤ−Ｂとして出力され
る。クロック信号ＣＫ２は、オアゲート６３及びアンド
ゲート６５を介することによりクロック信号ＬＳＳＤ−
Ａとして出力される。また、上記オアゲート６３の出力
信号は後段のインバータ６４で反転された後にオアゲー
ト６６及びアンドゲート６７を介することによりクロッ
ク信号ＬＳＳＤ−Ｃとして出力される。

【００４５】図６（ｂ）には図６（ａ）に示される第１
生成回路６０１の動作状態が示される。

【００４６】通常動作モードにおいては、テストクロッ
ク信号ＴＣＫ、外部クロック信号Ｃ１，Ｃ２がローレベ
ル（論理値“０”）であり、モード信号Ｍｏｄｅがロー
レベルとされる（イ）。この場合、システムクロック信
号Ｓｙｓ−ＣＫが通常クロック信号として後段回路に伝
達される。尚、このとき、シフト信号ｓｈｉｆｔは論理
不定とされる。

【００４７】ＴＣＫシフトモードにおいては、システム
クロック信号Ｓｙｓ−ＣＫ、外部クロック信号Ｃ１，Ｃ
２がローレベルで、モード信号Ｍｏｄｅ及びシフト信号
Ｓｈｉｆｔがハイレベル（論理値“１”）とされる
（ロ）。この場合、テストクロック信号ＴＣＫに基づい
てエッジ検出回路６１からのクロック信号ＣＫ１，ＣＫ
２が出力されることにより、通常クロック信号ＣＫはテ
ストクロック信号ＴＣＫの立ち上がりエッジに同期して
形成され、クロック信号ＬＳＳＤ−Ａはテストクロック
信号ＴＣＫの立ち下がりエッジに同期して形成される。
尚、モード信号Ｍｏｄｅ及びシフト信号Ｓｈｉｆｔがハ
イレベルのため、クロック信号ＬＳＳＤ−Ｃはハイレベ
ルに固定される。

【００４８】ＴＣＫクロックアドバンスモードにおいて
は、システムクロック信号Ｓｙｓ−ＣＫ、外部クロック
信号Ｃ１，Ｃ２がローレベルとされ、モード信号Ｍｏｄ
ｅ及びシフト信号ｓｈｉｆｔがハイレベルとされる
（ハ）。この場合、テストクロック信号ＴＣＫに基づい
てエッジ検出回路６１からのクロック信号ＣＫ１，ＣＫ
２が出力されることにより、通常クロック信号ＣＫはテ
ストクロック信号ＴＣＫの立ち上がりエッジに同期して
形成され、クロック信号ＬＳＳＤ−Ｃは、クロック信号
ＣＫ２がインバータで反転されたものとされる。

【００４９】Ｃ１／Ｃ２シフトモードにおいては、シス
テムクロック信号Ｓｙｓ−ＣＫ及びテストクロック信号
ＴＣＫがローレベルで、モード信号Ｍｏｄｅ及びシフト
信号Ｓｈｉｆｔがハイレベルとされる（ニ）。このモー
ドにおいては、通常クロック信号ＣＫは外部クロック信
号Ｃ１とされ、クロック信号ＬＳＳＤ−Ａは外部クロッ
ク信号Ｃ２とされる。尚、モード信号Ｍｏｄｅ及びシフ
ト信号Ｓｈｉｆｔがハイレベルであるため、クロック信
号ＬＳＳＤ−Ｃはハイレベルに固定される。

【００５０】Ｃ１／Ｃ２クロックアドバンスモードにお
いては、システムクロック信号Ｓｙｓ−ＣＫ及びテスト
クロック信号ＴＣＫがローレベルで、モード信号Ｍｏｄ
ｅがハイレベル、シフト信号Ｓｈｉｆｔがローレベルと
される（ホ）。この場合、通常クロック信号ＣＫは外部
クロックＣ１とされ、クロック信号ＬＳＳＤ−Ｃは外部
クロック信号Ｃ２がインバータ６４で反転されたものと
される。尚、クロック信号ＬＳＳＤ−Ａはローレベルに
固定される。

【００５１】図７（ａ）には第２生成回路６０２の構成
例が示される。

【００５２】フリップフロップ７１，７２が結合される
ことにより、ＰＬＬスキャン信号ＰＬＬ−ｓｃａｎをテ
ストクロック信号ＴＣＫで同期化するための同期化回路
が形成される。フリップフロップ７２の非反転出力信号
はアンドゲート８０の一方の入力端子に伝達される。フ
リップフロップ７２の反転出力信号は、カウンタ７３の
カウント開始を指示する信号として当該カウンタ７３に
伝達される。このカウンタ７３の出力信号Ｃｏｕｎｔ
は、比較器７４〜７６の一方の入力端子Ａに入力され
る。

【００５３】上記比較器７４，７５，７６の他方の入力
端子には、ＢＩＳＴにおけるクロックアドバンスのため
に予め設定された設定値Ｘ，Ｙ，Ｚが入力される。ここ
で、設定値Ｘはスキャン終了を示す値、設定値Ｙはスキ
ャンアウト開始を示す値、設定値Ｚはスキャンアウト終
了を示す値とされ、それぞれ複数ビットで構成される。
比較器７４の出力信号は、カウンタ７３のカウント出力
値が設定値Ｘに達した時点でハイレベルにアサートさ
れ、比較器７５の出力信号は、カウンタ７３のカウント
出力値が設定値Ｙに達した時点でハイレベルにアサート
され、比較器７６の出力信号は、カウンタ７３のカウン
ト出力値が設定値Ｚに達した時点でハイレベルにアサー
トされる。比較器７４〜７６の出力信号は、それぞれ後
段のインバータ７７〜７９を介して対応するアンドゲー
ト８０〜８２の一方の入力端子に伝達される。アンドゲ
ート８０では、インバータ７７の出力信号とカウンタ７
３とのアンド論理が得られ、アンドゲート８１ではイン
バータ７８の出力信号とカウンタ７３とのアンド論理が
得られ、アンドゲート８２ではインバータ７９の出力信
号とカウンタ７３とのアンド論理が得られる。オアゲー
ト８３により、アンドゲート８０の出力信号とアンドゲ
ート８２の出力信号とのオア論理が求められ、その結果
が後段のフリップフロップ８５に伝達される。また、ア
ンドゲート８１の出力信号はフリップフロップ９０に伝
達される。フリップフロップ８５の出力信号は、アンド
ゲート８７の一方の入力端子に伝達されるとともに、後
段のフリップフロップ８６に伝達される。フリップフロ
ップ８６の出力信号とエッジ検出回路８４の出力信号
（ＣＫ２）とのアンド論理が得られ、この結果がクロッ
ク信号ＬＳＳＤ−Ａとされる。そして、フリップフロッ
プ８５の出力信号と、エッジ検出回路８４の出力とのア
ンド論理を求めるアンドゲート８７が設けられ、このア
ンドげーｌと８７の出力信号が、後段のオアゲート８９
を介することにより、クロック信号ＬＳＳＤ−Ｂとして
出力される。上記フリップフロップ９０の出力信号は後
段のフリップフロップ９１を介してパルス発生回路９２
へ伝達される。ここで、フリップフロップ９０，９１は
テストクロック信号ＴＣＫに同期動作される。

【００５４】クロックアドバンスのためにテストクロッ
ク信号ＴＣＫに同期してそれよりも周波数が高いクロッ
ク信号を発生するためのＰＬＬ（フェーズ・ロックド・
ループ）９３が設けられる。このＰＬＬ９３の出力信号
の上記パルス発生回路９２のクロック入力端子に入力さ
れる。このクロック発生器９２の一方の出力信号（ＣＫ
１）は後段のノアゲート８９を介して外部主出力また、
ロック発生器９２の他方の出力信号（ＣＫ２）後段のア
ンドゲートによりアンド論理が得られ、その出力結果が
クロック信号ＬＳＳＤ−Ｄとして後段回路に出力信号さ
れる。

【００５５】図７（ｂ）には同図（ａ）に示される第２
生成回路６０２の動作状態が示される。

【００５６】動作テストモードにおいては、テストクロ
ック信号ＴＣＫ及びＰＬＬスキャン信号がローレベルと
される（イ）。この場合、通常クロック信号ＣＫはシス
テムクロック信号Ｓｙｓ−ＣＫとされる。また、クロッ
ク信号ＬＳＳＤ−Ａ，ＬＳＳＤ−Ｃはローレベルに固定
される。

【００５７】スキャンモードにおいては、システムクロ
ック信号Ｓｙｓ−ＣＫがローレベル、ＰＬＬスキャン信
号ＰＬＬ−ｓｃａｎがハイレベルとされる（ハ）。この
場合、通常クロック信号ＣＫは、エッジ検出回路８４の
出力信号に基づいて形成されることにより、テストクロ
ック信号ＴＣＫの立ち上がりエッジ同期する信号とされ
る。また、クロック信号ＬＳＳＤ−Ａはエッジ検出回路
８４の出力信号に基づいて形成されることによりテスト
クロック信号ＴＣＫの立ち下がりエッジに同期する信号
とされる。尚、クロック信号ＬＳＳＤ−Ｃは、ハイレベ
ルに固定される。

【００５８】クロックアドバンスモードにおいては、シ
ステムクロック信号Ｓｙｓ−ＣＫがローレベル、ＰＬＬ
スキャン信号ＰＬＬ−ｓｃａｎがハイレベルとされる
（ハ）。この場合、通常クロック信号やクロック信号Ｌ
ＳＳＳＤは、ＰＬＬ９３の出力信号に基づいて形成され
る。尚、クロック信号ＬＳＳＤ−Ａはローレベルに固定
される。

【００５９】図９（ａ）には上記エッジ検出回路６１の
構成例が示され、図９（ｂ）にはその動作タイミングが
示される。

【００６０】通常クロック信号ＣＫを遅延させるための
遅延回路６１１と、この遅延回路６１１の出力信号と上
記通常クロック信号ＣＫとのアンド論理を求めるための
アンドゲート６１２と、この遅延回路６１１の出力信号
と上記通常クロック信号ＣＫとのノア論理を求めるため
のノアゲート６１３とを含んで成る。上記アンドゲート
６１２から、通常クロック信号ＣＫの立ち上がりエッジ
に同期したクロック信号ＣＫ１が得られ、ノアゲート６
１３から、クロック信号ＣＫの立ち下がりエッジに同期
したクロック信号ＣＫ２が得られる。

【００６１】尚、上記エッジ検出回路８４は、上記エッ
ジ検出回路６１と同一構成とされる。

【００６２】図１０（ａ）には上記パルス生成回路９２
の構成例が示され、図１０（ｂ）にはその動作タイミン
グが示される。

【００６３】フリップフロップ１０１，１０２，１０
３，１０４がシリーズ接続される。フリップフロップ１
０３の出力信号とフリップフロップ１０４の出力信号と
のアンド論理を得るアンドゲート１０５が設けられ、こ
のアンドゲート１０５の出力信号が後段のフリップフロ
ップ１０６に伝達される。そしてこのフリップフロップ
１０６の出力信号と通常クロック信号ＣＫとのアンド論
理を得るアンドゲート１０８、通常クロック信号ＣＫを
反転させるためのインバータ１０９、及びこのインバー
タ１０９の出力信号と上記フリップフロップ１０７の出
力信号とのナンド論理を得るためのナンドゲート１１０
が設けられる。上記アンドゲート１０８からクロック信
号ＣＫ１、及びその反転信号／ＣＫ２が得られる。

【００６４】図１１には上記比較回路７４の構成例が示
される。

【００６５】図１１に示されるように、上記比較回路７
４は、ｉ＋１個の判定部７４１−０〜７４１−ｉが結合
されて成る。第１入力端子Ａ０，Ａ１，…Ａｉには、カ
ウンタ７３からの複数ビット構成の信号が入力され、２
入力端子Ｂ０，Ｂ１，…Ｂｉには、複数ビット構成の設
定値Ｘが入力される。ｉ＋１個の判定部７４１−０〜７
４１−ｉは互いに同一構成とされるので、ここでは０番
目の判定部７４１−０の構成例について詳細に説明す
る。

【００６６】ビットＡ０とビットＢ０とのエクスクルー
ジブオア論理を得るためのエクスクルージブオアゲート
１１１、このエクスクルージブオアゲート１１１の出力
信号とビットＡ０とのアンド論理を得るためのアンドゲ
ート１１３、上記エクスクルージブオアゲート１１１の
出力信号を反転するためのインバータ１１２、このイン
バータ１１２の出力信号と判定タイミング信号とのアン
ド論理を得るためのアンドゲート１１４、アンドゲート
１１３，１１４のオア論理を得るためのオアゲート１１
５が設けられる。このオアゲート１１５の出力信号は隣
接する判定部におけるアンドゲート１１４に伝達され
る。ｉ番目の判定回路７４１−ｉにおけるオアゲート１
１５から１ビットの比較結果が得られる。尚、アドレス
Ａ０に対応する判定部７４１−０におけるアンドゲート
１１４の一方の入力端子は高電位側電源Ｖｄｄ（ハイレ
ベル）に固定される。

【００６７】図８には上記クロック生成回路６の詳細な
動作タイミングが示される。

【００６８】図８において、ａ〜ｇは図７における主要
部の動作タイミングを示している。

【００６９】ここで、注目すべきはスキャンイン直後に
おけるテストクロック信号ＴＣＫの１サイクルの期間で
ある。この期間の主要タイミングについて拡大して示さ
れるように、ＰＬＬ９３によって生成されるクロック信
号ＣＫＶは、テストクロック信号ＴＣＫよりも周波数が
高く、そのようなクロック信号ＣＫＶに基づいてクロッ
クアドバンス（ＡＣテスト）が行われる。換言すれば、
ＡＣテストは、論理ブロック１の実際の動作周波数に等
しい周波数で行うことができるので、ディレイ不良の検
出をＢＩＳＴで発見することができ、また、スキャンイ
ンやスキャンアウトについては、ＰＬＬ９３によって生
成されるクロック信号ＣＫＶよりも周波数の低いテスト
クロック信号ＴＣＫに基づいて回路が動作される。従っ
て、スキャンパスまでを実動作周波数で動作可能に設計
する場合に比べて、配線幅の増大や配線本数の増加、ト
ランジスタ数の増加などを招くおそれがなく、製品のコ
スト上昇を抑えることができる。

【００７０】図１２（ａ）には上記カウンタ７３の構成
例が示される。

【００７１】ラッチ回路７３２−１〜７３２−ｉ、排他
的論理和ゲート７３１−０〜７３１−ｉ、アンドゲート
７３３−０〜７３３−２，…が設けられる。

【００７２】ラッチ回路７３２−０の出力信号Ａ０と高
電位側電源Ｖｄｄレベルとの排他的論理和が排他的論理
和ゲート７３１−０により求められ、その出力信号がラ
ッチ回路７３１−０の入力端子に供給される。桁上げの
ため、ラッチ回路７３２−０の出力信号Ａ０と高電位側
電源Ｖｄｄとのアンド論理がアンドゲート７３３−０に
よって得られる。

【００７３】ラッチ回路７３２−１の出力信号Ａ１とア
ンドゲート７３３−０の出力信号１２ａとの排他的論理
和が排他的論理和ゲート７３３−１により求められ、そ
の出力信号がラッチ回路７３２−１の入力端子に供給さ
れる。桁上げのため、ラッチ回路７３２−１の出力信号
Ａ１とアンドゲート７３３−０の出力信号１２ａとのア
ンド論理がアンドゲート７３３−１によって得られる。

【００７４】ラッチ回路７３２−２の出力信号Ａ２とア
ンドゲート７３３−１の出力信号１２ｂとの排他的論理
和が排他的論理和ゲート７３３−２により求められ、そ
の出力信号がラッチ回路７３２−２の入力端子に供給さ
れる。桁上げのため、ラッチ回路７３２−２の出力信号
Ａ２とアンドゲート７３３−１の出力信号１２ｂとのア
ンド論理がアンドゲート７３３−２によって得られる。

【００７５】同様に、ラッチ回路７３２−ｉの出力信号
Ａｉと前段のアンドゲートの排他的論理和が排他的論理
和ゲート７３１−ｉにより求められ、その出力信号がラ
ッチ回路７３２−ｉの入力端子に供給される。

【００７６】また、上記ラッチ回路７３１−０〜７３１
−ｉのリセット端子Ｒには、スタート信号／ｓｔａｒｔ
が入力されるように成っている。そして、上記ラッチ回
路７３１−０〜７３１−ｉは、通常クロック信号ＣＫに
同期して動作される。

【００７７】図１２（ｂ）には上記カウンタ７３の動作
タイミングが示される。

【００７８】スタート信号／ｓｔａｒｔがローレベルに
アサートされた後の期間において通常クロック信号ＣＫ
が入力される毎にカウントされ（フリップフロップ７２
の出信号）、それによりカウンタ出力Ａ０〜Ａｉが得ら
れる。

【００７９】上記した例によれば、以下の作用効果を得
ることができる。

【００８０】（１）ＰＬＬ９３によって生成されるクロ
ック信号ＣＫＶは、テストクロック信号ＴＣＫよりも周
波数が高く、そのようなクロック信号ＣＫＶに基づいて
クロックアドバンス（ＡＣテスト）が行われる。このよ
うにＡＣテストは、論理ブロック１の実際の動作周波数
に等しい周波数で行うことができるので、ディレイ不良
の検出をＢＩＳＴで発見することができ、また、スキャ
ンインやスキャンアウトについては、ＰＬＬ９３によっ
て生成されるクロック信号ＣＫＶよりも周波数の低いテ
ストクロック信号ＴＣＫに基づいて回路が動作される。
このため、スキャンパスまでを実動作周波数で動作可能
に設計する場合に比べて、配線幅の増大や配線本数の増
加、トランジスタ数の増加などを招くおそれがなく、製
品のコスト上昇を抑えることができる。

【００８１】（２）半導体集積回路の内部で生成される
テストクロック信号のエッジ検出を行うためのエッジ検
出回路６１と、このエッジ検出回路の出力信号と半導体
集積回路の外部から与えられた外部クロック信号Ｃ１，
Ｃ２との論理和を得るための論理和ゲート６２，６３と
を含んで第１生成回路６０１が構成され、上記論理和ゲ
ート６２，６３の出力信号に基づいて第１生成回路６０
１における診断クロック信号が生成されるようになって
いるため、ＤＲＡＭ１００の外部から上記外部クロック
信号Ｃ１，Ｃ２を与えることにより、上記スキャンパス
を介して行われるスキャン動作を上記外部クロック信号
Ｃ１，Ｃ２によって制御することができる。

【００８２】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００８３】例えば、図１０においてスキャン動作の開
始及び終了並びにクロックドアドバンス動作の開始タイ
ミングを与えるためのカウンタや、それに入力されるパ
ラメータＸ，Ｙ，Ｚに代えて、一つの外部入力信号ＲＴ
＿ＴＥＳＴを採用することができる。その場合の動作タ
イミングが図１３に示される。外部入力信号ＲＴ＿ＴＥ
ＳＴがハイレベルにアサートされた期間において、クロ
ックアドバンスが行われる。また、外部入力信号ＲＴ＿
ＴＥＳＴがローレベルにネゲートされた状態において、
スキャンイン及びスキャンアウトが行われる。

【００８４】図１４（ａ）には、高速動作する回路部分
と、低速動作する回路部分とが半導体チップに含まれる
場合の構成例が示される。

【００８５】スローパス（ＳｌｏｗＰａｔｈ）や、ノ
ーマルパス（ＮｏｒｍａｌＰａｔｈ）が混在する場合
には、図１４（ａ）に示される構成を採用するのが良
い。

【００８６】フリップフロップとしては、図１４（ｂ）
に示されるものが使用される。すなわち、フリップフロ
ップ本来の機能論理４４１に、ＤＱＳ端子の論理レベル
に応じてデータの取り込みを制御するためのアンドゲー
ト４４２が結合される。ＤＳＱ端子がハイレベルの場合
にデータ端子Ｄに伝達されたデータがアンドゲート４４
２を介してフリップフロップ本来の機能論理４４１に伝
達される。しかしながら、ＤＱＳ端子がローレベルの場
合には、データ端子Ｄに伝達されたデータはフリップフ
ロップ本来の機能論理４４１には伝達されない。つま
り、データの取り込みが行われない。

【００８７】図１４（ａ）においては、前段及び後段の
パスの状態によってフリップフロップのタイプが決定さ
れる。

【００８８】前段がスローパスであることが明確な場合
には、そのようなスローパスでのクロックアドバンスが
行われないように、ＤＱＳ端子がローレベルに固定され
ることで、フリップフロップ本来の機能論理４４１への
データ取り込みが阻止される。図１４（ｃ）におけるタ
イプＣ，Ｄがそれに相当する。図１４（ａ）において
は、フリップフロップ４５３，４５４，４５７，４５
８，４６１，４６２，４６８として、タイプＣ又はＤが
適用される。

【００８９】尚、前段がスローパスであることが明確な
場合でも、スキャンイン端子ＳＩを介して他のパスにつ
いてのデータスキャンは行われる。

【００９０】前段が確実にスローパスで無い場合には、
図１４（ｃ）におけるタイプＡ又はＢが適用される。タ
イプＡ又はＢでは、ＤＱＳ端子がハイレベルに固定され
ることによってデータ端子Ｄからのデータ取り込みが可
能とされる。

【００９１】また、半導体集積回路によっては、個々の
論理ブロック毎のスキャンパス毎に、擬似乱数発生回路
３、データ圧縮器５、クロック生成回路６を設けるよう
にしても良い。

【００９２】さらに、複数のコア・セルを組み合わせて
一つのＬＳＩが設計される場合があるが、かかる場合に
おいておいても本発明を適用することができる。その場
合において、擬似乱数発生回路３、データ圧縮器５、及
びクロック生成回路６は、複数のコア・セル間で共有す
るようにしても良いし、個々のコア・セル毎に専用回路
を設けるようにしても良い。

【００９３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００９４】本発明は、少なくとも論理ブロックを含む
ことを条件に適用することができる。

【００９５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９６】すなわち、スキャンパスを介して行われる
スキャン動作を、診断ブロックの実使用速度よりも遅い
速度で行うためのクロック信号を生成する第１生成回路
と、論理ブロックへの擬似乱数の供給及び論理ブロック
からの出力信号の収集を上記論理ブロックの実使用速度
にほぼ等しい速度で行うためのクロック信号を生成する
第２生成回路とを含んで自己診断回路を構成することに
より、スキャンパスでの信号遅延を抑えるために信号配
線幅を広くして配線抵抗の低減を図ったり、スキャンパ
スの経路中にアンプを設けることなく、論理ブロックの
ディレイ不良の検出が可能とされる。

【００９７】また、半導体集積回路の内部で生成される
テストクロック信号のエッジ検出を行うためのエッジ検
出回路と、このエッジ検出回路の出力信号と半導体集積
回路の外部から与えられた外部クロック信号との論理和
を得るための論理和ゲートとを含んで第１生成回路が構
成され、上記論理和ゲートの出力信号に基づいて第１生
成回路における診断クロック信号が生成されるため、半
導体集積回路の外部から上記外部クロック信号を与える
ことにより、上記スキャンパスを介して行われるスキャ
ン動作を半導体集積回路の外部から制御することができ
る。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の一例である論
理ＬＳＩにおける自己診断回路の主要構成例ブロック図
である。

【図２】上記自己診断回路で使用されるフリップフロッ
プの構成例ブロック図及びその動作説明図である。

【図３】上記自己診断回路における主要動作タイミング
図である。

【図４】上記論理ＬＳＩの通常動作におけるクロック信
号の動作タイミング図である。

【図５】上記自己診断回路に含まれるクロック生成回路
の構成例回路図及びその動作説明図である。

【図６】上記クロック生成回路に含まれる第１生成回路
の構成例回路図及びその動作説明図である。

【図７】上記クロック生成回路に含まれる第２生成回路
の構成例回路図及びその動作説明図である。

【図８】上記クロック生成回路の詳細な動作タイミング
図である。

【図９】上記クロック生成回路に含まれるエッジ検出回
路の構成例回路図及びその動作タイミング図である。

【図１０】上記クロック生成回路に含まれるパルス生成
回路の構成例回路図及びその動作タイミング図である。

【図１１】上記クロック生成回路に含まれる比較回路の
構成例回路図である。

【図１２】上記クロック生成回路に含まれるカウンタの
構成例回路図及びその動作タイミング図である。

【図１３】上記クロック生成回路に含まれるパルス生成
回路の別の構成例における動作タイミング図である。

【図１４】上記自己診断回路の別の構成例ブロック図及
びそれに含まれるフリップフロップの構成例回路図並び
に上記フリップフロップのタイプの違いとその適用条件
説明図である。

【図１５】上記論理ＬＳＩの全体的な構成例ブロック図
である。

【符号の説明】１論理ブロック２−１〜２−５フリップフロップ３擬似乱数発生器５データ圧縮器６クロック生成回路６１エッジ検出回路６１，６２オアゲート１００論理ＬＳＩ１５３入力回路１５４出力データ論理ブロック１５５出力回路１５６メモリマット１５８〜１６１フリップフロップ群６０１第１生成回路６０２第２生成回路６０３〜６０５インバータ６０６〜６０８アンドゲート６０９〜６１２オアゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者栗田公三郎東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 2G032 AA01 AA07 AC10 AD06 AE08 AG03 AG07 AK11 AK16 AK19 5B048 AA20 CC02 CC11 CC18 DD06 DD07

Claims

【特許請求の範囲】

【請求項１】信号をスキャン可能に設計された複数の
フリップフロップと、それらを結合させるスキャンパス
と、論理ブロックの自己診断のための擬似乱数を発生さ
せるための擬似乱数発生回路とを有し、上記スキャンパ
スを介して伝達された擬似乱数が上記論理ブロックに与
えられた場合の当該論理ブロックからの出力信号を、上
記スキャンパスを介して得ることで上記論理回路の診断
を可能とする半導体集積回路であって、上記自己診断回
路は、上記スキャンパスを介して行われるスキャン動作を、上
記論理ブロックの実使用速度よりも遅い速度で行うため
のクロック信号を生成する第１生成回路と、上記論理ブロックへの擬似乱数の供給及び上記論理ブロ
ックからの出力信号の収集を上記論理ブロックの実使用
速度にほぼ等しい速度で行うためのクロック信号を生成
する第２生成回路とを含んで成ることを特徴する半導体
集積回路。
【請求項２】上記第２生成回路は、入力されたクロッ
ク信号を逓倍するためのフェーズ・ロックド・ループを
含んで成る請求項１記載の半導体集積回路。
【請求項３】上記第１生成回路は、半導体集積回路の
内部で生成されるテストクロック信号のエッジ検出を行
うためのエッジ検出回路と、上記エッジ検出回路の出力
信号と半導体集積回路の外部から与えられた外部クロッ
ク信号との論理和を得るための論理和ゲートとを含み、
上記論理和ゲートの出力信号に基づいて上記第１生成回
路における診断クロック信号が生成される請求項１又は
２記載の半導体集積回路。
【請求項４】上記フリップフロップは、フリップフロ
ップ本来の機能論理と、上記フリップフロップの前段に
配置される論理ブロックの特性に呼応して上記フリップ
フロップ本来の機能論理へのデータ入力を制限するため
のゲート論理とを含んで成る請求項１乃至３の何れか１
項記載の半導体集積回路。