JP2003014822A - 半導体集積回路およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 高いクロック周波数のテストクロックが必要
とされる検査に好適な半導体集積回路およびその検査方
法を提供する 【解決手段】 半導体集積回路１は、クロック制御部５
および組合せ回路部８を備える。クロック制御部５は、
クロック生成部６、セレクタ７、クロック制御端子１３
とを備える。クロック生成部６は、ＰＬＬ２０４、フリ
ップフロップ２０５、２０６、２０７および２０８、Ａ
ＮＤゲート２０９、ＯＲゲート２１０および２１１、な
らびにインバータ２１２を備える。クロック生成部６
は、クロック制御端子１３に入力される信号の論理値が
１に切替わった時点から数えて、ＰＬＬ２０４から出力
されたパルスの２番目の立下りの直後に、ＡＮＤゲート
２０９からＰＬＬ２０４のクロック信号を出力し始める
ように動作する。このことによって、クロック制御部５
は、クロック制御端子１３に入力される信号の論理値が
１に切替わった時点（Ｔ２）から数えて、ＰＬＬ２０４
から出力されたパルスの２番目の立下りの直後に、ＰＬ
Ｌ２０４のクロック信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路お
よびその検査方法に関し、検査結果の信頼性向上に関す
る。

【０００２】

【従来の技術】近年、半導体製造プロセスにおける微細
化技術の急速な進歩によって、半導体集積回路の大規模
化、複雑化が急激に進んでいる。これに伴って、半導体
集積回路の検査が一層困難になっている。この問題に対
処するために、半導体集積回路の検査を容易にする手段
として、スキャンテスト方式や組み込み自己テスト方式
（ＢＩＳＴ：Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）
などによる設計方法が開発されている。これらの方法の
普及によって、縮退故障モデルで表される故障は、効率
よく検査できるようになっている。

【０００３】縮退故障モデルで表される故障を検出する
場合、故障検出の能力はクロック周波数に依存しない。
このため、従来のスキャンテスト方式の検査を実施する
際には、実動作クロック周波数よりも低いクロック周波
数を使うことが一般的である。

【０００４】しかし、半導体装置の微細化の進行に伴っ
て、実際に半導体集積回路を使用する際（以下、「実動
作時」と略す）に高いクロック周波数を用いて半導体装
置を動作させた場合に、動作不良が増加している。これ
は、半導体装置の各製造プロセスにおける品質のばらつ
きが、高いクロック周波数の使用によって顕在化してい
るからである。しかし、従来のスキャンテスト方式を用
いた検査は、このようなクロック周波数に依存する動作
不良を検査するためには不十分である。この問題に対処
するために、実動作時と同じクロック周波数を使用する
検査（例えば、ディレイテスト、ＢＩＳＴ等）が必要と
なっている。

【０００５】ディレイテストは、一般にスキャンテスト
方式を用いて実施される。スキャンテスト方式では、シ
フト動作モードと通常動作モードとの２つの動作モード
が組み合わされて実施される。縮退故障モデルで表され
る故障を検出するためには、従来のスキャンテスト方式
の検査を実施する際の通常動作モードにおいて、１パル
スを入力すればよい。しかし、ディレイテストにおける
通常動作モードでは、２パルスを入力することが必要で
あり、さらにこの２パルスのクロック周波数は、実動作
時のクロック周波数と同じであることが求められる。

【０００６】また、ＢＩＳＴを実施する際にも、クロッ
ク周波数に依存する不良を検査するためには、ＢＩＳＴ
回路を含む半導体集積回路へ、実際に半導体集積回路を
使用するクロック周波数でパルスを入力する必要があ
る。

【０００７】上記の要求を満たすために、従来は半導体
集積回路の内部に、実動作時に使用する発振回路（ＰＬ
Ｌなど）を内蔵している場合であっても、一定のクロッ
ク周波数の検査用クロック信号（テストクロック）を供
給する回路（例えば、テスタ）を半導体集積回路の外部
に別途設けている。検査時には、セレクタなどを用いて
発振回路からの入力に代えて、テスタからの入力に切替
えることによって、外部から検査用パルスを供給してい
る。

【０００８】

【発明が解決しようとする課題】発振回路からのパルス
の代わりに、セレクタなどを用いてテストクロック端子
からの入力に切替えてディレイテストやＢＩＳＴを行な
う場合、検査中は外部（例えば、テスタ）から検査用パ
ルスを供給するために、実動作時のクロック周波数のパ
ルスを供給することができるテスタが必要となる。

【０００９】例えば、半導体集積回路の実動作時のクロ
ック周波数が１ＧＨｚである場合、この半導体集積回路
に対して、実動作時と同じクロック周波数を使用するデ
ィレイテストやＢＩＳＴを実施する場合には、１ＧＨｚ
の検査用クロック周波数を供給することができる高速テ
スタが必要となる。しかしながら、実際には１ＧＨｚの
クロック周波数を供給することが可能な高速テスタは非
常に高価であり、コストの増大を招く。

【００１０】この問題を解決する方法として、検査時に
高いクロック周波数が必要な場合は、半導体集積回路内
部の発振回路から出力されるパルスを利用する方法が考
えられる。しかし、発振回路から出力されるパルスの位
相を、外部から知ることはできない。このため、従来の
構成のまま半導体集積回路内部の発振回路を利用してデ
ィレイテストやＢＩＳＴを実施した場合、発振回路から
出力されるパルスが不安定な波形となるおそれがある。
以下、この不具合を、図を参照しながら説明する。

【００１１】図２３は、従来の半導体集積回路を示す回
路図である。図２３に示すように、半導体集積回路２０
００は、テストクロック端子２００１、クロック切替え
端子２００２、ＰＬＬ２００３、およびセレクタ２００
４を備えるクロック制御部２００５と、フリップフロッ
プ２００６および２００７を備えるテスト回路２００８
とを有する。

【００１２】図２４（ａ）および図２４（ｂ）は、テス
ト回路２００８を検査対象とするディレイテストを実施
する際の、半導体集積回路２０００の各部の信号波形を
示す図である。図２４（ａ）および図２４（ｂ）に示す
各波形は、それぞれＰＬＬ２００３、テストクロック端
子２００１、クロック切替え端子２００２、およびセレ
クタ２００４の信号波形である。ここでは、ＰＬＬ２０
０３のクロック周波数は、テストクロック端子２００１
のクロック周波数の２倍である。つまり、ＰＬＬ２００
３のクロック周波数は、テストクロック端子２００１の
クロック周波数の半分である。

【００１３】まず、従来の半導体集積回路２０００にお
いてスキャンテスト方式を用いてディレイテストを行な
う場合、シフト動作モードでは、クロック切替え端子２
００２の出力信号を１に切替えて、低速度のテストクロ
ック端子２００１からのパルスをテスト回路２００８へ
供給する（図２４（ａ）および図２４（ｂ）の期間Ｓ１
に相当）。

【００１４】次に、通常動作モードに切替える（図２４
（ａ）および図２４（ｂ）の時点Ｓ２に相当）。通常動
作モードでは、半導体集積回路２０００の実動作時のク
ロック周波数が必要である。このため、クロック切替え
端子２００２を０に切替えて、ＰＬＬ２００３からのク
ロック信号をテスト回路２００８へ供給する（図２４
（ａ）および図２４（ｂ）の期間Ｓ３に相当）。このと
き、テスト回路２００８へ供給されるパルス数は正確に
２個でなければならない。従って、クロック切替え端子
２００２を０に固定する時間は、ＰＬＬ２００３の２パ
ルス分の時間とする。

【００１５】図２４（ａ）は、通常動作モード中にテス
ト回路２００８へ供給されるパルス数が正確に２個であ
る場合を示す。しかしながら、ＰＬＬ２００３から出力
されるクロック信号の位相は、外部からわからない。こ
のため、常に図２４（ａ）のように動作することは保証
できない。

【００１６】図２４（ｂ）は、ＰＬＬ２００３のクロッ
ク信号の位相が図２４（ａ）に示す場合とは異なり、通
常動作モード中に供給されるパルス数が正確に２個でな
い場合を示す。図２４（ｂ）において、クロック切替え
端子２００２の出力信号の論理値が１から０へ切替わっ
た瞬間は、ＰＬＬ２００３の出力信号の論理値は１であ
る。このため、セレクタ２００４からの出力信号の論理
値も０から１へ変わり、幅の細いパルスＰ１が発生す
る。このことによって、通常動作モード中に３個のパル
スが発生することになる。さらに、パルスは所定以上の
パルス幅でなければ回路（具体的にはフリップフロップ
２００６、２００７）の動作が保証されない。従って、
図２４（ｂ）に示すような細い幅のパルスＰ１は、テス
ト回路２００８が誤動作する原因となり得る。つまり、
検査結果の信頼性が非常に低くなる。

【００１７】次に、従来の半導体集積回路２０００にお
いてＢＩＳＴ方式によって検査を行なう場合を、図２５
を参照しながら説明する。図２５は、テスト回路２００
８に代えてＢＩＳＴ回路が設けられており、且つ、ＢＩ
ＳＴ方式を実施する際の、半導体集積回路２０００の各
部の信号波形を示す図である。図中の参照符号は、図２
４と同じものを示す。ＰＬＬ２００３およびテストクロ
ック端子２００１のクロック周波数も図２４と同じであ
る。なお、ここではクロック切替え端子２００２をＢＩ
ＳＴテスト開始信号として用いている。

【００１８】まず、テストクロック端子２００１の出力
信号の論理値を０に固定し、クロック切替え端子２００
２の出力信号の論理値を１から０へ切替える（図２５
（ａ）および図２５（ｂ）の時点Ｂ１に相当）。このこ
とによって、ＢＩＳＴ回路が動作を開始する。

【００１９】図２５（ａ）は、ＢＩＳＴ回路に供給され
るパルスが正常な場合を示す。しかし、ディレイテスト
の場合と同様に、ＰＬＬ２０００から出力されるクロッ
ク信号の位相は、外部からわからないので、常に図２５
（ａ）のようになることは保証できない。

【００２０】図２５（ｂ）は、ＰＬＬ２００３のクロッ
ク信号の位相が、図２５（ａ）の場合とは異なり、ＢＩ
ＳＴ回路に供給されるパルスに異常なパルスが含まれる
場合を示す。図２５（ｂ）に示すように、クロック切替
え端子２００２の出力信号の論理値が１から０へ切替わ
った瞬間（Ｂ１）は、ＰＬＬ２００３の出力信号の論理
値が１である。このため、セレクタ２００４からの出力
信号の論理値も０から１へ変わり、細いパルスＰ２が発
生する。パルスは、所定以上のパルス幅でなければ回路
の動作が保証されない。従って、図２５（ｂ）に示すよ
うな細いパルスＰ２は、ＢＩＳＴ回路が誤動作する原因
となり得る。つまり、ＢＩＳＴ方式による検査結果を誤
った値にしてしまう危険性がある。

【００２１】上述のように、従来の構成では半導体集積
回路内部の発振回路を用いてディレイテストやＢＩＳＴ
方式による検査を実施することは適切ではない。

【００２２】本発明の目的は、高いクロック周波数のテ
ストクロックが必要とされる検査に好適な半導体集積回
路およびその検査方法を提供することにある。

【００２３】

【課題を解決するための手段】本発明の半導体集積回路
は、クロック信号を生成するクロック生成部、および外
部からクロック出力指令信号を受ける出力指令信号入力
部を有するクロック制御部と、上記クロック制御部から
出力される出力クロック信号によって制御される内部回
路とを備え、上記クロック制御部は、上記出力指令信号
を受けた時刻からある期間が経過したときに、上記出力
クロック信号を上記内部回路に出力するように構成され
ている。

【００２４】本発明によれば、クロック制御部が出力指
令信号を受けた時刻から出力クロック信号を内部回路に
出力するまでの期間を調節することによって、クロック
制御部から出力される出力クロック信号として、クロッ
ク生成部から出力された完全な形のパルスを、半導体集
積回路の実動作時のクロック周波数で確実に内部回路に
供給することができる。

【００２５】上記クロック制御部は、あるパルス数の上
記出力クロック信号を上記内部回路に出力した後、一定
の論理値信号を上記内部回路に出力するように構成され
ていることが好ましい。

【００２６】このことによって、クロック制御部から出
力される出力クロック信号を必要としない場合におい
て、半導体集積回路の動作を安定化することができる。

【００２７】上記内部回路は、検査入力データ発生部
と、検査終了制御部と、検査結果解析部と、被検査回路
部とを備え、上記検査入力データ発生部と、上記検査終
了制御部と、上記検査結果解析部とは、上記出力クロッ
ク信号を用いて上記被検査回路部を検査するように構成
されていてもよい。

【００２８】このことによって、組み込み自己検査（Ｂ
ＩＳＴ）を行なうことができる。

【００２９】上記検査終了制御部は、上記出力クロック
信号のパルス数を検知する回路と、上記出力クロック信
号のパルス数があるパルス数に達したときに、上記出力
クロック信号の内部回路への出力を停止するための停止
信号を出力する停止信号出力部とを備えることが好まし
い。

【００３０】このことによって、停止信号をモニターす
る検知器等を停止信号出力部に接続すると、出力クロッ
ク信号のパルス数があるパルス数に達したことを外部か
ら知ることができる。従って、出力クロック信号の内部
回路への出力を停止した後、直ちに検査結果の解析を行
なうことができる。

【００３１】上記クロック制御部は、上記停止信号出力
部の停止信号をフィードバックして受けるように接続さ
れており、上記停止信号出力部に上記停止信号が出力さ
れたときに、一定の論理値信号を上記内部回路に出力す
るように構成されていることが好ましい。

【００３２】このことによって、出力クロック信号のパ
ルス数があるパルス数に達すると、上記クロック制御部
は、内部回路に出力する信号を自動的に出力クロック信
号から一定の論理値信号を内部回路に切替えることがで
きる。従って、停止信号をモニターする検知器等を停止
信号出力部に接続しなくとも、出力クロック信号の内部
回路への出力を停止した後、検査結果の解析を行なうこ
とができる。

【００３３】上記検査終了制御部は、外部に検査を終了
するための終了信号を出力する終了信号出力部をさらに
備え、上記出力クロック信号の上記クロック制御部から
上記内部回路への出力と、上記出力によって上記検査結
果解析部に入力された結果の読み出しとの繰り返しを行
ない、上記繰り返しの回数がある数に達した後、上記検
査終了制御部が上記終了信号出力部に上記終了信号を出
力するように構成されていることが好ましい。

【００３４】このことによって、出力クロック信号のク
ロック制御部から内部回路への出力と、出力によって検
査結果解析部に入力された結果の読み出しとを、自動的
に繰り返して行なうことができる。

【００３５】上記検査終了制御部は、第１数値入力部を
有するレジスタと、上記出力クロック信号の内部回路へ
の出力を停止するための停止信号を出力する停止信号出
力部とを備え、上記クロック制御部から出力される上記
クロック信号のパルス数が上記第１数値入力部の数値と
一致したときに、上記停止信号を上記停止信号出力部に
出力するように構成されていることが好ましい。

【００３６】このことによって、ＢＩＳＴの際にクロッ
ク制御部から内部回路への出力される出力クロック信号
のパルス数を、レジスタに任意に入力された数値通りに
設定することができる。

【００３７】上記検査終了制御部は、外部に終了信号を
出力する終了信号出力部をさらに備え、上記レジスタ
は、第２数値入力部と、外部から任意の数値を入力可能
な第３数値入力部とをさらに備え、上記出力クロック信
号の上記クロック制御部から上記内部回路への出力と、
上記出力によって上記検査結果解析部に入力された結果
の読み出しと、上記読み出しに要したパルス数が、上記
第２数値入力部の数値と一致したときの、上記停止信号
の上記検査終了制御部から上記停止信号出力部への出力
との繰り返しを行ない、上記出力クロック信号の出力、
上記読み出しおよび上記停止信号の出力の繰り返しの回
数が上記第３数値入力部の数値と一致したときに、上記
検査終了制御部が検査終了信号を上記終了信号出力部に
出力するように構成されていることが好ましい。

【００３８】このことによって、検査結果解析部に入力
された結果の読み出しに要するパルス数をレジスタに入
力された数値通りに設定することができ、出力クロック
信号の出力、読み出しおよび停止信号の出力の繰り返し
を、任意の回数に設定することができる。

【００３９】上記第１数値入力部と、上記第２数値入力
部とは、外部から任意の数値を入力可能であってもよ
い。

【００４０】上記第１数値入力部、上記第２数値入力部
および上記第３数値入力部は、スキャンチェーンを構成
しており、上記スキャンチェーンによって、数値を入力
される構成としてもよい。

【００４１】上記検査結果解析部は、上記被検査回路部
の検査結果の実測値を格納する検査結果レジスタと、上
記被検査回路部の検査結果の期待値を格納する期待値レ
ジスタと、上記検査結果の実測値と上記検査結果の期待
値とを比較する比較部を有することが好ましい。

【００４２】パルス数、検査結果の読み出しに要する時
間、繰り返し回数をあらかじめ定めておくことによっ
て、自由に設定することができ、検査結果の解析を自動
化することができる。また、検査結果に基づく故障の有
無の判定を出力しながら、組込み自己検査を行なうこと
ができる。

【００４３】上記検査結果レジスタは、被検査回路部の
検査結果の実測値を１ビットずつ出力する機能を備え、
上記比較器は、１ビットずつ比較するように構成されて
いてもよい。

【００４４】このことによって、故障判定を比較的小さ
な回路構成で容易に実現できる。

【００４５】上記比較部は、１パルスのクロック信号の
入力によって、上記検査結果レジスタから出力される実
測値と上記期待値レジスタから出力される期待値とを一
括して比較する機能を備えていてもよい。

【００４６】このことによって、故障判定に要する時間
を短縮できる。

【００４７】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、上記クロック制御部から出力される出力
クロック信号によって制御される内部回路とを備え、上
記出力指令信号を受けた時刻からある期間が経過したと
きに、上記出力クロック信号を上記内部回路に出力する
ように構成されている半導体集積回路の検査方法であっ
て、上記時刻以降では、上記出力クロック信号を用いて
上記内部回路をスキャン方式によって検査する。

【００４８】本発明によれば、クロック制御部が出力指
令信号を受けた時刻から出力クロック信号を内部回路に
出力するまでの期間を調節することによって、クロック
制御部から出力される出力クロック信号として、クロッ
ク生成部から出力された完全な形のパルスを、半導体集
積回路の実動作時のクロック周波数で確実に内部回路に
供給することができるので、クロック周波数に依存する
動作不良をスキャン方式で検査する場合の通常動作モー
ドに必要な実動作時の周波数のパルスを使用できる。

【００４９】上記クロック制御部は、外部からテストク
ロック信号を受けるテストクロック信号入力部をさらに
有し、上記スキャン方式を用いる半導体集積回路の検査
は、上記時刻以前には、上記クロック制御部が出力クロ
ック信号として上記テストクロック信号を上記内部回路
に出力するスキャン方式によるディレイテストであって
もよい。

【００５０】上記出力指令信号は、論理値の立上りまた
は立下りであってもよい。

【００５１】上記出力指令信号は、一定の論理値に維持
されてもよい。

【００５２】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、検査入力データ発生部と、検査終了制御
部と、検査結果解析部と、被検査回路部とを有し、上記
クロック制御部から出力される出力クロック信号によっ
て制御される内部回路とを備え、上記内部回路の上記検
査入力データ発生部と、上記検査終了制御部と、上記検
査結果解析部とは、上記出力クロック信号によって上記
被検査回路部を検査するように構成された半導体集積回
路の検査方法であって、上記出力指令信号を受けた時刻
から、上記クロック制御部が上記内部回路に出力する上
記出力クロック信号のパルス数を設定するステップ
（ａ）と、上記クロック制御部が、上記出力指令信号を
受けた時刻からある期間が経過したときに、上記出力ク
ロック信号を上記内部回路に出力するステップ（ｂ）
と、上記ステップ（ａ）で設定された上記パルス数の上
記出力クロック信号の入力が完了した以降に、上記検査
結果解析部から検査結果を読み出すステップ（ｃ）とを
含む。

【００５３】本発明によれば、クロック制御部が出力指
令信号を受けた時刻から出力クロック信号を内部回路に
出力するまでの期間を調節することによって、クロック
制御部から出力される出力クロック信号として、クロッ
ク生成部から出力された完全な形のパルスを、半導体集
積回路の実動作時のクロック周波数で確実に内部回路に
供給することができるので、クロック周波数に依存する
動作不良を組み込み自己検査（ＢＩＳＴ）で検査する場
合に必要な実動作時の周波数のパルスを使用できる。

【００５４】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、検査入力データ発生部と、終了信号出力
部を有する検査終了制御部と、検査結果解析部と、被検
査回路部とを有し、上記クロック制御部から出力される
出力クロック信号によって制御される内部回路とを備
え、上記内部回路の上記検査入力データ発生部と、上記
検査終了制御部と、上記検査結果解析部とは、上記出力
クロック信号によって上記被検査回路部を検査するよう
に構成された半導体集積回路の検査方法であって、上記
出力指令信号を受けた時刻から、上記クロック制御部が
上記内部回路に出力する上記出力クロック信号のパルス
数を設定するステップ（ａ）と、上記出力指令信号を受
けた時刻からある期間が経過したときに、上記クロック
制御部が上記出力クロック信号を上記内部回路に出力す
るステップ（ｂ）と、上記ステップ（ａ）で設定された
上記パルス数の上記出力クロック信号の入力が完了した
ときに、上記検査終了制御部が検査を終了するための終
了信号を上記終了信号出力部に出力するステップ（ｃ）
と、上記終了信号を受けた上記検査結果解析部から検査
結果を読み出すステップ（ｄ）とを含む。

【００５５】このことによって、故障判定に要する時間
を短縮できる。

【００５６】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、検査入力データ発生部と、検査終了制御
部と、検査結果解析部と、被検査回路部とを有し、上記
クロック制御部から出力される出力クロック信号によっ
て制御される内部回路とを備え、上記内部回路の上記検
査入力データ発生部と、上記検査終了制御部と、上記検
査結果解析部とは、上記出力クロック信号によって上記
被検査回路部を検査するように構成された半導体集積回
路の検査方法であって、上記出力指令信号を受けた時刻
からある期間が経過したときに、上記クロック制御部が
上記出力クロック信号を上記内部回路に出力するステッ
プ（ａ）と、上記検査結果解析部に入力された結果を読
み出すステップ（ｂ）とを含み、上記ステップ（ａ）と
上記ステップ（ｂ）とを繰り返す。

【００５７】組み込み自己検査を繰り返し行なうことに
よって、故障診断の精度を高めることができる。

【００５８】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、検査入力データ発生部と、数値入力部を
有するレジスタおよび停止信号出力部を備える検査終了
制御部と、検査結果解析部と、被検査回路部とを有し、
上記クロック制御部から出力される出力クロック信号に
よって制御される内部回路とを備え、上記内部回路の上
記検査入力データ発生部と、上記検査終了制御部と、上
記検査結果解析部とは、上記出力クロック信号によって
上記被検査回路部を検査するように構成された半導体集
積回路の検査方法であって、上記出力指令信号を受けた
時刻から、上記クロック制御部が上記内部回路に出力す
る上記出力クロック信号のパルス数を上記数値入力部に
入力するステップ（ａ）と、上記出力指令信号を受けた
時刻からある期間が経過したときに、上記クロック制御
部が上記出力クロック信号を上記内部回路に出力するス
テップ（ｂ）と、上記クロック制御部から出力される上
記クロック信号のパルス数が上記数値入力部の数値と一
致したときに、上記出力クロック信号の内部回路への出
力を停止するための停止信号を上記停止信号出力部に出
力するステップ（ｃ）と、上記検査結果解析部から検査
結果を読み出すステップ（ｄ）とを含み、上記ステップ
（ａ）から（ｄ）までを、上記ステップ（ｄ）と同時に
次の上記ステップ（ａ）を実行するように繰り返す。

【００５９】検査結果の読み出しと同時に、次のクロッ
ク制御部が上記内部回路に出力する出力クロック信号の
パルス数を数値入力部に入力するステップを開始するこ
とによって、検査に要する時間を短縮することができ
る。

【００６０】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、検査入力データ発生部と、検査終了制御
部と、検査結果解析部と、被検査回路部とを有し、上記
クロック制御部から出力される出力クロック信号によっ
て制御される内部回路とを備え、上記内部回路の上記検
査入力データ発生部と、上記検査終了制御部と、上記検
査結果解析部とは、上記出力クロック信号によって上記
被検査回路部を検査するように構成された半導体集積回
路の検査方法であって、上記出力指令信号を受けた時刻
からある期間が経過したときに、上記クロック制御部が
上記出力クロック信号を上記内部回路に出力するステッ
プ（ａ）と、上記ステップ（ａ）によって上記検査結果
解析部に入力された結果を読み出すステップ（ｂ）と、
上記ステップ（ａ）と上記ステップ（ｂ）とを繰り返
し、上記ステップ（ｂ）において読み出された上記結果
に不良が確認された時点で半導体集積回路の検査を終了
するステップ（ｃ）とを含む。

【００６１】読み出された結果に不良が確認された時点
で半導体集積回路の検査を終了することによって、検査
時間を短縮することができる。

【００６２】本発明の半導体集積回路の検査方法は、ク
ロック信号を生成するクロック生成部、および外部から
出力指令信号を受ける出力指令信号入力部を有するクロ
ック制御部と、検査入力データ発生部と、終了信号出力
部を備える検査終了制御部と、検査結果解析部と、被検
査回路部とを有し、上記クロック制御部から出力される
出力クロック信号によって制御される内部回路とを備
え、上記内部回路の上記検査入力データ発生部と、上記
検査終了制御部と、上記検査結果解析部とは、上記出力
クロック信号によって上記被検査回路部を検査するよう
に構成された半導体集積回路の検査方法であって、上記
出力指令信号を受けた時刻からある期間が経過したとき
に、上記クロック制御部が上記出力クロック信号を上記
内部回路に出力するステップ（ａ）と、上記検査結果解
析部に入力された結果を読み出すステップ（ｂ）とを含
み、上記ステップ（ａ）と上記ステップ（ｂ）とを繰り
返し、上記繰り返しの回数がある数に達すると、上記検
査終了制御部が上記終了信号出力部に終了信号を出力し
た後に、上記ステップ（ｂ）において読み出された上記
結果に基づいて故障診断を行なうステップ（ｃ）とを含
む。

【００６３】読み出された結果に不良が確認されたとし
ても検査を繰り返し行なうことによって、得られた検査
結果から回路中の故障個所を特定するための情報を得る
ことができる。

【００６４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。簡単のため、各実施形態に共
通する構成要素は、同一の参照符号で示す。

【００６５】（実施形態１）まず、本実施形態の半導体
集積回路の構成を説明する。

【００６６】図１は、本実施形態の半導体集積回路の回
路図である。半導体集積回路１は、スキャンイネーブル
端子２、スキャンイン端子３、スキャンアウト端子４、
クロック制御部５、組合せ回路部８、スキャンフリップ
フロップ１０、１１および１２を備える。また、スキャ
ンイン端子３、スキャンフリップフロップ１０、スキャ
ンフリップフロップ１１、スキャンフリップフロップ１
２、スキャンアウト端子４の順にそれぞれを接続するこ
とによって、スキャンチェーンが構成されている。

【００６７】また、組合せ回路部８は、本実施形態で
は、ＡＮＤゲート９のみからなる構成となっている。

【００６８】スキャンフリップフロップ１０、１１およ
び１２は、図１に示すように、それぞれスキャンイネー
ブル端子ＳＥ、スキャンイン端子ＳＩ、クロック入力端
子ＣＫ、データ入力端子Ｄ、および出力端子Ｑを備え
る。スキャンフリップフロップ１０、１１および１２の
スキャンイネーブル端子ＳＥは、それぞれスキャンイネ
ーブル端子２に接続されている。スキャンフリップフロ
ップ１０、１１および１２のクロック入力端子ＣＫは、
それぞれクロック制御部５に接続されている。スキャン
フリップフロップ１０のおよび１１の出力端子Ｑは、共
に組合せ回路部８の入力側に接続されている。スキャン
フリップフロップ１０および１２のデータ入力端子Ｄ
は、組合せ回路部８の出力側に接続されている。スキャ
ンフリップフロップ１１および１２のデータ入力端子Ｄ
は、スキャンフリップフロップ１２の出力端子Ｑに接続
されている。

【００６９】図３は、図１におけるスキャンフリップフ
ロップ１０、１１および１２の内部構成を示す回路図で
ある。スキャンフリップフロップ１０、１１および１２
は、クロック入力端子ＣＫ３、データ端子Ｄ３、および
出力端子Ｑ３を備えるフリップフロップ３０１と、セレ
クタ３０２とを備える。フリップフロップ３０１のデー
タ端子Ｄ３は、セレクタ３０２に接続されている。フリ
ップフロップ３０１の出力端子Ｑ３は、スキャンフリッ
プフロップ１０（１１および１２）の出力端子Ｑに接続
されている。また、フリップフロップ３０１のクロック
入力端子ＣＫ３は、スキャンフリップフロップ１０（１
１および１２）のクロック入力端子ＣＫに接続されてい
る。セレクタ３０２は、スキャンフリップフロップ１０
（１１および１２）のスキャンイネーブル端子ＳＥ、ス
キャンイン端子ＳＩ、およびデータ端子Ｄに接続されて
いる。

【００７０】フリップフロップ３０１は、クロック入力
端子ＣＫ３に与えられたクロック信号に同期して、デー
タ端子Ｄ３に与えられた信号の論理値を取り込む。取り
込まれた値は、出力端子Ｑ３へ出力される。セレクタ３
０２は、スキャンイネーブル端子ＳＥの信号の論理値が
０（通常動作モード）の場合、データ端子Ｄの信号を選
択し、スキャンイネーブル端子ＳＥの信号の論理値が１
（シフト動作モード）の場合、スキャンイン端子ＳＩ端
子の信号を選択する。

【００７１】クロック制御部５は、図１に示すように、
クロック生成部６、セレクタ７、クロック制御端子１
３、テストモード端子１４、テストクロック端子１５、
クロック切替え端子１６とを備える。図１に示すクロッ
ク制御部５およびクロック生成部６のさらに詳しい回路
図を図２に示す。図２に示すように、クロック生成部６
は、ＰＬＬ２０４、フリップフロップ２０５、２０６、
２０７および２０８、ＡＮＤゲート２０９、ＯＲゲート
２１０および２１１、ならびにインバータ２１２を備え
る。

【００７２】ＰＬＬ２０４は、ＡＮＤゲート２０９と、
フリップフロップ２０５〜２０８の各クロック入力端子
ＣＫ２に接続されている。

【００７３】フリップフロップ２０５、２０６、２０７
および２０８は、それぞれのデータ端子Ｄ２と出力端子
Ｑ２とが互いに接続されて直列に配置されている。但
し、フリップフロップ２０５のデータ端子Ｄ２は、電源
にのみ接続されており、フリップフロップ２０６の出力
端子Ｑ２は、分岐してＯＲゲート２１０と接続されてい
る。また、フリップフロップ２０８の出力端子Ｑ２には
なにも接続されておらず、フリップフロップ２０８の出
力端子ＮＱ２は、ＯＲゲート２１１と接続されている。
また、フリップフロップ２０５、２０６、２０７および
２０８のそれぞれのリセット端子Ｒ２は、クロック制御
端子１３に接続されている。

【００７４】インバータ２１２は、入力側がテストモー
ド端子１４に、出力側がＯＲゲート２１０および２１１
のそれぞれに接続されている。

【００７５】ＡＮＤゲート２０９は、入力側がＰＬＬ２
０４、ＯＲゲート２１０および２１１のそれぞれに接続
されており、出力側がセレクタ７に接続されている。

【００７６】セレクタ７は、入力側がＡＮＤゲート２０
９と、テストクロック端子１５と、クロック切替え端子
１６とに接続されており、出力側が出力端子２１３に接
続されている。

【００７７】フリップフロップ２０５、２０６、２０７
および２０８は、それぞれのクロック入力端子ＣＫ２へ
入力された立下り信号に同期して、データ端子Ｄ２に与
えられた信号の論理値を取り込み、この値を出力端子Ｑ
２から出力する。出力端子ＮＱ２からは、出力端子Ｑ２
の反転値を出力する。リセット端子Ｒ２に０が入力され
ると、クロック入力端子ＣＫ２に入力されたクロック信
号とは非同期で出力端子Ｑ２から信号値０が出力され
る。なお、フリップフロップ２０５のデータ端子Ｄ２
は、電源と接続されている。このため、データ端子Ｄ２
の入力値は常に１となっている。

【００７８】次に、半導体集積回路１の検査方法を説明
する。本実施形態では、半導体集積回路１の実動作クロ
ック周波数よりも低いクロック周波数のテストクロック
を供給するテスタを用いて、半導体集積回路１を検査す
る方法について説明する。なお、以下では、半導体集積
回路１中の信号経路（スキャンフリップフロップ１１の
Ｑ端子→ＡＮＤゲート９→スキャンフリップフロップ１
２のＤ端子）および、信号経路の始点（スキャンフリッ
プフロップ１１のＱ端子）において１から０への遷移に
対するディレイテストの説明を行なう。本実施形態で
は、スキャン方式によるディレイテストを行なっている
が、本発明はこれに限定されず、スキャン方式を用いる
一般的な検査に適用できる。

【００７９】図４は、本実施形態の半導体集積回路１を
検査対象とするディレイテストを示すフローチャートで
ある。図５は、図１の半導体集積回路１を検査対象とす
るディレイテストを実施する際の、半導体集積回路１の
各端子における信号波形を示す図である。なお、図中の
参照符号は、それぞれ図１および図２に示す参照符号に
対応している。本実施形態では、ＰＬＬ２０４のクロッ
ク周波数は、テストクロック端子１５のクロック周波数
の２倍である。つまり、テストクロック端子１５のクロ
ック周波数は、ＰＬＬ２０４のクロック周波数の半分で
ある。

【００８０】まず、図４に示すように、ステップＳｔ１
で検査を開始する。具体的には、半導体集積回路１に対
してスキャンテスト方式によるディレイテストを行なう
場合、テストモード端子１４における信号の論理値を１
にする。なお、この値は検査中常に１に固定する。イン
バータ２１２によってこの値は０に変換される。このこ
とによって、ＯＲゲート２１０および２１１から出力さ
れる信号の論理値は常に０となる。

【００８１】検査が開始されると、次に、図４に示すよ
うに、ステップＳｔ２において、ＰＬＬ２０４のクロッ
ク信号が出力されないようにする。具体的には、クロッ
ク制御端子１３に入力される信号の論理値を０にする。
このとき、フリップフロップ２０５、２０６、２０７お
よび２０８の出力端子Ｑから出力される信号の論理値は
すべて０になる（逆に、出力端子ＮＱの信号の論理値は
すべて１になる）。このため、ＡＮＤゲート２０９の出
力は０に固定される。つまり、ＰＬＬ２０４のクロック
信号は、セレクタ７から出力されない。

【００８２】次に、図４に示すように、ステップＳｔ３
では、シフト動作モードへ切替える。具体的には、シフ
ト動作モードへの切替えを行なう際には、スキャンイネ
ーブル端子２およびクロック切替え端子１６に入力され
る信号の論理値を１にする。特に、本実施形態では、ス
キャンイネーブル端子２とクロック切替え端子１６と
は、同じ操作を行なう。この操作によって、セレクタ７
は、テストクロック端子１５を選択する。この結果、ク
ロック制御部５から、テスタからテストクロック端子１
５を経て供給されたクロック信号が出力される。また、
スキャンフリップフロップ１０〜１２は、ＳＩ端子に入
力された信号の論理値を選択するようになる。

【００８３】次に、図４に示すように、ステップＳｔ４
では、テストクロック端子１５からのテストクロック信
号を使って、スキャンインデータを入力する。このステ
ップＳｔ４は、図５の期間Ｔ１に相当する。具体的に
は、テストクロック端子１５のクロック信号に同期し
て、スキャンイン端子３から、例えば０、１、１の順で
スキャンインデータを入力すると、それぞれのデータが
スキャンフリップフロップ１２、１１、１０の順でセッ
トされる。このときの信号経路（スキャンフリップフロ
ップ１１のＱ端子→ＡＮＤゲート９→スキャンフリップ
フロップ１２のＤ端子）上の信号の論理値は全て１であ
る。

【００８４】次に、図４に示すように、ステップＳｔ５
では、通常動作モードへ切替える。このステップＳｔ５
は、図５に示したＴ２の時点に相当する。具体的には、
スキャンデータ入力終了後に、スキャンイネーブル端子
２、クロック切替え端子１６に入力される信号の論理値
を０にする。この操作によって、セレクタ７は、クロッ
ク生成部６から出力される信号を選択するようになる。
また、スキャンフリップフロップ１０〜１２は、データ
端子Ｄの信号の論理値を選択する。このため、半導体集
積回路１は実動作時と同じ動作（通常動作）を行なう。

【００８５】また、上記の操作と同時に、クロック制御
端子１３に入力される信号の論理値を１に切替える。こ
のことによって、図４に示すように、ステップＳｔ６で
は、セレクタ７からＰＬＬ２０４のクロック信号の出力
を開始する。このステップＳｔ６は、図５の期間Ｔ３に
相当する。以下にステップＳｔ６におけるクロック生成
部６の動作を具体的に説明する。

【００８６】まず、クロック制御端子１３に入力される
信号の論理値が０のとき、フリップフロップ２０５〜２
０８のそれぞれの出力端子Ｑ２から信号の論理値０が出
力されている。クロック制御端子１３に入力される信号
の論理値が１に切替わると、フリップフロップ２０５〜
２０８は、それぞれのクロック入力端子ＣＫ２に入力さ
れた立下り信号に同期して、データ端子Ｄ２に与えられ
た信号の論理値を取り込み、この値を出力端子Ｑ２から
出力するようになる。フリップフロップ２０５では、デ
ータ端子Ｄ２における信号の論理値は常に１に固定され
ているので、クロック入力端子ＣＫ２に入力された立下
り信号に同期して、出力端子Ｑ２から信号の論理値１を
出力する。

【００８７】次に、フリップフロップ２０６、２０７お
よび２０８は、それぞれのクロック入力端子ＣＫ２へ入
力された立下り信号に同期して、データ端子Ｄ２に与え
られた信号の論理値を取り込む。取り込まれた値は、出
力端子Ｑ２へ出力される。このため、クロック入力端子
ＣＫ２に入力されるＰＬＬ２０４のクロック信号の立下
り１つ毎に、出力端子Ｑ２における信号の論理値１がフ
リップフロップ２０５、２０６、２０７および２０８の
順に伝わっていく。

【００８８】フリップフロップ２０６の出力端子Ｑ２
は、ＯＲゲート２１０を経てＡＮＤゲート２０９に接続
されている。このため、上記の動作の結果、クロック生
成部６は、図５の期間Ｔ３に示すように、クロック制御
端子１３に入力される信号の論理値が１に切替わった時
点（Ｔ２）から数えて、ＰＬＬ２０４から出力されたパ
ルスの２番目の立下りの直後に、ＡＮＤゲート２０９か
らＰＬＬ２０４のクロック信号を出力し始めるように動
作する。

【００８９】次に、図４に示すように、ステップＳｔ７
では、セレクタ７からのクロック出力を停止する。フリ
ップフロップ２０８の出力端子ＮＱ２は、ＯＲゲート２
１１を経てＡＮＤゲート２０９に接続されている。この
ため、フリップフロップ２０８は、図５の期間Ｔ３に示
すように、クロック制御端子１３に入力される信号の論
理値が１に切替わった時点（Ｔ２）から数えて４番目の
ＰＬＬ２０４から出力されたパルスの立下りの直後に出
力端子ＮＱ２から信号の論理値０を出力し、ＡＮＤゲー
ト２０９の出力信号の論理値が再び０に固定されるよう
に動作する。ＡＮＤゲート２０９の出力信号の論理値を
再び０に固定することによって、検査に不要な出力クロ
ック信号のパルスを除くことができるので、半導体集積
回路の動作を安定化することができる。なお、上述のス
テップＳｔ６およびステップＳｔ７の動作からわかるよ
うに、図５の期間Ｔ３において、クロック制御端子１
３、クロック切替え端子１６、スキャンイネーブル端子
２における信号の論理値（それぞれ１、０、０）は、最
低でもＰＬＬ２０４のクロック信号の４パルス分の間、
固定しておく必要がある。

【００９０】上記ステップステップＳｔ６およびステッ
プＳｔ７の操作によって、通常動作モード期間中に、ク
ロック生成部６はＰＬＬ２０４が発生したクロック信号
のパルスを２個出力する。このうち、１個目のパルスに
よって、スキャンフリップフロップ１２、１１、１０に
おける信号の論理値は、それぞれ順に１、０、１とな
り、信号経路（スキャンフリップフロップ１１のＱ端子
→ＡＮＤゲート９→スキャンフリップフロップ１２のＤ
端子）上に、信号の論理値１から０への遷移が発生す
る。続いて２個目のパルスによって、信号経路（スキャ
ンフリップフロップ１１のＱ端子→ＡＮＤゲート９→ス
キャンフリップフロップ１２のＤ端子）上の遷移によっ
て変化した信号の論理値が、スキャンフリップフロップ
１２に取込まれる。このとき、スキャンフリップフロッ
プ１２に取込まれる値は、回路が正常な場合は０であ
り、回路が故障している場合は１となる。

【００９１】次に、図４に示すように、ステップＳｔ８
では、シフト動作モードへ切替える。このステップＳｔ
８は、図５に示すＴ４の時点に相当する。具体的には、
スキャンフリップフロップ１０〜１２に取り込まれた検
査結果をスキャンアウト動作によって外部へ出力するた
めに、スキャンイン動作と同様に、クロック制御端子１
３に入力される信号の論理値を０にし、スキャンイネー
ブル端子２およびクロック切替え端子１６に入力される
信号の論理値を１にする。この操作によって、セレクタ
７は、テストクロック端子１５を選択するようになる。

【００９２】次に、テストクロック端子１５から供給さ
れるテストクロック信号によって、スキャンフリップフ
ロップ１０〜１２に取込まれた信号の論理値がスキャン
アウト端子４から順次出力される。これらの値のうち、
スキャンフリップフロップ１２における信号の論理値を
スキャンアウト端子４で観測する。

【００９３】次に、図４に示すように、ステップＳｔ９
では、他に入力すべきテストパターンが残っているかど
うかを判定する。

【００９４】次に、上記ステップＳｔ９において、他に
入力すべきテストパターンが残っている場合、図４に示
すように、ステップＳｔ１０に進む。ステップＳｔ１０
では、テストクロック端子１５からのテストクロック信
号を使って、スキャンイン端子３からスキャンインデー
タを入力する。つまり、ステップＳｔ５に戻る。また、
このスキャンインデータの入力と同時に、スキャンアウ
ト端子４からテスト結果をスキャンアウトして回路に不
良があるか否かをチェックする。

【００９５】次に、上記ステップＳｔ９において、他に
入力すべきテストパターンが残っていない場合、図４に
示すように、ステップＳｔ１１に進む。ステップＳｔ１
１では、テストクロック端子１５からのテストクロック
信号を使って、スキャンアウト端子４からテスト結果を
スキャンアウトして回路に不良があるか否かをチェック
する。

【００９６】次に、ステップＳｔ１１を行なった後にの
み、図４に示すように、ステップＳｔ１２で検査を終了
する。

【００９７】以上に述べたステップＳｔ１からステップ
Ｓｔ１２までの操作によって、信号経路（スキャンフリ
ップフロップ１１のＱ端子→ＡＮＤゲート９→スキャン
フリップフロップ１２のＤ端子）および、信号経路の始
点（スキャンフリップフロップ１１のＱ端子）における
信号の論理値の１から０への遷移に対するディレイテス
トを行なうことができる。特に、本実施形態では、通常
動作モードにおいて、ＰＬＬ２０４が出力した２個のパ
ルスは、実動作時の周波数である。このため、信号経路
（スキャンフリップフロップ１１のＱ端子→ＡＮＤゲー
ト９→スキャンフリップフロップ１２のＤ端子）上の実
動作時における遅延の不良の有無を検査することができ
る。つまり、ＰＬＬ２０４から出力されるクロック信号
のパルス数を限定するように制御することによって、高
速なテスタを使用しなくても、ディレイテストを行なう
ことができる。

【００９８】図５は、上記ディレイテストを実施する際
の、半導体集積回路１の各端子における信号波形を示す
図である。図５（ａ）は、クロック制御端子１３、スキ
ャンイネーブル端子２（およびクロック切替え端子１
６）のシフト動作モードから通常動作モードへの切替え
が、ＰＬＬ２０４のクロック信号の論理値が０のときに
行なわれた場合を示す図であり、図５（ｂ）は、シフト
動作モードから通常動作モードへの切替えが、ＰＬＬ２
０４のクロック信号の論理値が１のときに行なわれた場
合を示す図である。

【００９９】図５（ｂ）と同じ状態（クロック制御端子
１３の０から１への切替えと、その後にＰＬＬ２０４か
ら出力されるクロックの最初の立下りとの時間間隔（図
中の幅ＬＡＧ）が非常に短い）である図２４（ｂ）に示
した従来の構成による動作では、非常に幅の小さいパル
スＰ１を含む３個のパルスが回路内へ供給される。それ
に対して、本実施形態の構成では、上記図５（ａ）およ
び図５（ｂ）のいずれの場合においても、ＰＬＬ２０４
から出力された完全な形の２個のパルスが、正確に組合
せ回路部８内へ供給される。

【０１００】したがって、ディレイテストにおいて、半
導体集積回路１内のＰＬＬ２０４を使って通常動作モー
ドに必要な実動作時の周波数のパルスを使用できるた
め、高速なテスタが不要となる。

【０１０１】また、シフト動作モードではテスタから供
給された低速のクロックを使用できるので、高速なテス
タを使用しなくてもスキャン方式におけるディレイテス
トを実行することができる。

【０１０２】なお、本実施形態では、通常動作モードに
おいて組合せ回路部８内へ供給されるパルス数を２個で
ある場合の説明を行なったが、フリップフロップ２０７
とフリップフロップ２０８との間に、フリップフロップ
２０７と同じ構造のフリップフロップをさらに直列に設
置することで、通常動作モードにおいて組合せ回路部８
内へ供給されるパルス数を３個とすることができる。こ
のことによって、通常動作モードにおいて３個のパルス
が必要とされるようなディレイテストにおいても有効で
ある。また、フリップフロップ２０７とフリップフロッ
プ２０８との間に直列に追加するフリップフロップの数
を調節することによって、通常動作モードにおいて入力
されるパルス数を任意に調節することができる。つま
り、通常動作モードにおいて組合せ回路部８内へ供給す
べきパルス数に応じて、フリップフロップ２０７とフリ
ップフロップ２０８との間に、フリップフロップ２０７
と同じフリップフロップを直列に設置すればよい。

【０１０３】さらに、フリップフロップ２０５とフリッ
プフロップ２０６との間に、フリップフロップ２０６と
同じ構造のフリップフロップを任意の数だけ直列に追加
することによって、クロック制御端子１３における信号
の論理値が１から０へ変わった後に、ＡＮＤゲート２０
９からＰＬＬ２０４のクロックが出力され始めるまでの
タイミングを、ＰＬＬ２０４から出力される任意のパル
ス数に調節することも可能である。なお、ＡＮＤゲート
２０９からＰＬＬ２０４のクロックが出力され始めるま
でのタイミングは、クロック制御端子１３に入力される
信号の論理値が１に切替わった時点（Ｔ２）から数えて
ＰＬＬ２０４から出力されたパルスの１番目以降の立下
りの直後（すなわち、１パルス分遅れた時刻）に設定し
ておく必要があるが、ディレイテストの結果の高い信頼
性を維持するために、ＰＬＬ２０４から出力されたパル
スの２番目以降の立下りの直後に設定しておくことが好
ましい。

【０１０４】（実施形態２）図６は、本実施形態のクロ
ック制御部２５を示す回路図である。本実施形態の半導
体集積回路は上記実施形態１とほぼ同じ構成であり、上
記実施形態１のクロック制御部５に代えて、図６に示す
クロック制御部２５を設けた点でのみ異なる。以下に、
本実施形態のクロック制御部２５の回路構成を説明す
る。

【０１０５】本実施形態のクロック制御部２５は、図６
に示すように、クロック生成部２６、セレクタ７、クロ
ック制御端子１３、テストモード端子１４、テストクロ
ック端子１５、クロック切替え端子１６とを備える。

【０１０６】クロック生成部２６は、図６に示すよう
に、ＰＬＬ２０４、フリップフロップ２０５および２０
６、ＡＮＤゲート２０９および２１６、ＯＲゲート２１
０、ならびにインバータ２１２および２１７、カウンタ
２１５を備える。

【０１０７】ＰＬＬ２０４は、ＡＮＤゲート２０９と、
フリップフロップ２０５および２０６の各クロック入力
端子ＣＫ２に接続されている。

【０１０８】フリップフロップ２０５および２０６は、
それぞれのクロック入力端子ＣＫ２は、ＰＬＬ２０４に
接続されており、フリップフロップ２０５の出力端子Ｑ
２と、フリップフロップ２０６のデータ端子Ｄ２とが互
いに接続されている。特に、フリップフロップ２０５の
データ端子Ｄ２は、電源と接続されており、フリップフ
ロップ２０６の出力端子Ｑ２は、ＯＲゲート２１０と接
続されている。また、フリップフロップ２０５および２
０６のそれぞれのリセット端子Ｒ２は、ＡＮＤゲート２
１６を通じてクロック制御端子１３に接続されている。

【０１０９】インバータ２１２は、入力側がテストモー
ド端子１４に、出力側がＯＲゲート２１０に接続されて
いる。

【０１１０】ＡＮＤゲート２０９は、入力側がＰＬＬ２
０４およびＯＲゲート２１０に接続されており、出力側
がセレクタ７に接続されている。

【０１１１】カウンタ２１５は、リセット端子Ｒｃを備
える。リセット端子Ｒｃは、クロック制御端子１３に接
続されている。さらに、カウンタ２１５は、ＡＮＤゲー
ト２０９から出力される信号を検出するために、ＡＮＤ
ゲート２０９のセレクタ７への接続に分岐して接続され
ている。また、カウンタ２１５は、インバータ２１７を
介してＡＮＤゲート２１６の入力側に接続されている。

【０１１２】セレクタ７は、入力側がＡＮＤゲート２０
９と、テストクロック端子１５と、クロック切替え端子
１６とに接続されており、出力側が出力端子２１３に接
続されている。

【０１１３】フリップフロップ２０５および２０６は、
それぞれのクロック入力端子ＣＫ２へ入力された立下り
信号に同期して、データ端子Ｄ２に与えられた信号の論
理値を取り込み、この値を出力端子Ｑ２から出力する。
出力端子ＮＱ２には、出力端子Ｑ２の反転値が出力され
る。リセット端子Ｒ２に０が入力されると、非同期で出
力端子Ｑ２における信号の論理値は０になる。なお、フ
リップフロップ２０５および２０６のデータ端子Ｄ２
は、電源と接続されている。このため、データ端子Ｄ２
の入力値は常に１となっている。

【０１１４】カウンタ２１５は、リセット端子Ｒｃに０
が入力されると非同期で０を出力し、リセット端子Ｒｃ
が１の場合、ＡＮＤゲート２０９から出力される信号の
立下りの数が所定値に達すると信号の論理値１を出力す
る。本実施形態では、カウンタ２１５は、ＡＮＤゲート
２０９から出力される信号の２個目の立下りで信号の論
理値１を出力する２進カウンタを用いているが、これに
限定されない。

【０１１５】次に、図１のクロック制御部５に代えて、
本実施形態のクロック制御部２５を用いて、上記実施形
態１と同様に、図４に示した半導体集積回路１を検査す
るディレイテストについて説明する。なお、本実施形態
でも上記実施形態１と同様に、半導体集積回路１の実動
作クロック周波数よりも低いクロック周波数のテストク
ロックを供給するテスタを用いている。

【０１１６】本実施形態の半導体集積回路１の実動作時
および検査時の動作は、上記実施形態１のクロック制御
部５を用いた場合と同じである。すなわち、実動作時に
は、テストモード端子１４における信号の論理値を常に
０に固定することによって、ＯＲゲート２１０から出力
される信号の論理値を１に固定し、ＡＮＤゲート２０９
の出力をＰＬＬ２０４のクロック信号の出力とする。

【０１１７】検査時には、テストモード端子１４におけ
る信号の論理値を常に１に固定し、クロック制御端子１
３における信号の論理値を０にする。このとき、フリッ
プフロップ２０５および２０６の出力端子Ｑ２、および
カウンタ２１５の出力はいずれも０になる。このため、
ＡＮＤゲート２０９から出力される信号の論理値は０に
固定される。検査時において通常動作モードに切替える
ためには、上記実施形態１のステップＳｔ６と同様に、
クロック制御端子１３における信号の論理値を１に切替
える。以下にステップＳｔ６におけるクロック生成部２
６の動作を具体的に説明する。

【０１１８】まず、クロック制御端子１３に入力される
信号の論理値が０のとき、フリップフロップ２０５およ
び２０６のそれぞれの出力端子Ｑ２から信号の論理値０
が出力されている。クロック制御端子１３に入力される
信号の論理値が１に切替わると、フリップフロップ２０
５および２０６は、それぞれのクロック入力端子ＣＫ２
に入力された立下り信号に同期して、データ端子Ｄ２に
与えられた信号の論理値を取り込み、この値を出力端子
Ｑ２から出力するようになる。フリップフロップ２０５
では、データ端子Ｄ２における信号の論理値は常に１に
固定されているので、クロック入力端子ＣＫ２に入力さ
れた立下り信号に同期して、出力端子Ｑ２から信号の論
理値１を出力する。

【０１１９】次に、フリップフロップ２０６は、クロッ
ク入力端子ＣＫ２へ入力された立下り信号に同期して、
データ端子Ｄ２に与えられた信号の論理値を取り込む。
取り込まれた値は、出力端子Ｑ２へ出力される。このた
め、クロック入力端子ＣＫ２に入力されるＰＬＬ２０４
のクロック信号の立下り１つ毎に、出力端子Ｑ２におけ
る信号の論理値１がフリップフロップ２０５から２０６
の順に伝わっていく。

【０１２０】フリップフロップ２０６の出力端子Ｑ２
は、ＯＲゲート２１０を経てＡＮＤゲート２０９に接続
されている。このため、上記の動作の結果、クロック生
成部６は、図５の期間Ｔ３に示すように、クロック制御
端子１３に入力される信号の論理値が１に切替わった時
点（Ｔ２）から数えて、ＰＬＬ２０４から出力されたパ
ルスの２番目の立下りの直後に、ＡＮＤゲート２０９か
らＰＬＬ２０４のクロック信号を出力し始めるように動
作する。

【０１２１】また、ＡＮＤゲート２０９からクロック信
号が出始めてから２番目のパルスが立下がった直後に、
カウンタ２１５の出力が０から１へと変化し、さらにイ
ンバータ２１７によって反転値０がＡＮＤゲート２１６
に入力される。このことによって、フリップフロップ２
０５および２０６の出力端子Ｑにおける信号の論理値が
０になり、ＡＮＤゲート２０９からの出力信号の論理値
は、再び０に固定される。

【０１２２】本実施形態によれば、上記実施形態１と同
様のディレイテストを行なうことができる。

【０１２３】また、上記ディレイテストを実施する際の
半導体集積回路１の各端子における信号波形も、上記実
施形態１と同様に図５に示す通りになる。つまり、ＰＬ
Ｌ２０４から出力された完全な形の２個のパルスが、正
確に組合せ回路部８内へ供給される。従って、半導体集
積回路１内のＰＬＬ２０４を使ってディレイテストに必
要な実動作時の周波数のパルスを使用できるため、高速
なテスタが不要となる。

【０１２４】さらに、本実施形態では、カウンタ２１５
は、ＡＮＤゲート２０９の信号の２個目の立下りで１を
出力する２進カウンタとして説明を行なったが、例えば
カウンタ２１５をＡＮＤゲート２０９の信号の３個目の
立下りで１を出力するカウンタに変更することで、検査
時の通常動作モードにおいて３個のパルスが必要とされ
るようなディレイテストにおいても有効であることは明
らかである。つまり、通常動作モードにおいて組合せ回
路部８内へ供給すべきパルス数に応じて、カウンタ２１
５を、ＡＮＤゲート２０９からの出力信号の供給すべき
パルス数と同じ数の立下りにおいて信号の論理値１を出
力するカウンタに変更すればよい。

【０１２５】（実施形態３）図７は、本実施形態のクロ
ック制御部３５を示す回路図である。本実施形態の半導
体集積回路は上記実施形態１とほぼ同じ構成であり、上
記実施形態１のクロック制御部５に代えて、図７に示す
クロック制御部３５を設けた点でのみ異なる。以下に、
本実施形態のクロック制御部３５の回路構成を説明す
る。

【０１２６】本実施形態のクロック制御部３５は、図７
に示すように、クロック生成部３６、セレクタ７、クロ
ック制御端子１３、テストモード端子１４、テストクロ
ック端子１５、クロック切替え端子１６とを備える。

【０１２７】クロック生成部３６は、図７に示すよう
に、ＰＬＬ２０４、フリップフロップ２０５および２０
６、ＡＮＤゲート２０９および２１６、ＯＲゲート２１
０、ならびにインバータ２１２および２１７、カウンタ
２１５を備える。本実施形態のクロック生成部３６は、
（１）フリップフロップ２０５のデータ端子Ｄ２がフリ
ップフロップ２０５のＮＱ２端子と接続されている、
（２）フリップフロップ２０５の出力端子Ｑ２がフリッ
プフロップ２０６のクロック入力端子ＣＫ２と接続され
ている、（３）フリップフロップ２０６のデータ端子Ｄ
２が電源と接続されている、という３点が上記実施形態
２のクロック生成部２６と異なり、他の部分は上記実施
形態２と同じ構成となっている。

【０１２８】本実施形態では、カウンタ２１５は上記実
施形態２と同様に、リセット端子Ｒｃに０が入力される
と非同期に０を出力し、リセット端子Ｒｃが１の場合に
おいて、ＡＮＤゲート２０９から出力された信号の立下
りの数が所定値に達すると１を出力する。本実施形態で
は、カウンタ２１５はＡＮＤゲート２０９の信号の２個
目の立下りで１を出力する２進カウンタを用いている。

【０１２９】次に、図１のクロック制御部５に代えて、
図７に示す本実施形態のクロック制御部３５を用いて、
上記実施形態１と同様に、半導体集積回路１を検査する
方法について説明する。なお、本実施形態でも上記実施
形態１と同様に、半導体集積回路１の実動作クロック周
波数よりも低いクロック周波数のテストクロックを供給
するテスタを用いている。

【０１３０】本実施形態の半導体集積回路１の実動作時
および検査時の動作は、上記実施形態１のクロック制御
部５を用いた場合とほぼ同じである。すなわち、実動作
時には、テストモード端子１４における信号の論理値を
常に０に固定することによって、ＯＲゲート２１０から
出力される信号の論理値を１に固定し、ＡＮＤゲート２
０９の出力をＰＬＬ２０４のクロック信号の出力とす
る。

【０１３１】検査時には、テストモード端子１４におけ
る信号の論理値を常に１に固定し、クロック制御端子１
３における信号の論理値を０にする。このとき、フリッ
プフロップ２０５および２０６の出力端子Ｑ２、および
カウンタ２１５の出力はいずれも０になる。このため、
ＡＮＤゲート２０９から出力される信号の論理値は０に
固定される。検査時において通常動作モードに切替える
ためには、上記実施形態１のステップＳｔ６と同様に、
クロック制御端子１３における信号の論理値を１に切替
える。以下にステップＳｔ６におけるクロック生成部２
６の動作を具体的に説明する。

【０１３２】まず、クロック制御端子１３に入力される
信号の論理値が０のとき、フリップフロップ２０５およ
び２０６のそれぞれの出力端子Ｑ２から信号の論理値０
が出力されており、それぞれの出力端子ＮＱ２から信号
の論理値１が出力されている。クロック制御端子１３に
入力される信号の論理値が１に切替わると、フリップフ
ロップ２０５および２０６は、それぞれのクロック入力
端子ＣＫ２に入力された立下り信号に同期して、データ
端子Ｄ２に与えられた信号の論理値を取り込み、この値
を出力端子Ｑ２から出力するようになる。フリップフロ
ップ２０５では、データ端子Ｄ２における信号の論理値
は、出力端子ＮＱ２に等しくなる。このため、クロック
制御端子１３に入力される信号の論理値が１に切替わっ
た直後では、フリップフロップ２０５は、クロック入力
端子ＣＫ２に入力された立下り信号に同期して、出力端
子Ｑ２から信号の論理値１を出力し、出力端子ＮＱ２か
ら信号の論理値０を出力する。次のクロック入力端子Ｃ
Ｋ２に信号が入力されると、この信号の立下りに同期し
て、出力端子Ｑ２から信号の論理値０を出力し、出力端
子ＮＱ２から信号の論理値１を出力する。つまり、フリ
ップフロップ２０５から出力される信号は、クロック入
力端子ＣＫ２に入力された立下り信号に同期して、出力
端子Ｑ２から信号の論理値０および１を交互に繰り返す
クロック信号となる。このフリップフロップ２０５の出
力端子Ｑから出力されるクロック信号は、ＰＬＬ２０４
のクロック信号を２分周した波形となる。

【０１３３】次に、フリップフロップ２０６は、フリッ
プフロップ２０５の出力端子Ｑ２から出力されたクロッ
ク信号の立下りに同期して、データ端子Ｄ２に与えられ
た信号の論理値を取り込み、この値を出力端子Ｑ２から
出力する。データ端子Ｄ２は、電源に接続されているの
で、データ端子Ｄ２に与えられる信号の論理値は常に１
である。従って、フリップフロップ２０５の出力端子Ｑ
２から出力されたクロック信号の立下りに同期して、信
号値１がフリップフロップ２０６の出力端子Ｑ２から出
力される。このとき、フリップフロップ２０５の出力端
子Ｑから出力されるクロック信号は、ＰＬＬ２０４のク
ロック信号を２分周した波形となっているので、信号値
１がフリップフロップ２０６の出力端子Ｑ２から出力さ
れ始めるのは、ＰＬＬ２０４から出力されたパルスの２
番目の立下りの直後となる。

【０１３４】フリップフロップ２０６の出力端子Ｑ２
は、ＯＲゲート２１０を経てＡＮＤゲート２０９に接続
されている。このため、上記の動作の結果、クロック生
成部６は、図５の期間Ｔ３に示すように、クロック制御
端子１３に入力される信号の論理値が１に切替わった時
点（Ｔ２）から数えて、ＰＬＬ２０４から出力されたパ
ルスの２番目の立下りの直後に、ＡＮＤゲート２０９か
らＰＬＬ２０４のクロック信号を出力し始めるように動
作する。

【０１３５】また、ＡＮＤゲート２０９からクロック信
号が出始めてから２番目のパルスが立下がった直後に、
カウンタ２１５の出力が０から１へと変化し、さらにイ
ンバータ２１７によって反転値０がＡＮＤゲート２１６
に入力される。このことによって、フリップフロップ２
０５および２０６の出力端子Ｑにおける信号の論理値が
０になり、ＡＮＤゲート２０９からの出力信号の論理値
は、再び０に固定される。

【０１３６】本実施形態によれば、上記実施形態１およ
び２と同様のディレイテストを行なうことができる。

【０１３７】上記実施形態２のクロック生成部３６で
は、フリップフロップ２０５のクロック入力端子ＣＫ２
とフリップフロップ２０６のクロック入力端子ＣＫ２と
の間に大きなスキューがあると、クロック制御端子１３
に入力される信号の論理値が１に変化した後、ＰＬＬ２
０４から出力されるクロック信号のパルスの１番目の立
下りの直後からＡＮＤゲート２０９の出力がＰＬＬ２０
４のクロック信号を出力する可能性がある。

【０１３８】しかし、クロック生成部３６では、フリッ
プフロップ２０５の出力端子Ｑから出力されるクロック
信号が、フロップ２０６のクロック入力端子ＣＫ２に入
力される。このため、フリップフロップ２０５のクロッ
ク入力端子ＣＫ２とフリップフロップ２０６のクロック
入力端子ＣＫ２との間に大きなスキューが存在しても、
ＡＮＤゲート２０９の出力は、上述のような影響を受け
ないという利点がある。

【０１３９】（実施形態４）図８は、本実施形態のクロ
ック制御部４５を示す回路図である。本実施形態の半導
体集積回路は上記実施形態１とほぼ同じ構成であり、上
記実施形態１のクロック制御部５に代えて、図８に示す
クロック制御部４５を設けた点でのみ異なる。以下に、
本実施形態のクロック制御部４５の回路構成を説明す
る。

【０１４０】クロック制御部４５は、図８に示すよう
に、クロック生成部４６、セレクタ７、クロック制御端
子１３、テストモード端子１４、テストクロック端子１
５、クロック切替え端子１６とを備える。クロック生成
部４６は、ＰＬＬ２０４、フリップフロップ２０５、２
０６、２０７および２０８、ＡＮＤゲート２０９、ＯＲ
ゲート２１０および２１１を備える。

【０１４１】図８と図１とを比較するとわかるように、
本実施形態のクロック生成部４６は、フリップフロップ
２０５〜２０８と同じ構成のフリップフロップ２２０が
設けられている点でのみ、上記実施形態１のクロック生
成部６と異なる。

【０１４２】フリップフロップ２２０のデータ端子Ｄ４
は、電源端子と接続され、常に１へ固定されている。フ
リップフロップ２２０のリセット端子Ｒ４は、フリップ
フロップ２０８の出力端子ＮＱ２に接続されており、フ
リップフロップ２２０の出力端子Ｑ４は、フリップフロ
ップ２０５〜２０８のそれぞれのリセット端子Ｒ２に接
続されている。フリップフロップ２２０のクロック入力
端子ＣＫ４は、クロック制御端子１３に接続されてい
る。

【０１４３】次に、図１のクロック制御部５に代えて、
図７に示す本実施形態のクロック制御部３５を用いて、
上記実施形態１と同様に、半導体集積回路１を検査する
方法について、図１、図７および図９を参照しながら説
明する。図９は、本実施形態のクロック制御部３５を用
いて、半導体集積回路１を検査対象とするディレイテス
トを実施する際の、半導体集積回路１の各端子における
信号波形を示す図である。なお、図中の参照符号は、そ
れぞれ図１および図７に示す参照符号に対応している。
本実施形態では、ＰＬＬ２０４のクロック周波数は、テ
ストクロック端子１５のクロック周波数の２倍である。
つまり、テストクロック端子１５のクロック周波数は、
ＰＬＬ２０４のクロック周波数の半分である。

【０１４４】本実施形態の半導体集積回路１の実動作時
の動作は、上記実施形態１のクロック制御部５を用いた
場合とほぼ同じである。すなわち、実動作時には、テス
トモード端子１４における信号の論理値を常に０に固定
することによって、ＯＲゲート２１０から出力される信
号の論理値を１に固定し、ＡＮＤゲート２０９の出力を
ＰＬＬ２０４のクロック信号の出力とする。

【０１４５】検査時には、テストモード端子１４におけ
る信号の論理値を常に１に固定し、クロック制御端子１
３における信号の論理値を０にする。このとき、フリッ
プフロップ２０５および２０６の出力端子Ｑ２、および
カウンタ２１５の出力はいずれも０になる。このため、
ＡＮＤゲート２０９から出力される信号の論理値は０に
固定される。

【０１４６】検査時において通常動作モードに切替える
ためには、上記実施形態１のステップＳｔ６と同様に、
クロック制御端子１３における信号の論理値を１に切替
える。但し、上記実施形態１と異なり、検査時において
通常動作モードに切替える際には、クロック制御端子１
３にパルスを１個入力する。以下にステップＳｔ６およ
びＳｔ７におけるクロック生成部２６の動作を具体的に
説明する。

【０１４７】まず、クロック制御端子１３に入力される
信号の論理値が０のとき、フリップフロップ２０５〜２
０８のそれぞれの出力端子Ｑ２から信号の論理値０が出
力されている。クロック制御端子１３に入力される信号
の論理値が１に切替わると、フリップフロップ２２０の
クロック入力端子ＣＫ４にパルスが１個入力される。フ
リップフロップ２２０は、この入力されたパルスの信号
の立上りに同期して、データ端子Ｄ２に入力された値
（常に１）を取り込み、出力端子Ｑ４から信号の論理値
１を出力する。従って、フリップフロップ２０５〜２０
８の各リセット端子Ｒ２の信号の論理値は１になる。

【０１４８】フリップフロップ２０５〜２０８は、それ
ぞれのクロック入力端子ＣＫ２に入力された立下り信号
に同期して、データ端子Ｄ２に与えられた信号の論理値
を取り込み、この値を出力端子Ｑ２から出力するように
なる。フリップフロップ２０５では、データ端子Ｄ２に
おける信号の論理値は常に１に固定されているので、ク
ロック入力端子ＣＫ２に入力された立下り信号に同期し
て、出力端子Ｑ２から信号の論理値１を出力する。

【０１４９】次に、フリップフロップ２０６、２０７お
よび２０８は、それぞれのクロック入力端子ＣＫ２へ入
力された立下り信号に同期して、データ端子Ｄ２に与え
られた信号の論理値を取り込む。取り込まれた値は、出
力端子Ｑ２へ出力される。このため、クロック入力端子
ＣＫ２に入力されるＰＬＬ２０４のクロック信号の立下
り１つ毎に、出力端子Ｑ２における信号の論理値１がフ
リップフロップ２０５、２０６、２０７および２０８の
順に伝わっていく。

【０１５０】フリップフロップ２０６の出力端子Ｑ２
は、ＯＲゲート２１０を経てＡＮＤゲート２０９に接続
されている。このため、上記の動作の結果、クロック生
成部６は、図９の期間Ｔ３に示すように、クロック制御
端子１３に入力される信号の論理値が１に切替わった時
点（Ｔ２）から数えて、ＰＬＬ２０４から出力されたパ
ルスの２番目の立下りの直後に、ＡＮＤゲート２０９か
らＰＬＬ２０４のクロック信号を出力し始めるように動
作する。

【０１５１】次に、図４に示すように、ステップＳｔ７
では、セレクタ７からのクロック出力を停止する。フリ
ップフロップ２０８の出力端子ＮＱ２は、ＯＲゲート２
１１を経てＡＮＤゲート２０９に接続されている。この
ため、フリップフロップ２０８は、図９の期間Ｔ３に示
すように、クロック制御端子１３に入力される信号の論
理値が１に切替わった時点（Ｔ２）から数えて４番目の
ＰＬＬ２０４から出力されたパルスの立下りの直後に出
力端子ＮＱ２から信号の論理値０を出力し、ＡＮＤゲー
ト２０９の出力が再び０に固定されるように動作する。

【０１５２】また、フリップフロップ２０８の出力端子
ＮＱ２は、フリップフロップ２２０のリセット端子Ｒ４
に接続されている。このため、クロック制御端子１３に
入力される信号の論理値が１に切替わった時点（Ｔ２）
から数えて４番目のＰＬＬ２０４から出力されたパルス
の立下りの直後に、フリップフロップ２２０のリセット
端子Ｒ４に信号の論理値０が入力され、フリップフロッ
プ２２０の出力端子Ｑ４における信号の論理値が０にな
る。従って、フリップフロップ２０５〜２０８の出力端
子Ｑにおける信号の論理値が０になり、ＡＮＤゲート２
０９からの出力信号の論理値は、再び０に固定される。

【０１５３】図５は、上記ディレイテストを実施する際
の、半導体集積回路１の各端子における信号波形を示す
図である。図５（ａ）は、クロック制御端子１３、スキ
ャンイネーブル端子２（およびクロック切替え端子１
６）のシフト動作モードから通常動作モードへの切替え
が、ＰＬＬ２０４のクロック信号の論理値が０のときに
行なわれた場合を示す図であり、図５（ｂ）は、シフト
動作モードから通常動作モードへの切替えが、ＰＬＬ２
０４のクロック信号の論理値が１のときに行なわれた場
合を示す図である。

【０１５４】図９（ｂ）と同じ状態（クロック制御端子
１３の０から１への切替えと、その後にＰＬＬ２０４か
ら出力されるクロックの最初の立下りとの時間間隔（図
中の幅ＬＡＧ）が非常に短い）である図２４（ｂ）に示
した従来の構成による動作では、非常に幅の小さいパル
スＰ１を含む３個のパルスが回路内へ供給される。それ
に対して、本実施形態によれば、上記図５（ａ）および
図５（ｂ）のいずれの場合においても、ＰＬＬ２０４か
ら出力された完全な形の２個のパルスが、正確に組合せ
回路部８内へ供給される。

【０１５５】従って、半導体集積回路１内のＰＬＬ２０
４を使ってディレイテストに必要な実動作時の周波数の
パルスを使用できるため、高速なテスタが不要となる。

【０１５６】上記実施形態１〜３のクロック生成部６、
２６、および３６を用いた場合は、通常動作モードにお
いて組合せ回路部８内へ確実に２パルスを入力するため
には、クロック制御端子１３を１に固定しておく時間
を、最低でもＰＬＬ２０４の立下り４つ分に設定する必
要がある。しかし、本実施形態のクロック生成部４６を
用いた場合は、通常動作モードにおいてクロック制御端
子１３にパルスを１個与えるだけで、組合せ回路部８内
へ確実に２つのパルスを入力することができるため、Ｐ
ＬＬ２０４の制御が容易になるという効果がある。

【０１５７】なお、上記実施形態１〜４において、発振
回路の具体例としてＰＬＬを使って説明したが、ＰＬＬ
の代わりにＤＬＬなど、周期的なクロック信号を発生す
る他の種類の回路であってもよい。

【０１５８】また、上記実施形態１〜４において、シフ
ト動作モードにおいて、テスタからテストクロック端子
１５を経て供給されるテストクロックに低周波数のクロ
ック信号を用いたのは以下の理由による。

【０１５９】まず第１の理由として、シフト動作モード
では、実動作時の高周波数のクロック信号を使用する必
然性はなく、逆にシフト動作を確実に行なうために、低
速なクロック信号を使用した方が有利だからである。

【０１６０】第２の理由として、シフト動作モード中
は、テストクロックと同期してスキャンイン端子３から
スキャンインデータを与える必要があるからである。仮
にシフト動作モード中のクロック信号としてＰＬＬ２０
４のクロック信号を利用する場合も、スキャンイン端子
３へのスキャンインデータをテスタから与える必要があ
ることに変わりはない。つまり、ＰＬＬ２０４のクロッ
ク信号と同じ周波数のテストクロックを供給することが
可能なテスタを使用しなければならない。従って、ＰＬ
Ｌ２０４のクロック信号が非常に高い周波数である場
合、スキャンインデータを与えるためには非常にコスト
がかかる。

【０１６１】次に、組込み自己検査（ＢＩＳＴ）を行な
う実施形態について説明する。

【０１６２】（実施形態５）まず、本実施形態の半導体
集積回路の構成を説明する。

【０１６３】図１０は、本実施形態の半導体集積回路の
回路図である。本実施形態の半導体集積回路５０１は、
組込み自己検査（ＢＩＳＴ）を実施するための構成を備
えている。

【０１６４】半導体集積回路５０１は、図１０に示すよ
うに、半導体集積回路５０１、テストモード端子５０
２、検査開始端子５０３、判定結果出力端子５０４、検
査停止端子５０６、テストクロック端子５０７、パルス
数設定端子５０８、期待値設定端子５０９、クロック制
御部５１０、検査入力データ発生部５１１、検査結果解
析部５１２、検査終了制御部５１３、および被検査回路
部５１４を備える。なお、本実施形態では、検査入力デ
ータ発生部５１１としてＬＦＳＲ（ＬｉｎｅａｒＦｅｅ
ｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）を用いて
いる。

【０１６５】図１１は、図１０におけるクロック制御部
５１０を示す回路図である。クロック制御部５１０は、
検査開始端子５０３、テストモード端子５０２、クロッ
ク出力端子６０３、ＰＬＬ６０４、フリップフロップ６
０５および６０６、ＡＮＤゲート６０９および６１６、
ＯＲゲート６１０、インバータ６１２および６１７、検
査停止端子６２０を備える。

【０１６６】ＰＬＬ６０４は、ＡＮＤゲート６０９と、
フリップフロップ６０５および６０６の各クロック入力
端子ＣＫ２に接続されている。

【０１６７】フリップフロップ６０５の出力端子Ｑ２
と、フリップフロップ６０６のデータ端子Ｄ２とは互い
に接続されている。また、フリップフロップ６０５およ
び６０６のそれぞれのリセット端子Ｒ２は、ＡＮＤゲー
ト６１６を通じてクロック制御端子１３と、インバータ
６１７を介して検査停止端子６２０とに接続されてい
る。また、フリップフロップ６０５のデータ端子Ｄ２
は、電源と接続されており、フリップフロップ６０６の
出力端子Ｑ２は、ＯＲゲート６１０に接続されている。

【０１６８】インバータ６１２は、入力側がテストモー
ド端子５０２に、出力側がＯＲゲート６１０に接続され
ている。

【０１６９】ＡＮＤゲート６０９は、入力側がＰＬＬ６
０４、ＯＲゲート６１０に接続されており、出力側がク
ロック出力端子６０３に接続されている。

【０１７０】フリップフロップ６０５および６０６は、
それぞれのクロック入力端子ＣＫ２へ入力された立下り
信号に同期して、データ端子Ｄ２に与えられた信号の論
理値を取り込み、この値を出力端子Ｑ２から出力する。
出力端子ＮＱ２からは、出力端子Ｑ２の反転値を出力す
る。リセット端子Ｒ２に０が入力されると、クロック入
力端子ＣＫ２に入力されたクロック信号とは非同期で出
力端子Ｑ２から信号値０が出力される。なお、フリップ
フロップ６０５のデータ端子Ｄ２は、電源と接続されて
いる。このため、フリップフロップ６０５のデータ端子
Ｄ２の入力値は常に１となっている。

【０１７１】次に、本実施形態の検査終了制御部につい
て説明する。図１２は、図１０における検査終了制御部
５１２の回路図である。

【０１７２】本実施形態の検査終了制御部５１２は、パ
ルス数設定端子５０８、テストクロック端子５０７、検
査開始端子５０３、クロック制御部５１０のクロック出
力端子６０３に接続されたクロック入力端子８０４、検
査停止端子５０６、カウンタ８１０、レジスタ８１１、
複数（ｎ個）のＥｘＯＲゲート８１２、およびＮＯＲゲ
ート８１３を備える。

【０１７３】カウンタ８１０は、検査開始端子５０３に
接続されたリセット端子Ｒｃ、クロック入力端子８０４
に接続されたクロック入力端子ＣＫｃ、およびビットｂ
１〜ｂｎを備える。カウンタ８１０の各ビットｂ１〜ｂ
ｎは、それぞれＥｘＯＲゲート８１２に接続されてい
る。

【０１７４】カウンタ８１０は、検査開始端子５０３に
入力される信号の論理値が０である間、カウンタ８１０
のリセット端子Ｒｃに信号の論理値０が入力され、カウ
ンタ８１０の全ビットｂ１〜ｂｎの値が常に０に初期化
されている。検査開始端子５０３の値が１で、かつクロ
ック端子８０４からクロックが入力されると、パルスの
立下り信号に同期して１ずつカウントアップする。

【０１７５】レジスタ８１１は、パルス数設定端子５０
８に接続されており、テストクロック端子５０７に接続
されたクロック入力端子ＣＫｒと、ビットｂ１〜ｂｎと
を備える。レジスタ８１１のビットｂ１〜ｂｎは、それ
ぞれカウンタ８１０のビットｂ１〜ｂｎと対応するよう
に、それぞれＥｘＯＲゲート８１２に接続されている。

【０１７６】ｎ個のＥｘＯＲゲート８１２は、ＮＯＲゲ
ート８１３に接続されている。

【０１７７】次に、本実施形態の検査結果解析部につい
て説明する。図１３は、図１０における検査結果解析部
５１３の回路図である。

【０１７８】検査結果解析部５１３は、期待値設定端子
５０９、テストクロック端子５０７、検査開始端子５０
３、クロック出力端子６０３と接続されたクロック端子
９０４、被検査回路部５１４の出力からのデータ入力端
子９０５、判定結果出力端子５０４、ＭＩＳＲ（Ｍｕｌ
ｔｉ−Ｉｎｐｕｔ Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔ
ｅｒ）９１０、期待値レジスタ９１１、ＥｘＯＲゲート
９１２、およびＯＲゲート９１３を備える。

【０１７９】ＭＩＳＲ９１０は、検査開始端子５０３に
接続されたリセット端子Ｒｃ、クロック入力端子９０４
に接続されたクロック入力端子ＣＫｍ、およびデータ入
力端子９０５のそれぞれに接続されたビットｂ１〜ｂｎ
を備える。ＭＩＳＲ９１０の各ビットｂ１〜ｂｎは、そ
れぞれＥｘＯＲゲート８１２に接続されている。

【０１８０】ＭＩＳＲ９１０は、検査開始端子５０３に
入力される信号の論理値が０である間、リセット端子Ｒ
ｍに信号の論理値０が入力され、全ビットｂ１〜ｂｎの
値が常に０に初期化されている。検査開始端子５０３の
値が１で、かつクロック端子９０４からクロックが入力
されると、パルスの立下り信号に同期して被検査回路部
５１４から出力されるデータを圧縮する。

【０１８１】期待値レジスタ９１１は、期待値設定端子
５０９に接続されており、テストクロック端子５０７に
接続されたクロック入力端子ＣＫｒと、ビットｂ１〜ｂ
ｎとを備える。期待値レジスタ９１１のビットｂ１〜ｂ
ｎは、それぞれＭＩＳＲ９１０のビットｂ１〜ｂｎと対
応するように、それぞれＥｘＯＲゲート９１２に接続さ
れている。

【０１８２】ｎ個のＥｘＯＲゲート９１２は、ＮＯＲゲ
ート９１３に接続されている。

【０１８３】本実施形態の半導体集積回路５０１は、実
動作時には、テストモード端子５０２に入力される信号
の論理値は０に固定される。このとき、クロック制御部
５１０では、ＯＲゲート６１０の出力は１に固定される
ため、ＡＮＤゲート６０９の出力は、ＰＬＬ６０４のク
ロック信号をそのまま出力する。

【０１８４】次に、半導体集積回路５０１の検査方法
を、図を参照しながら説明する。図１４は、本実施形態
の半導体集積回路５０１を検査対象とするＢＩＳＴを示
すフローチャートである。図１５は、本実施形態の半導
体集積回路５０１を検査対象とするＢＩＳＴを実施する
際の、半導体集積回路５０１の各端子における信号波形
を示す図である。なお、図中の参照符号は、それぞれ図
１０〜図１３に示す参照符号に対応している。

【０１８５】まず、図１４に示すように、ステップＳｔ
２１で検査を開始する。

【０１８６】次に、図１４に示すように、ステップＳｔ
２２において検査条件を設定する。具体的には、検査の
ために被検査回路部５１４に入力されるクロック信号の
パルス数、および検査終了時のＭＩＳＲ９１０の出力値
の期待値を設定する。検査のために被検査回路部５１４
に入力されるクロック信号のパルス数と、ＰＬＬ６０４
のクロック周波数とから検査時間を見積もることができ
る。

【０１８７】次に、図１４に示すように、ステップＳｔ
２３では、ＰＬＬ６０４のクロック信号を、クロック出
力端子６０３から出力されないようにする。具体的に
は、テストモード端子５０２における信号の論理値を１
にする。なお、この値は検査中常に１に固定する。次
に、検査開始端子５０３およびテストクロック端子５０
７における信号の論理値を、いずれも０にする。このと
き、クロック制御部５１０では、フリップフロップ６０
５、６０６の出力端子Ｑから出力される値はすべて０に
なる（出力端子ＮＱはから出力される値はすべて１にな
る）。このことによって、ＡＮＤゲート６０９の出力は
０に固定され、ＰＬＬ６０４のクロック信号は、クロッ
ク出力端子６０３から出力されなくなる。また、検査終
了制御部５１２のカウンタ８１０の値もすべて０にな
る。

【０１８８】続いてステップＳｔ２４では、検査条件を
入力する。具体的には、テストクロック端子５０７から
クロック信号を入力し、これに同期してパルス数設定端
子５０８、期待値設定端子５０９からそれぞれレジスタ
８１１、期待値レジスタ９１１へ、上記ステップＳｔ２
２で設定した検査条件をスキャンイン動作によって入力
する。このときテストクロック端子５０７から入力する
クロックはＰＬＬ６０４に比較して低速で構わない。

【０１８９】上記のステップＳｔ２１〜Ｓｔ２４は、図
１５の期間ｔ１に相当する。

【０１９０】次にステップＳｔ２５では、ＰＬＬ６０４
のクロック信号を、クロック出力端子６０３から出力す
る。このステップＳｔ２５は、図１５の期間ｔ３に相当
する。具体的には、図１５に示すｔ２の時点で検査開始
端子５０３を１にする。この操作によって、図１５に示
すように、クロック出力端子６０３からＰＬＬ６０４の
クロック信号が出力され始める。以下、ステップＳｔ２
５におけるクロック制御部５１０の動作をさらに詳細に
説明する。

【０１９１】まず、検査開始端子５０３に入力される信
号の論理値が０のとき、フリップフロップ６０５および
６０６のそれぞれの出力端子Ｑ２から信号の論理値０が
出力されている。検査開始端子５０３に入力される信号
の論理値が１に切替わると、フリップフロップ６０５お
よび６０６は、それぞれのクロック入力端子ＣＫ２に入
力された立下り信号に同期して、データ端子Ｄ２に与え
られた信号の論理値を取り込み、この値を出力端子Ｑ２
から出力するようになる。フリップフロップ６０５で
は、データ端子Ｄ２における信号の論理値は常に１に固
定されているので、クロック入力端子ＣＫ２に入力され
た立下り信号に同期して、出力端子Ｑ２から信号の論理
値１を出力する。

【０１９２】次に、フリップフロップ６０６は、クロッ
ク入力端子ＣＫ２へ入力された立下り信号に同期して、
データ端子Ｄ２に与えられた信号の論理値を取り込む。
取り込まれた値は、出力端子Ｑ２へ出力される。このた
め、クロック入力端子ＣＫ２に入力されるＰＬＬ６０４
のクロック信号の立下り１つ毎に、出力端子Ｑ２におけ
る信号の論理値１がフリップフロップ６０５から６０６
の順に伝わっていく。

【０１９３】フリップフロップ６０６の出力端子Ｑ２
は、ＯＲゲート６１０を経てＡＮＤゲート６０９に接続
されている。このため、上記の動作の結果、クロック制
御部５１０は、図１５の期間Ｔ３に示すように、クロッ
ク制御端子１３に入力される信号の論理値が１に切替わ
った時点（Ｔ２）から数えて、ＰＬＬ６０４から出力さ
れたパルスの２番目の立下りの直後に、ＡＮＤゲート６
０９からＰＬＬ６０４のクロック信号を出力し始めるよ
うに動作する。

【０１９４】クロック出力端子６０３からＰＬＬ６０４
のクロック信号が出力され始めると、クロック出力端子
６０３から出力されるクロック信号に同期して検査入力
データ発生部５１１から擬似乱数が発生される。このと
き、カウンタ８１０が０から順に１ずつカウントアップ
し、レジスタ８１１と同じ値になるまで、検査停止端子
５０６から０を出力する。さらにこのとき同時に、ＭＩ
ＳＲ９１０は、被検査回路部５１４から出力されるデー
タを圧縮する。

【０１９５】次に、ステップＳｔ２６では、クロック出
力端子６０３からのＰＬＬ６０４のクロック信号を停止
する。このステップＳｔ２６は、図１５に示すｔ４の時
点に相当する。具体的には、カウンタ８１０の値が、レ
ジスタ８１１で指定されたクロック信号のパルス数と等
しくなると、検査停止端子５０６から信号の論理値１が
出力される。クロック制御部５１０は、検査停止端子５
０６に接続された検査停止端子６２０から信号の論理値
１を受けて、クロック出力端子６０３から出力される信
号の論理値を再び０に固定する。これによって、カウン
タ８１０のカウントアップは停止し、また同時に、検査
入力データ発生部５１１からの擬似乱数発生、ＭＩＳＲ
９１０の動作も停止する。

【０１９６】次にステップＳｔ２７で検査結果の解析を
行なう。このときのＭＩＳＲ９１０の値が、被検査回路
部５１４の故障有無の判定材料となる。ＭＩＳＲ９１０
の値と、期待値レジスタ９１１に格納されている被検査
回路部５１４が正常である場合の期待値との比較結果
を、テスタを用いて判定結果出力端子５０４から観測す
ることによって、被検査回路部５１４に故障があるか否
かを判定する。

【０１９７】最後に、ステップＳｔ２８において検査を
終了する。

【０１９８】以上に述べたステップＳｔ２１からステッ
プＳｔ２８までの操作によって、ＢＩＳＴを行なうこと
ができる。

【０１９９】図１５は、上記ＢＩＳＴを実施する際の、
半導体集積回路５０１の各端子における信号波形を示す
図である。図１５（ａ）は、検査開始端子５０３のシフ
ト動作モードから通常動作モードへの切替えが、ＰＬＬ
６０４のクロック信号の論理値が０のときに行なわれた
場合を示す図であり、図１５（ｂ）は、シフト動作モー
ドから通常動作モードへの切替えが、ＰＬＬ６０４のク
ロック信号の論理値が１のときに行なわれた場合を示す
図である。

【０２００】図１５（ｂ）と同じ状態（クロック制御端
子１３の０から１への切替えと、その後にＰＬＬ２０４
から出力される最初の立下りとの時間間隔（図中の幅Ｌ
ＡＧ）が非常に短い）である図２５（ｂ）に示した従来
の構成による動作では、非常に幅の小さいパルスＰ２を
含むパルスが回路内へ供給される。それに対して、本実
施形態の構成では、上記図１５（ａ）および図１５
（ｂ）のいずれの場合においても、ＰＬＬ２０４から出
力されたクロック信号のパルスが、クロック制御部５１
０のＡＮＤゲート６０６から完全な形で出力される。こ
のため、回路内の各部の誤動作を招くことがない。

【０２０１】従って、半導体集積回路５０１内のＰＬＬ
６０４を使ってＢＩＳＴに必要な実動作時の周波数のク
ロック信号を使用できるため、高速なテスタが不要とな
る。

【０２０２】また、上述の検査方法では、テスタに検査
停止端子５０６からの検査停止信号に応じて処理を行な
う機能が備わってない場合でも、検査を行なうことがで
きる。

【０２０３】（実施形態６）本実施形態では、半導体集
積回路５０１を検査する方法として、図１６に示す半導
体集積回路の検査方法を行なう場合について説明する。
図１６は、半導体集積回路５０１に対する検査方法を示
したフローチャートである。図１６に示す半導体集積回
路の検査方法は、検査停止端子５０６の信号をモニター
するステップＳｔ２６’のみが、上記実施形態５の半導
体集積回路の検査方法と異なり、その他のステップは上
記実施形態５と同じである。従って、以下にステップＳ
ｔ２６’のみ説明する。

【０２０４】ステップＳｔ２６’では、テスタを用いて
検査停止端子５０６からの検査停止信号をモニターす
る。具体的には、上記実施形態５の半導体集積回路の検
査方法において、ＭＩＳＲ９１０の値と、期待値レジス
タ９１１に格納されている被検査回路部５１４が正常で
ある場合の期待値との比較結果を判定結果出力端子５０
４から観測するテスタを、検査停止端子５０６からの検
査停止信号をモニターするためにも用いる。このことに
よって、検査停止端子５０６から検査停止信号１が出力
されたら、テスタは直ちに検査結果の解析を行なうこと
ができる。

【０２０５】図１４の半導体集積回路の検査方法では、
検査停止信号をモニターしていないので、検査の停止時
を外部から判断できない。このため、検査が停止してか
ら検査結果の解析操作に移るまでの時間を安全のために
予めが長く見積もっておく必要があり、時間的に無駄が
多い。しかし、上述の図１６に示す半導体集積回路の検
査方法では、検査停止後、直ちに検査結果の解析に移れ
るので、時間の無駄が生じないという利点がある。

【０２０６】（実施形態７）次に、組込み自己検査（Ｂ
ＩＳＴ）を行なう別の実施形態を説明する。

【０２０７】まず、本実施形態の半導体集積回路の構成
を説明する。

【０２０８】図１７は、本実施形態の半導体集積回路の
回路図である。本実施形態の半導体集積回路１８０１
は、組込み自己検査（ＢＩＳＴ）を実施するための構成
を備えている。

【０２０９】半導体集積回路１８０１は、図１７に示す
ように、半導体集積回路５０１、テストモード端子５０
２、検査開始端子５０３、判定結果出力端子５０４、検
査結果データ出力端子５０５、検査停止端子５０６、テ
ストクロック端子５０７、パルス数設定端子５０８、期
待値設定端子５０９、検査終了端子１８０７、クロック
制御部１８１０、検査入力データ発生部５１１、検査終
了制御部１８１２、検査結果解析部１８１３、および被
検査回路部５１４を備える。なお、検査入力データ発生
部５１１は、上記実施形態５と同様にＬＦＳＲを用いて
いる。

【０２１０】図１８は、図１７におけるクロック制御部
１８１０を示す回路図である。クロック制御部１８１０
は、検査開始端子５０３、テストモード端子５０２、ク
ロック出力端子６０３、ＰＬＬ６０４、フリップフロッ
プ６０５および６０６、ＡＮＤゲート６０９および６１
６、ＯＲゲート６１０、インバータ６１２および６１
７、検査停止端子６２０を備える。

【０２１１】以上の構成からわかるように、本実施形態
のクロック制御部１８１０は、上記実施形態５のクロッ
ク制御部５１０とほぼ同じ構成である。但し、クロック
制御部１８１０から検査終了制御部１８１３へのＰＬＬ
からのクロック信号を伝達するＰＬＬクロック端子１７
０１が設けられている点が異なる。

【０２１２】図１７に示すように、クロック制御部１８
１０から出力されるクロック信号は、検査入力データ発
生部１８１１、検査終了制御部１８１２、検査結果解析
部１８１３、被検査回路部５１４にそれぞれ供給され
る。また、クロック制御部１８１０のＰＬＬ６０４から
出力されるクロック信号は、検査終了制御部１６１３に
供給される。

【０２１３】次に、本実施形態の検査終了制御部につい
て説明する。図１９は、図１７における検査終了制御部
１８１２の回路図である。

【０２１４】本実施形態の検査終了制御部１８１２は、
パルス数設定端子５０８、テストクロック端子５０７、
検査開始端子５０３、クロック制御部１８１０のクロッ
ク出力端子６０３に接続されたクロック入力端子８０
４、検査停止端子５０６、ＰＬＬクロック端子１７０
１、検査終了端子１８０７、検査時間設定レジスタ１８
１１、ｘビットカウンタ１８１５、ｙビットカウンタ１
８１６、ｚビットカウンタ１８１７、比較器１８２１〜
１８２３、ＡＮＤゲート１８２４および１８２５、ＯＲ
ゲート１８２６および１８２７、ならびにインバータ１
８２８および１８２９を備える。

【０２１５】ｘビットカウンタ１８１５およびｙビット
カウンタ１８１６は、それぞれリセット端子Ｒｃを備え
る。このそれぞれのリセット端子Ｒｃは、それぞれＡＮ
Ｄゲート１８２４および１８２５を介して検査開始端子
５０３に接続されている。また、ｚビットカウンタ１８
１７も検査開始端子５０３に接続されている。

【０２１６】ｘビットカウンタ１８１５、ｙビットカウ
ンタ１８１６、およびｚビットカウンタ１８１７は、検
査開始端子５０３に入力される信号の論理値が０である
間、それぞれのリセット端子Ｒｃに信号の論理値０が入
力され、値が０に初期化されている。検査開始端子５０
３の信号の論理値が１で、且つそれぞれのクロック入力
端子ＣＫｃからクロック信号が入力されると、ｘビット
カウンタ１８１５、ｙビットカウンタ１８１６、ｚビッ
トカウンタ１８１７の値は、パルスの立下り信号に同期
して１ずつカウントアップする。

【０２１７】検査時間設定レジスタ１８１１は、パルス
数設定端子５０８に接続されており、テストクロック端
子５０７に接続されたクロック入力端子ＣＫｒと、ｘビ
ット、ｙビット、およびｚビットを備える。検査時間設
定レジスタ１８１１のｘビット、ｙビット、およびｚビ
ットは、それぞれｘビットカウンタ１８１５、ｙビット
カウンタ１８１６、およびｚビットカウンタ１８１７に
対応する。検査時間設定レジスタ１８１１は、１回あた
りの検査を実行する時間と、検査結果解析を実行する時
間と、検査実行および検査結果解析の繰返しを実行する
回数とを、それぞれｘビットと、ｙビットと、ｚビット
とを使って設定することができる。なお、本実施形態の
検査時間設定レジスタ１８１１は、ｘビットと、ｙビッ
トと、ｚビットとは、スキャンチェーンを構成してお
り、このスキャンチェーンによって数値を入力すること
ができるが、これに限定されない。

【０２１８】比較器１８２１は、入力側がｘビットカウ
ンタ１８１５と、検査時間設定レジスタ１８１１のｘビ
ットとに接続されており、出力側がＯＲゲート１８２７
と、インバータ１８２８とに接続されている。比較器１
８２１は、ｘビットカウンタ１８１５の値と、検査時間
設定レジスタ１８１１のｘビットの値とが等しい場合、
信号の論理値１を出力し、それ以外は信号の論理値０を
出力する。

【０２１９】比較器１８２２は、入力側がｙビットカウ
ンタ１８１６と、検査時間設定レジスタ１８１１のｙビ
ットとに接続されており、出力側がｚビットカウンタ１
８１７のクロック入力端子ＣＫｃと、インバータ１８２
９を介してＡＮＤゲート１８２４および１８２５とに接
続されている。比較器１８２２は、ｙビットカウンタ１
８１６の値と、検査時間設定レジスタ１８１１のｙビッ
トの値とが等しい場合、信号の論理値１を出力し、それ
以外は信号の論理値０を出力する。

【０２２０】比較器１８２３は、入力側がｚビットカウ
ンタ１８１６と、検査時間設定レジスタ１８１１のｚビ
ットとに接続されており、出力側が検査終了端子１８０
７と、ＯＲゲート１８２７とに接続されている。比較器
１８２３は、ｚビットカウンタ１８１７の値と、検査時
間設定レジスタ１８１１のｚビットの値とが等しい場
合、信号の論理値１を出力し、それ以外は信号の論理値
０を出力する。

【０２２１】図２０は、本実施形態の検査結果解析部を
示す回路図である。本実施形態の半導体集積回路は上記
実施形態５とほぼ同じ構成であり、上記実施形態５の検
査結果解析部５１３に代えて、図２０に示す検査結果解
析部１８１３を設けた点でのみ異なる。以下に、本実施
形態の検査結果解析部１８１３の回路構成を説明する。

【０２２２】検査結果解析部１８１３は、期待値設定端
子５０９、テストクロック端子５０７、検査開始端子５
０３、クロック出力端子６０３と接続されたクロック端
子９０４、被検査回路部５１４の出力からのデータ入力
端子９０５、判定結果出力端子５０４、検査結果データ
出力端子５０５、ＭＩＳＲ１８５０、期待値レジスタ１
８５１、ＥｘＯＲゲート１８５２、配線ＦＬおよびＯＲ
ゲート１８５３を備える。

【０２２３】ＭＩＳＲ１８５０は、検査開始端子５０３
に接続されたリセット端子Ｒｃ、テストクロック端子５
０７とクロック端子９０４とにＯＲゲート１８５３を介
して接続されているクロック入力端子ＣＫｍ、およびデ
ータ入力端子９０５のそれぞれに接続されたビットｂ１
〜ｂｎを備える。

【０２２４】ＭＩＳＲ１８５０は、検査開始端子５０３
に入力される信号の論理値が０である間、リセット端子
Ｒｍに信号の論理値０が入力され、全ビットｂ１〜ｂｎ
の値が常に０に初期化されている。検査開始端子５０３
の値が１で、かつＯＲゲート１８５３からクロック信号
が入力されると、パルスの立下り信号に同期して被検査
回路部５１４から出力されるデータを圧縮する。さらに
本実施形態のＭＩＳＲ１８５０は、シフトレジスタ機能
も備えており、ＯＲゲート１８５３から入力されたクロ
ック信号に同期して、検査結果データ出力端子５０５か
ら各ビットの値を１ビットずつ出力する。また、このと
き同時に、本実施形態のＭＩＳＲ１８５０は、出力され
た各ビットの値を、配線ＦＬを通じて各ビットにフィー
ドバックする。つまり、リング状のシフトレジスタとし
ても機能する。

【０２２５】期待値レジスタ１８５１は、期待値設定端
子５０９に接続されており、テストクロック端子５０７
に接続されたクロック入力端子ＣＫｒと、ビットｂ１〜
ｂｎとを備える。期待値レジスタ１８５１のビットｂ１
〜ｂｎは、それぞれＭＩＳＲ１８５０のビットｂ１〜ｂ
ｎと対応している。期待値レジスタ１８５１は、テスト
クロック端子５０７から入力されたクロック信号に同期
して各ビットの値を１ビットずつ出力する。

【０２２６】ＥｘＯＲゲート１８５２の入力側は、ＭＩ
ＳＲ１８５０および期待値レジスタ１８５１の出力側に
接続されており、ＥｘＯＲゲート１８５２の出力側は、
判定結果出力端子５０４に接続されている。

【０２２７】次に、半導体集積回路１８０１の検査方法
を、図を参照しながら説明する。図２１は、本実施形態
の半導体集積回路１８０１を検査対象とするＢＩＳＴを
示すフローチャートである。本実施形態の半導体集積回
路１８０１を検査対象とするＢＩＳＴを実施する際の、
半導体集積回路１８０１の各端子における信号波形は、
上記実施形態５の図１５と全く同じである。

【０２２８】実動作時における半導体集積回路１８０１
の動作は、上記実施形態５と同様である。すなわち、テ
ストモード端子５０２の値は０に固定される。このと
き、ＯＲゲート６１０の出力は１に固定されるため、Ａ
ＮＤゲート６０９の出力は、ＰＬＬ６０４のクロック信
号をそのまま出力する。

【０２２９】まず、図２１に示すように、ステップＳｔ
３１で検査を開始する。

【０２３０】次に、図２１に示すように、ステップＳｔ
３２において、ＰＬＬ６０４のクロック信号を、クロッ
ク出力端子６０３から出力されないようにする。具体的
には、テストモード端子５０２における信号の論理値を
１にする。なお、この値は検査中１に固定する。次に、
検査開始端子５０３およびテストクロック端子５０７に
おける信号の論理値をいずれも０にする。このとき、ク
ロック制御部１８１０では、フリップフロップ６０５、
６０６の出力端子Ｑから出力される値はすべて０になる
（出力端子ＮＱはから出力される値はすべて１にな
る）。このことによって、ＡＮＤゲート６０９の出力は
０に固定され、ＰＬＬ６０４のクロック信号は、クロッ
ク出力端子６０３から出力されなくなる。また、ｘビッ
トカウンタ１８１５、ｙビットカウンタ１８１６、およ
びｚビットカウンタ１８１７のそれぞれの値もすべて０
になる。

【０２３１】次に、図２１に示すように、ステップＳｔ
３３において検査条件を設定し、入力する。具体的に
は、検査のために被検査回路部５１４に入力されるクロ
ック信号のパルス数、および検査終了時におけるＭＩＳ
Ｒ１８５０の出力値の期待値を設定し、入力する。検査
条件の入力は、テストクロック端子５０７からクロック
信号を入力し、これに同期してパルス数設定端子５０
８、期待値設定端子５０９からそれぞれ検査時間設定レ
ジスタ１８１１、期待値レジスタ１８５１へスキャンイ
ンすることによって行なう。このときテストクロック端
子５０７から入力するクロック信号は、ＰＬＬ６０４に
比較して低周波数で構わない。検査時間設定レジスタ１
８１１、期待値レジスタ１８５１へのデータ入力が終了
したら、テストクロック端子５０７の値を再び０に固定
する。

【０２３２】上記のステップＳｔ３１〜Ｓｔ３３は、図
１５の期間ｔ１に相当する。

【０２３３】次にステップＳｔ３４では、ＰＬＬ６０４
のクロック信号を、クロック出力端子６０３から出力す
る。このステップＳｔ３４は、図１５の期間ｔ３に相当
する。具体的には、図１５に示すｔ２の時点で検査開始
端子５０３を１にする。この操作によって、図１５に示
すように、クロック出力端子６０３からＰＬＬ６０４の
クロック信号が出力され始める。なお、ステップＳｔ３
４におけるクロック制御部１８１０の動作は、上記実施
形態５のステップＳｔ２５におけるクロック制御部５１
０の動作とほぼ同じである。

【０２３４】クロック出力端子６０３からＰＬＬ６０４
のクロック信号が出力され始めると、クロック出力端子
６０３から出力されるクロック信号に同期して検査入力
データ発生部５１１から擬似乱数が発生される。このと
き、カウンタ１８１５は、０から順に１ずつカウントア
ップし、検査時間設定レジスタ１８１１と同じ値になる
まで検査停止端子５０６および検査終了端子１８０７か
ら０を出力する。さらにこのとき同時に、ＭＩＳＲ１８
５０は、被検査回路部５１４から出力されるデータを圧
縮する。

【０２３５】次に、ステップＳｔ３５では、検査停止信
号をモニターする。このステップＳｔ３５は、図１５に
示すｔ４の時点に相当する。ステップＳｔ３５における
本実施形態の半導体集積回路１８０１の具体的な動作は
以下の通りである。

【０２３６】ｘビットカウンタ１８１５の値が、検査時
間設定レジスタ１８１１のｘビットで指定されたテスト
クロックのパルス数（すなわち検査実行時間）と等しく
なると、比較器１８２１の出力値が１となる。このと
き、検査停止端子５０６から検査停止信号である１が出
力され、この信号は直ちにクロック制御部１８１０の端
子６２０に入力される。このとき、ＡＮＤゲート６１６
からの出力信号の論理値は０になるので、フリップフロ
ップ６０５および６０６が０になる。従って、クロック
出力端子６０３から出力される信号の論理値は、再び０
に固定される。これによって、ｘビットカウンタ１８１
５のカウントアップは停止する。これと同時に、検査入
力データ発生部５１１からの擬似乱数発生、ＭＩＳＲ１
８５０の動作も停止する。

【０２３７】次にステップＳｔ３６では、ステップＳｔ
３３で設定した繰返し回数がすべて終了したか否かを判
定する。終了していない場合は、ステップＳｔ３７へ進
み、繰返しがすべて終了した場合にはステップＳｔ３８
へ進む。

【０２３８】ステップＳｔ３７では、検査結果解析と次
回のＭＩＳＲ１８５０に対する期待値の設定および入力
を行なう。具体的には、上記ステップＳｔ３５では、Ｐ
ＬＬクロック端子１７０１には常にＰＬＬ６０４からの
クロック信号が入力されている。また、比較器１８２１
の出力値が１になっている。このため、ＰＬＬ６０４か
らのクロック信号がｙビットカウンタ１８１６に入力さ
れ、ｙビットカウンタ１８１６はカウントアップを開始
する。さらに上述のように、ステップＳｔ３５では、ク
ロック出力端子６０３から出力されるクロック信号は停
止している。この間にＭＩＳＲ１８５０の値を解析する
検査結果解析操作を行なう。なお、検査結果解析を実行
する時間（所要パルス数）を、検査時間設定レジスタ１
８１１のｙビットに指定する際には、検査結果解析操作
を行なうに十分な時間を、テストクロックのクロック周
波数およびＰＬＬ６０４のクロック周波数などから予め
見積もっておく必要がある。

【０２３９】検査停止端子５０６から０が出力されてい
る間の検査結果解析部１８１３の動作は、検査結果解析
部５１３と同じである。一方、ステップＳｔ３７におい
て、検査停止端子５０６から検査停止信号１が出力され
ることによって検査が停止すると、テストクロック端子
５０７からクロック信号を与え、ＭＩＳＲ１８５０およ
び期待値レジスタ１８５１をシフトレジスタ動作させ
る。この動作によって、ＭＩＳＲ１８５０中および期待
値レジスタ１８５１中に格納された値が１ビットずつ読
み出されて、ＥｘＯＲ１８５２で比較される。その比較
結果を判定結果出力端子５０４で観測することによっ
て、ＭＩＳＲ１８５０中に格納された検査結果が正常で
あるか、不良であるかを判別することができる。

【０２４０】次に、ｙビットカウンタ１８１６の値が、
検査時間設定レジスタ１８１１のｙビットの値と等しく
なると、比較器１８２２の出力値が１となる。このと
き、ｚビットカウンタ１８１７が１だけカウントアップ
されると同時に、ｘビットカウンタ１８１５およびｙビ
ットカウンタ１８１６のすべてのビットが０に初期化さ
れる。これにより、比較器１８２１、１８２２の出力値
は０になり、検査終了端子１８０７の信号の論理値は０
となる。

【０２４１】また、本実施形態の検査結果の解析におい
ては、テストクロック端子５０７からクロック信号を入
力することによって、ＭＩＳＲ１８５０の値と、被検査
回路部５１４が正常である場合の期待値を格納した期待
値レジスタ１８５１の値とを、１ビットずつ比較する。
さらに、その比較結果を判定結果出力端子５０４で観測
することによって、被検査回路部５１４に故障があるか
否かが判定すると同時に、テストクロック端子５０７か
らクロック信号を用いて期待値レジスタ１８５１の値を
読み出す際に、同時に期待値設定端子５０９から、次回
の繰返しにおけるＭＩＳＲ１８５０の期待値を設定し、
期待値レジスタ１８５１に入力する。

【０２４２】検査結果データ出力端子５０５からＭＩＳ
Ｒ１８５０の値をすべて読み出して、読み出した値を故
障診断のためのデータとする。これらの操作が終了した
ら、テストクロック端子５０７の値は再び０に固定す
る。

【０２４３】この後、検査時間設定レジスタ１８１１の
ｙビットに設定した検査結果解析時間が経過すると、検
査停止端子５０６の値が０になり、ステップＳｔ３５に
戻る。この繰り返し動作は、ｚビットカウンタ１８１７
の値が、検査時間設定レジスタ１８１１のｚビットに設
定した値（すなわち、検査実行および検査結果解析の繰
返しを実行する回数）になるまで継続される。

【０２４４】これらの検査実行、検査結果解析操作の繰
返しを行なうと、そのたびにカウンタ１８１７がカウン
トアップされる。ｚビットカウンタ１８１７の値が検査
時間設定レジスタ１８１１のｚビットの値と等しくなる
と（すなわち、検査実行および検査結果解析操作の繰返
し回数が設定値に達すると）、比較器１８２３の出力値
が１となり、検査終了端子１８０７と検査停止端子５０
６とが共に１となり、検査を終了する。

【０２４５】以上の操作によって、ＢＩＳＴによる故障
診断を行なうことができる。

【０２４６】半導体集積回路１８０１におけるクロック
制御部１８１０の動作は、上記実施形態５とほぼ同じで
あり、上記図１５（ａ）および図１５（ｂ）に示すよう
にＰＬＬ６０４から出力されたクロック信号のパルス
が、クロック制御部１８１０のＡＮＤゲート６０６から
完全な形で出力される。従って、ＰＬＬ６０４から出力
されたクロック信号が完全な形で回路内の各部（検査入
力データ発生部５１１、検査終了部１８１２、検査結果
解析部１８１３、被検査回路部５１４）へ供給されるた
め、回路内の各部の誤動作を招くことがない。このた
め、回路内の各部の誤動作を招くことがない。

【０２４７】つまり、半導体集積回路１８０１内のＰＬ
Ｌ６０４を用いて、ＢＩＳＴに必要な実動作時の周波数
のクロック信号を使用できるため、高速なテスタが不要
となる。

【０２４８】特に、本実施形態の検査結果解析部１８１
３を用いた場合、ＭＩＳＲ１８５０中に格納された検査
結果の値を、テストクロック端子５０７からのクロック
信号に同期して、各ビットの値を検査結果データ出力端
子５０５から１ビットずつ読み出すことができるので、
回路中の故障個所を特定するための情報を得ることがで
きる。また、本実施形態の検査結果解析部１８１３は、
ＭＩＳＲ１８５０から出力された各ビットの値を配線Ｆ
Ｌを通じて各ビットにフィードバックする、リング状の
シフトレジスタとしても機能するので、ＭＩＳＲ１８５
０からの値の読み出しが完了した時点では、ＭＩＳＲ１
８５０中の値は、再び読み出し前の状態へ戻る。この特
徴を使って、故障診断を行なうことができる。

【０２４９】なお、本実施形態では、ＭＩＳＲ１８５０
から出力された各ビットの値を各ビットにフィードバッ
クする配線ＦＬを設けているが、勿論配線ＦＬを設けな
い構成としてもよい。

【０２５０】（実施形態８）本実施形態では、半導体集
積回路５０１を検査する方法として、図２２に示す半導
体集積回路の検査方法を行なう場合について説明する。
図２２は、半導体集積回路１８０１に対する検査方法を
示したフローチャートである。図２２に示す半導体集積
回路の検査方法は、検査停止端子５０６の信号をモニタ
ーするステップＳｔ３７’のみが、上記実施形態７の半
導体集積回路の検査方法と異なり、その他のステップは
上記実施形態７と同じである。従って、以下にステップ
Ｓｔ３７’のみ説明する。

【０２５１】ステップＳｔ３７’では、故障が検出され
たかどうかを判定する。具体的には、ステップＳｔ３
７’では、ステップＳｔ３７において、判定結果出力端
子５０４で故障が観測されたかどうかを判定し、もし故
障が観測されていなければ、検査時間設定レジスタ１８
１１にｙビットで設定した検査結果解析時間が経過した
後、自動的にステップＳｔ３５へ進む。

【０２５２】一方、故障が観測されていれば、ただちに
ステップＳｔ３９へ進み、検査を終了する。この場合、
故障診断は最後に故障が検出された時点でのＭＩＳＲ１
８５０から読み出された故障した値と、それまでの繰返
しにおける検査結果解析操作において、ＭＩＳＲ１８５
０から読み出された正常な値（まだ故障の影響が現れて
いない時の値）を使って故障診断が行なわれる。

【０２５３】上記実施形態７と比較すると、本実施形態
の半導体集積回路の検査方法は、故障が検出された時点
で検査を終了するので、検査時間が短くて済む。

【０２５４】

【発明の効果】本発明によれば、実動作時と同じ周波数
の波形の安定したクロック信号を使用して検査を実行す
ることができる。

【図面の簡単な説明】

【図１】図１は、半導体集積回路の回路図である。

【図２】図２は、図１に示すクロック制御部およびクロ
ック生成部のさらに詳しい回路図を示す。

【図３】図３は、図１におけるスキャンフリップフロッ
プの内部構成を示す回路図である。

【図４】図４は、ディレイテストを示すフローチャート
である。

【図５】図５は、ディレイテストを実施する際の、半導
体集積回路の各端子における信号波形を示す図である。

【図６】図６は、クロック制御部を示す回路図である。

【図７】図７は、クロック制御部を示す回路図である。

【図８】図８は、クロック制御部を示す回路図である。

【図９】図９は、ディレイテストを実施する際の、半導
体集積回路の各端子における信号波形を示す図である。

【図１０】図１０は、半導体集積回路の回路図である。

【図１１】図１１は、図１０におけるクロック制御部を
示す回路図である。

【図１２】図１２は、図１０における検査終了制御部の
回路図である。

【図１３】図１３は、図１０における検査結果解析部の
回路図である。

【図１４】図１４は、ＢＩＳＴを示すフローチャートで
ある。

【図１５】図１５は、ＢＩＳＴを実施する際の、半導体
集積回路の各端子における信号波形を示す図である。

【図１６】図１６は、半導体集積回路に対する検査方法
を示したフローチャートである。

【図１７】図１７は、半導体集積回路の回路図である。

【図１８】図１８は、図１７におけるクロック制御部を
示す回路図である。

【図１９】図１９は、図１７における検査終了制御部１
８１２の回路図である。

【図２０】図２０は、検査結果解析部を示す回路図であ
る。

【図２１】図２１は、半導体集積回路を検査対象とする
ＢＩＳＴを示すフローチャートである。

【図２２】図２２は、半導体集積回路を検査対象とする
ＢＩＳＴを示すフローチャートである。

【図２３】図２３は、従来の半導体集積回路を示す回路
図である。

【図２４】図２４（ａ）および図２４（ｂ）は、ディレ
イテストを実施する際の、従来の半導体集積回路の各部
の信号波形を示す図である。

【図２５】図２５（ａ）および図２５（ｂ）は、ＢＩＳ
Ｔを実施する際の、従来の半導体集積回路の各部の信号
波形を示す図である。

【符号の説明】

１、５０１、１８０１ 半導体集積回路 ２、５０２ スキャンイネーブル端子 ３ スキャンイン端子 ４ スキャンアウト端子 ５、２５、３５、４５ クロック制御部 ６、２６、３６、４６ クロック生成部 ７ セレクタ ８ 組合せ回路部 ９ ＡＮＤゲート １０、１１、１２ スキャンフリップフロップ ＳＥ スキャンイネーブル端子 ＳＩ スキャンイン端子 ＣＫ、ＣＫ２、ＣＫ３、ＣＫ４ クロック入力端子 Ｄ、Ｄ２、Ｄ３、Ｄ４ データ入力端子 Ｑ、Ｑ２、Ｑ３、Ｑ４、ＮＱ２、ＮＱ４ 出力端子 Ｒ２、Ｒ４ リセット端子 ３０１ フリップフロップ ３０２ セレクタ １３ クロック制御端子 １４ テストモード端子 １５ テストクロック端子 １６ クロック切替え端子 ２０４ ＰＬＬ ２０５、２０６、２０７、２０８ フリップフロップ ２０９、２１６ ＡＮＤゲート ２１０、２１１ ＯＲゲート ２１２、２１７ インバータ ２１３ 出力端子 ２１５ カウンタ ２２０ フリップフロップ ５０２ テストモード端子 ５０３ 検査開始端子 ５０４ 判定結果出力端子 ５０５ 検査結果データ出力端子 ５０６ 検査停止端子 ５０７ テストクロック端子 ５０８ パルス数設定端子 ５０９ 期待値設定端子 ５１０、１８１０ クロック生成部 ５１１ 検査入力データ発生部 ５１２、１８１２ 検査終了制御部 ５１３、１８１３ 検査結果解析部 ５１４ 被検査回路部 ６０３ クロック出力端子 ６０４ ＰＬＬ ６０５、６０６ フリップフロップ ６０９、６１６ ＡＮＤゲート ６１０ ＯＲゲート ６１２、６１７ インバータ ６２０ 検査停止端子 ８０４ クロック入力端子 ８１０ カウンタ ８１１ レジスタ ８１２ ＥｘＯＲゲート ８１３ ＮＯＲゲート Ｒｃ、Ｒｍ リセット端子 ＣＫｃ、ＣＫｒ クロック入力端子、 ９０４ クロック端子 ９０５ データ入力端子 ９１０、１８５０ ＭＩＳＲ ９１１、１８５１ 期待値レジスタ ９１２、１８５２ ＥｘＯＲゲート ９１３ ＯＲゲート Ｒｃ リセット端子 ＣＫｍ クロック入力端子 ＣＫｒ クロック入力端子 １７０１ ＰＬＬクロック端子 １８０７ 検査終了端子 １８１５、１８１６、１８１７ カウンタ １８２１、１８２２、１８２３ 比較器 １８２４、１８２５ ＡＮＤゲート １８２６、１８２７、１８５３ ＯＲゲート １８２８、１８２９ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市川 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 吉村 正義 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 石村 貴志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AA05 AB04 AC03 AC14 AD05 AG08 AH01 AK23 AK29 AL09 5F038 CD09 DT02 DT03 DT04 DT06 DT08 DT15 EZ20

Claims (23)

【特許請求の範囲】
1. 【請求項１】 クロック信号を生成するクロック生成
   部、および外部からクロック出力指令信号を受ける出力
   指令信号入力部を有するクロック制御部と、 上記クロック制御部から出力される出力クロック信号に
   よって制御される内部回路とを備え、 上記クロック制御部は、上記出力指令信号を受けた時刻
   からある期間が経過したときに、上記出力クロック信号
   を上記内部回路に出力するように構成されていることを
   特徴とする半導体集積回路。
2. 【請求項２】 請求項１に記載の半導体集積回路におい
   て、 上記クロック制御部は、あるパルス数の上記出力クロッ
   ク信号を上記内部回路に出力した後、一定の論理値信号
   を上記内部回路に出力するように構成されていることを
   特徴とすることを特徴とする半導体集積回路。
3. 【請求項３】 請求項１に記載の半導体集積回路におい
   て、 上記内部回路は、検査入力データ発生部と、検査終了制
   御部と、検査結果解析部と、被検査回路部とを備え、 上記検査入力データ発生部と、上記検査終了制御部と、
   上記検査結果解析部とは、上記出力クロック信号を用い
   て上記被検査回路部を検査するように構成されているこ
   とを特徴とする半導体集積回路。
4. 【請求項４】 請求項３に記載の半導体集積回路におい
   て、 上記検査終了制御部は、上記出力クロック信号のパルス
   数を検知する回路と、上記出力クロック信号のパルス数
   があるパルス数に達したときに、上記出力クロック信号
   の内部回路への出力を停止するための停止信号を出力す
   る停止信号出力部とを備えることを特徴とする半導体集
   積回路。
5. 【請求項５】 請求項４に記載の半導体集積回路におい
   て、 上記クロック制御部は、上記停止信号出力部の停止信号
   をフィードバックして受けるように接続されており、上
   記停止信号出力部に上記停止信号が出力されたときに、
   一定の論理値信号を上記内部回路に出力するように構成
   されていることを特徴とする半導体集積回路。
6. 【請求項６】 請求項３に記載の半導体集積回路におい
   て、 上記検査終了制御部は、外部に検査を終了するための終
   了信号を出力する終了信号出力部をさらに備え、 上記出力クロック信号の上記クロック制御部から上記内
   部回路への出力と、上記出力によって上記検査結果解析
   部に入力された結果の読み出しとの繰り返しを行ない、
   上記繰り返しの回数がある数に達した後、上記検査終了
   制御部が上記終了信号出力部に上記終了信号を出力する
   ように構成されていることを特徴とする半導体集積回
   路。
7. 【請求項７】 請求項３に記載の半導体集積回路におい
   て、 上記検査終了制御部は、第１数値入力部を有するレジス
   タと、上記出力クロック信号の内部回路への出力を停止
   するための停止信号を出力する停止信号出力部とを備
   え、 上記クロック制御部から出力される上記クロック信号の
   パルス数が上記第１数値入力部の数値と一致したとき
   に、上記停止信号を上記停止信号出力部に出力するよう
   に構成されていることを特徴とする半導体集積回路。
8. 【請求項８】 請求項７に記載の半導体集積回路におい
   て、 上記検査終了制御部は、外部に終了信号を出力する終了
   信号出力部をさらに備え、 上記レジスタは、第２数値入力部と、外部から任意の数
   値を入力可能な第３数値入力部とをさらに備え、 上記出力クロック信号の上記クロック制御部から上記内
   部回路への出力と、上記出力によって上記検査結果解析
   部に入力された結果の読み出しと、上記読み出しに要し
   たパルス数が、上記第２数値入力部の数値と一致したと
   きの、上記停止信号の上記検査終了制御部から上記停止
   信号出力部への出力との繰り返しを行ない、 上記出力クロック信号の出力、上記読み出しおよび上記
   停止信号の出力の繰り返しの回数が上記第３数値入力部
   の数値と一致したときに、上記検査終了制御部が検査終
   了信号を上記終了信号出力部に出力するように構成され
   ていることを特徴とする半導体集積回路。
9. 【請求項９】 請求項８に記載の半導体集積回路におい
   て、 上記第１数値入力部と、上記第２数値入力部とは、外部
   から任意の数値を入力可能なことを特徴とする半導体集
   積回路。
10. 【請求項１０】 請求項９に記載の半導体集積回路にお
    いて、 上記第１数値入力部、上記第２数値入力部および上記第
    ３数値入力部は、スキャンチェーンを構成しており、上
    記スキャンチェーンによって、数値を入力されることを
    特徴とする半導体集積回路。
11. 【請求項１１】 請求項３に記載の半導体集積回路にお
    いて、 上記検査結果解析部は、上記被検査回路部の検査結果の
    実測値を格納する検査結果レジスタと、上記被検査回路
    部の検査結果の期待値を格納する期待値レジスタと、上
    記検査結果の実測値と上記検査結果の期待値とを比較す
    る比較部を有することを特徴とする半導体集積回路。
12. 【請求項１２】 請求項１１に記載の半導体集積回路に
    おいて、 上記検査結果レジスタは、被検査回路部の検査結果の実
    測値を１ビットずつ出力する機能を備え、 上記比較器は、１ビットずつ比較するように構成されて
    いることを特徴とする半導体集積回路。
13. 【請求項１３】 請求項１１に記載の半導体集積回路に
    おいて、 上記比較部は、１パルスのクロック信号の入力によっ
    て、上記検査結果レジスタから出力される実測値と上記
    期待値レジスタから出力される期待値とを一括して比較
    する機能を備えていることを特徴とする半導体集積回
    路。
14. 【請求項１４】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、上記クロック制御部
    から出力される出力クロック信号によって制御される内
    部回路とを備え、上記出力指令信号を受けた時刻からあ
    る期間が経過したときに、上記出力クロック信号を上記
    内部回路に出力するように構成されている半導体集積回
    路の検査方法であって、 上記時刻以降では、上記出力クロック信号を用いて上記
    内部回路をスキャン方式によって検査することを特徴と
    する半導体集積回路の検査方法。
15. 【請求項１５】 請求項１４に記載の半導体集積回路の
    検査方法において、 上記クロック制御部は、外部からテストクロック信号を
    受けるテストクロック信号入力部をさらに有し、 上記スキャン方式を用いる半導体集積回路の検査は、上
    記時刻以前には、上記クロック制御部が出力クロック信
    号として上記テストクロック信号を上記内部回路に出力
    するスキャン方式によるディレイテストであることを特
    徴とする半導体集積回路の検査方法。
16. 【請求項１６】 請求項１４に記載の半導体集積回路の
    検査方法において、 上記出力指令信号は、論理値の立上りまたは立下りであ
    ることを特徴とする半導体集積回路の検査方法。
17. 【請求項１７】 請求項１６に記載の半導体集積回路の
    検査方法において、 上記出力指令信号は、一定の論理値に維持されることを
    特徴とする半導体集積回路の検査方法。
18. 【請求項１８】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、 検査入力データ発生部と、検査終了制御部と、検査結果
    解析部と、被検査回路部とを有し、上記クロック制御部
    から出力される出力クロック信号によって制御される内
    部回路とを備え、 上記内部回路の上記検査入力データ発生部と、上記検査
    終了制御部と、上記検査結果解析部とは、上記出力クロ
    ック信号によって上記被検査回路部を検査するように構
    成された半導体集積回路の検査方法であって、 上記出力指令信号を受けた時刻から、上記クロック制御
    部が上記内部回路に出力する上記出力クロック信号のパ
    ルス数を設定するステップ（ａ）と、 上記クロック制御部が、上記出力指令信号を受けた時刻
    からある期間が経過したときに、上記出力クロック信号
    を上記内部回路に出力するステップ（ｂ）と、 上記ステップ（ａ）で設定された上記パルス数の上記出
    力クロック信号の入力が完了した以降に、上記検査結果
    解析部から検査結果を読み出すステップ（ｃ）と、 を含む半導体集積回路の検査方法。
19. 【請求項１９】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、 検査入力データ発生部と、終了信号出力部を有する検査
    終了制御部と、検査結果解析部と、被検査回路部とを有
    し、上記クロック制御部から出力される出力クロック信
    号によって制御される内部回路とを備え、 上記内部回路の上記検査入力データ発生部と、上記検査
    終了制御部と、上記検査結果解析部とは、上記出力クロ
    ック信号によって上記被検査回路部を検査するように構
    成された半導体集積回路の検査方法であって、 上記出力指令信号を受けた時刻から、上記クロック制御
    部が上記内部回路に出力する上記出力クロック信号のパ
    ルス数を設定するステップ（ａ）と、 上記出力指令信号を受けた時刻からある期間が経過した
    ときに、上記クロック制御部が上記出力クロック信号を
    上記内部回路に出力するステップ（ｂ）と、 上記ステップ（ａ）で設定された上記パルス数の上記出
    力クロック信号の入力が完了したときに、上記検査終了
    制御部が検査を終了するための終了信号を上記終了信号
    出力部に出力するステップ（ｃ）と、 上記終了信号を受けた上記検査結果解析部から検査結果
    を読み出すステップ（ｄ）と、 を含む半導体集積回路の検査方法。
20. 【請求項２０】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、 検査入力データ発生部と、検査終了制御部と、検査結果
    解析部と、被検査回路部とを有し、上記クロック制御部
    から出力される出力クロック信号によって制御される内
    部回路とを備え、 上記内部回路の上記検査入力データ発生部と、上記検査
    終了制御部と、上記検査結果解析部とは、上記出力クロ
    ック信号によって上記被検査回路部を検査するように構
    成された半導体集積回路の検査方法であって、 上記出力指令信号を受けた時刻からある期間が経過した
    ときに、上記クロック制御部が上記出力クロック信号を
    上記内部回路に出力するステップ（ａ）と、上記検査結
    果解析部に入力された結果を読み出すステップ（ｂ）と
    を含み、 上記ステップ（ａ）と上記ステップ（ｂ）とを繰り返す
    ことを特徴とする半導体集積回路の検査方法。
21. 【請求項２１】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、 検査入力データ発生部と、数値入力部を有するレジスタ
    および停止信号出力部を備える検査終了制御部と、検査
    結果解析部と、被検査回路部とを有し、上記クロック制
    御部から出力される出力クロック信号によって制御され
    る内部回路とを備え、 上記内部回路の上記検査入力データ発生部と、上記検査
    終了制御部と、上記検査結果解析部とは、上記出力クロ
    ック信号によって上記被検査回路部を検査するように構
    成された半導体集積回路の検査方法であって、 上記出力指令信号を受けた時刻から、上記クロック制御
    部が上記内部回路に出力する上記出力クロック信号のパ
    ルス数を上記数値入力部に入力するステップ（ａ）と、 上記出力指令信号を受けた時刻からある期間が経過した
    ときに、上記クロック制御部が上記出力クロック信号を
    上記内部回路に出力するステップ（ｂ）と、 上記クロック制御部から出力される上記クロック信号の
    パルス数が上記数値入力部の数値と一致したときに、上
    記出力クロック信号の内部回路への出力を停止するため
    の停止信号を上記停止信号出力部に出力するステップ
    （ｃ）と、 上記検査結果解析部から検査結果を読み出すステップ
    （ｄ）とを含み、 上記ステップ（ａ）から（ｄ）までを、上記ステップ
    （ｄ）と同時に次の上記ステップ（ａ）を実行するよう
    に繰り返すことを特徴とする半導体集積回路の検査方
    法。
22. 【請求項２２】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、 検査入力データ発生部と、検査終了制御部と、検査結果
    解析部と、被検査回路部とを有し、上記クロック制御部
    から出力される出力クロック信号によって制御される内
    部回路とを備え、 上記内部回路の上記検査入力データ発生部と、上記検査
    終了制御部と、上記検査結果解析部とは、上記出力クロ
    ック信号によって上記被検査回路部を検査するように構
    成された半導体集積回路の検査方法であって、 上記出力指令信号を受けた時刻からある期間が経過した
    ときに、上記クロック制御部が上記出力クロック信号を
    上記内部回路に出力するステップ（ａ）と、 上記ステップ（ａ）によって上記検査結果解析部に入力
    された結果を読み出すステップ（ｂ）と、 上記ステップ（ａ）と上記ステップ（ｂ）とを繰り返
    し、上記ステップ（ｂ）において読み出された上記結果
    に不良が確認された時点で半導体集積回路の検査を終了
    するステップ（ｃ）と、 を含む半導体集積回路の検査方法。
23. 【請求項２３】 クロック信号を生成するクロック生成
    部、および外部から出力指令信号を受ける出力指令信号
    入力部を有するクロック制御部と、 検査入力データ発生部と、終了信号出力部を備える検査
    終了制御部と、検査結果解析部と、被検査回路部とを有
    し、上記クロック制御部から出力される出力クロック信
    号によって制御される内部回路とを備え、 上記内部回路の上記検査入力データ発生部と、上記検査
    終了制御部と、上記検査結果解析部とは、上記出力クロ
    ック信号によって上記被検査回路部を検査するように構
    成された半導体集積回路の検査方法であって、 上記出力指令信号を受けた時刻からある期間が経過した
    ときに、上記クロック制御部が上記出力クロック信号を
    上記内部回路に出力するステップ（ａ）と、 上記検査結果解析部に入力された結果を読み出すステッ
    プ（ｂ）とを含み、 上記ステップ（ａ）と上記ステップ（ｂ）とを繰り返
    し、上記繰り返しの回数がある数に達すると、上記検査
    終了制御部が上記終了信号出力部に終了信号を出力した
    後に、上記ステップ（ｂ）において読み出された上記結
    果に基づいて故障診断を行なうステップ（ｃ）と、 を含む半導体集積回路の検査方法。