JP2002071758A - 半導体集積回路のテスト装置 - Google Patents
半導体集積回路のテスト装置Info
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- JP2002071758A JP2002071758A JP2000259863A JP2000259863A JP2002071758A JP 2002071758 A JP2002071758 A JP 2002071758A JP 2000259863 A JP2000259863 A JP 2000259863A JP 2000259863 A JP2000259863 A JP 2000259863A JP 2002071758 A JP2002071758 A JP 2002071758A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
Abstract
(57)【要約】
【課題】 詳細な故障箇所を特定することを可能にする
半導体集積回路のテスト装置を得ること。 【解決手段】 実動作周波数を用いて被テスト回路１を
テストする半導体集積回路のテスト装置において、被テ
スト回路１内に設けられ、テストを実行するスキャンパ
スと、テスト終了後、実動作周波数に比して低い周波数
のＴＣＫ信号のエッジに同期してテスト結果をスキャン
アウトさせるＨＬＤ信号を生成してスキャンパスに出力
するテストパターン発生回路２とを備える。
半導体集積回路のテスト装置を得ること。 【解決手段】 実動作周波数を用いて被テスト回路１を
テストする半導体集積回路のテスト装置において、被テ
スト回路１内に設けられ、テストを実行するスキャンパ
スと、テスト終了後、実動作周波数に比して低い周波数
のＴＣＫ信号のエッジに同期してテスト結果をスキャン
アウトさせるＨＬＤ信号を生成してスキャンパスに出力
するテストパターン発生回路２とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリやＩＰ
（intellectual property：電子回路の機能ブロック）
等の半導体集積回路をテストする半導体集積回路のテス
ト装置に関し、特に、実動作周波数を用いて半導体集積
回路をテストする半導体集積回路のテスト装置に関する
ものである。
（intellectual property：電子回路の機能ブロック）
等の半導体集積回路をテストする半導体集積回路のテス
ト装置に関し、特に、実動作周波数を用いて半導体集積
回路をテストする半導体集積回路のテスト装置に関する
ものである。
【０００２】
【従来の技術】従来の半導体集積回路のテスト装置とし
て、たとえば、テスト対象である半導体集積回路にテス
ト装置を組み込んでＢＩＳＴ（Built In Self Test：自
己診断テスト）を行うものが知られている。このＢＩＳ
Ｔのインターフェースは、ＩＥＥＥ１１４９．１に規定
された仕様が標準となっている。このＩＥＥＥ１１４
９．１で用意されているステートや外部専用ピンを用い
てＢＩＳＴを動作させることが一般的になりつつある。
て、たとえば、テスト対象である半導体集積回路にテス
ト装置を組み込んでＢＩＳＴ（Built In Self Test：自
己診断テスト）を行うものが知られている。このＢＩＳ
Ｔのインターフェースは、ＩＥＥＥ１１４９．１に規定
された仕様が標準となっている。このＩＥＥＥ１１４
９．１で用意されているステートや外部専用ピンを用い
てＢＩＳＴを動作させることが一般的になりつつある。
【０００３】図１２は、ＩＥＥＥ１１４９．１を利用し
た従来の半導体集積回路の構成を示す図である。この半
導体集積回路は、被テスト回路６１と、テスト用の信号
を生成して被テスト回路６１に出力するテストパターン
発生回路６２と、被テスト回路６１からテスト結果を入
力して圧縮するテスト結果圧縮回路６３と、テストパタ
ーン発生回路６２にデータを出力し、テスト結果圧縮回
路６３から圧縮されたテスト結果を入力するテストデー
タレジスタ６４と、図示しない外部の信号生成装置から
テスト・データ・イン（ＴＤＩ）信号およびテストモー
ド選択（ＴＭＳ）信号を入力し、テストデータレジスタ
６４にデータを出力するＴＡＰｃ（テスト・アクセス・
ポート・コントローラ）６５と、ＴＡＰｃ６５による制
御に応じてテストデータレジスタ６４からの信号または
ＴＡＰｃ６５からの信号のいずれか一方を選択して出力
するセレクタ回路６６と、セレクタ回路６６からの信号
をテスト用のテストクロック（ＴＣＫ）信号の立ち下が
りエッジのタイミングでラッチしてＴＤＯ（テスト・デ
ータ・アウト）端子に出力するフリップフロップ（Ｆ
Ｆ）回路６７とを備える。
た従来の半導体集積回路の構成を示す図である。この半
導体集積回路は、被テスト回路６１と、テスト用の信号
を生成して被テスト回路６１に出力するテストパターン
発生回路６２と、被テスト回路６１からテスト結果を入
力して圧縮するテスト結果圧縮回路６３と、テストパタ
ーン発生回路６２にデータを出力し、テスト結果圧縮回
路６３から圧縮されたテスト結果を入力するテストデー
タレジスタ６４と、図示しない外部の信号生成装置から
テスト・データ・イン（ＴＤＩ）信号およびテストモー
ド選択（ＴＭＳ）信号を入力し、テストデータレジスタ
６４にデータを出力するＴＡＰｃ（テスト・アクセス・
ポート・コントローラ）６５と、ＴＡＰｃ６５による制
御に応じてテストデータレジスタ６４からの信号または
ＴＡＰｃ６５からの信号のいずれか一方を選択して出力
するセレクタ回路６６と、セレクタ回路６６からの信号
をテスト用のテストクロック（ＴＣＫ）信号の立ち下が
りエッジのタイミングでラッチしてＴＤＯ（テスト・デ
ータ・アウト）端子に出力するフリップフロップ（Ｆ
Ｆ）回路６７とを備える。
【０００４】ＴＡＰｃ６５は、テストパターン発生回路
６２およびテストデータレジスタ６４に対し、テストを
実行するテストモードと通常動作を行う通常動作モード
との切替えを制御するテストモード切替信号（ＴＥＳＴ
ＭＯＤＥ信号）を出力する。図１２では、ＴＡＰｃ６５
でＴＥＳＴＭＯＤＥ信号を設定する例を示しているが、
チップの外部ピンから直接設定するようにしてもよい。
６２およびテストデータレジスタ６４に対し、テストを
実行するテストモードと通常動作を行う通常動作モード
との切替えを制御するテストモード切替信号（ＴＥＳＴ
ＭＯＤＥ信号）を出力する。図１２では、ＴＡＰｃ６５
でＴＥＳＴＭＯＤＥ信号を設定する例を示しているが、
チップの外部ピンから直接設定するようにしてもよい。
【０００５】図１３は、図１２に示した被テスト回路６
１，テスト結果圧縮回路６３およびテストデータレジス
タ６４の構成を示す図である。被テスト回路６１は、複
数の被テストブロック７１−１〜７１−３と、被テスト
ブロック７１−１〜７１−３の出力端子ＤＯ７１〜ＤＯ
７４，ＤＯ８１〜ＤＯ８３およびＤＯ９１〜ＤＯ９３か
らテスト結果を入力して保持するテスト結果保持回路７
２−１１〜７２−１４，７２−２１〜７２−２３および
７２−３１〜７２−３３とを備える。
１，テスト結果圧縮回路６３およびテストデータレジス
タ６４の構成を示す図である。被テスト回路６１は、複
数の被テストブロック７１−１〜７１−３と、被テスト
ブロック７１−１〜７１−３の出力端子ＤＯ７１〜ＤＯ
７４，ＤＯ８１〜ＤＯ８３およびＤＯ９１〜ＤＯ９３か
らテスト結果を入力して保持するテスト結果保持回路７
２−１１〜７２−１４，７２−２１〜７２−２３および
７２−３１〜７２−３３とを備える。
【０００６】テスト結果圧縮回路６３は、各被テストブ
ロック７１−１〜７１−３に対応するテスト結果保持回
路７２−１１〜７２−１４，７２−２１〜７２−２３お
よび７２−３１〜７２−３３からシフトアウトされるテ
スト結果を一方の入力端子に入力するＡＮＤ回路７３−
１〜７３−３と、各ＡＮＤ回路７３−１〜７３−３の出
力信号を保持し、保持した信号を各ＡＮＤ回路７３−１
〜７３−３の他方の入力端子およびテストデータレジス
タ６４に出力する保持回路７４−１〜７４−３とを備え
る。
ロック７１−１〜７１−３に対応するテスト結果保持回
路７２−１１〜７２−１４，７２−２１〜７２−２３お
よび７２−３１〜７２−３３からシフトアウトされるテ
スト結果を一方の入力端子に入力するＡＮＤ回路７３−
１〜７３−３と、各ＡＮＤ回路７３−１〜７３−３の出
力信号を保持し、保持した信号を各ＡＮＤ回路７３−１
〜７３−３の他方の入力端子およびテストデータレジス
タ６４に出力する保持回路７４−１〜７４−３とを備え
る。
【０００７】被テスト回路６１，テストパターン発生回
路６２およびテスト結果圧縮回路６３は、実動作周波数
のシステムクロック（ＳＹＳＣＬＫ）信号を用いて動作
する。一方、テストデータレジスタ６４およびＴＡＰｃ
６５は、実動作周波数に比して低い周波数のＴＣＫ信号
を用いて動作する。テスト結果圧縮回路６３は、各出力
端子ＤＯ７１〜ＤＯ７４，ＤＯ８１〜ＤＯ８３およびＤ
Ｏ９１〜ＤＯ９３からのテスト結果を各被テストブロッ
ク７１−１〜７１−３ごとに１ビットに圧縮し、圧縮し
たテスト結果をテストデータレジスタ６４に出力する。
テストデータレジスタ６４のビット数ｎは、テスト結果
圧縮回路６３による圧縮後のビット数ｍに比して大きく
する。
路６２およびテスト結果圧縮回路６３は、実動作周波数
のシステムクロック（ＳＹＳＣＬＫ）信号を用いて動作
する。一方、テストデータレジスタ６４およびＴＡＰｃ
６５は、実動作周波数に比して低い周波数のＴＣＫ信号
を用いて動作する。テスト結果圧縮回路６３は、各出力
端子ＤＯ７１〜ＤＯ７４，ＤＯ８１〜ＤＯ８３およびＤ
Ｏ９１〜ＤＯ９３からのテスト結果を各被テストブロッ
ク７１−１〜７１−３ごとに１ビットに圧縮し、圧縮し
たテスト結果をテストデータレジスタ６４に出力する。
テストデータレジスタ６４のビット数ｎは、テスト結果
圧縮回路６３による圧縮後のビット数ｍに比して大きく
する。
【０００８】この半導体集積回路の動作では、まず、Ｔ
ＡＰｃ６５のＩＲ（命令レジスタ）にテストデータレジ
スタ６４を選択する命令を与える。この命令が与えられ
ると、ＴＥＳＴＭＯＤＥ信号は「０」から「１」にな
り、半導体集積回路がテストモードになる。つぎに、Ｓ
ｈｉｆｔＤＲ状態によってテストデータレジスタ６４に
命令をセットする。つぎに、ＵｐｄａｔｅＤＲ状態によ
ってテストデータレジスタ６４からテストパターン発生
回路６２に命令を与える。つぎに、ＲｕｎＴｅｓｔ／Ｉ
ｄｌｅ状態によってＢＩＳＴを実行する。テスト結果は
テスト結果圧縮回路６３によって圧縮される。つぎに、
ＣａｐｔｕｒｅＤＲ状態によって、テスト結果圧縮回路
６３が圧縮したテスト結果をテストデータレジスタ６４
に蓄える。そして、ＳｈｉｆｔＤＲ状態によって、テス
トデータレジスタ６４に蓄えられたデータをＴＤＯ端子
から出力する。
ＡＰｃ６５のＩＲ（命令レジスタ）にテストデータレジ
スタ６４を選択する命令を与える。この命令が与えられ
ると、ＴＥＳＴＭＯＤＥ信号は「０」から「１」にな
り、半導体集積回路がテストモードになる。つぎに、Ｓ
ｈｉｆｔＤＲ状態によってテストデータレジスタ６４に
命令をセットする。つぎに、ＵｐｄａｔｅＤＲ状態によ
ってテストデータレジスタ６４からテストパターン発生
回路６２に命令を与える。つぎに、ＲｕｎＴｅｓｔ／Ｉ
ｄｌｅ状態によってＢＩＳＴを実行する。テスト結果は
テスト結果圧縮回路６３によって圧縮される。つぎに、
ＣａｐｔｕｒｅＤＲ状態によって、テスト結果圧縮回路
６３が圧縮したテスト結果をテストデータレジスタ６４
に蓄える。そして、ＳｈｉｆｔＤＲ状態によって、テス
トデータレジスタ６４に蓄えられたデータをＴＤＯ端子
から出力する。
【０００９】このように、初期設定やテスト結果のＴＤ
Ｏ端子への出力は、低周波数のＴＣＫ信号を用いて行
い、テスト動作は、半導体集積回路が実際に動作する場
合に用いる実動作周波数のＳＹＳＣＬＫ信号を用いて行
う。これにより、ＳＹＳＣＬＫ信号以外の信号を低速に
することができ、テスタのコストを低減することができ
る。
Ｏ端子への出力は、低周波数のＴＣＫ信号を用いて行
い、テスト動作は、半導体集積回路が実際に動作する場
合に用いる実動作周波数のＳＹＳＣＬＫ信号を用いて行
う。これにより、ＳＹＳＣＬＫ信号以外の信号を低速に
することができ、テスタのコストを低減することができ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、テスト結果を圧縮して出力するた
め、詳細な故障箇所を特定することができないという問
題点があった。なお、テスト結果保持回路と同数のビッ
ト数のテストデータレジスタを設け、テスト結果を圧縮
せずに出力すれば、詳細な故障箇所を特定することがで
きるが、テストデータレジスタの面積およびテスト結果
保持回路・テストデータレジスタ間の配線が増大するた
め、実現が難しい。
来の技術によれば、テスト結果を圧縮して出力するた
め、詳細な故障箇所を特定することができないという問
題点があった。なお、テスト結果保持回路と同数のビッ
ト数のテストデータレジスタを設け、テスト結果を圧縮
せずに出力すれば、詳細な故障箇所を特定することがで
きるが、テストデータレジスタの面積およびテスト結果
保持回路・テストデータレジスタ間の配線が増大するた
め、実現が難しい。
【００１１】この発明は、上記に鑑みてなされたもので
あって、詳細な故障箇所を特定することを可能にする半
導体集積回路のテスト装置を得ることを目的とする。
あって、詳細な故障箇所を特定することを可能にする半
導体集積回路のテスト装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、この発明にかかる半導体集積回
路のテスト装置にあっては、実動作周波数を用いて半導
体集積回路をテストする半導体集積回路のテスト装置に
おいて、テストを実行するスキャンパスを形成したテス
ト回路と、テスト終了後、実動作周波数に比して低い周
波数のテストクロック信号のエッジに同期してテスト結
果をスキャンアウトさせるスキャンアウト制御信号を生
成して前記テスト回路に出力する制御回路と、を具備す
ることを特徴とする。
目的を達成するために、この発明にかかる半導体集積回
路のテスト装置にあっては、実動作周波数を用いて半導
体集積回路をテストする半導体集積回路のテスト装置に
おいて、テストを実行するスキャンパスを形成したテス
ト回路と、テスト終了後、実動作周波数に比して低い周
波数のテストクロック信号のエッジに同期してテスト結
果をスキャンアウトさせるスキャンアウト制御信号を生
成して前記テスト回路に出力する制御回路と、を具備す
ることを特徴とする。
【００１３】この発明によれば、スキャンパスを有する
テスト回路が、半導体集積回路のテストを実行し、制御
回路が、テスト終了後、実動作周波数に比して低い周波
数のテストクロック信号のエッジに同期してテスト結果
をスキャンアウトさせるスキャンアウト制御信号を生成
してテスト回路に出力する。これにより、圧縮されてい
ないテスト結果をテストクロック信号のタイミングで出
力することができる。
テスト回路が、半導体集積回路のテストを実行し、制御
回路が、テスト終了後、実動作周波数に比して低い周波
数のテストクロック信号のエッジに同期してテスト結果
をスキャンアウトさせるスキャンアウト制御信号を生成
してテスト回路に出力する。これにより、圧縮されてい
ないテスト結果をテストクロック信号のタイミングで出
力することができる。
【００１４】つぎの発明にかかる半導体集積回路のテス
ト装置にあっては、さらに、テスト終了後、所定時間を
カウントするカウンタ回路を具備し、前記制御回路は、
前記カウンタ回路が前記所定時間をカウントした後、前
記スキャンアウト制御信号を生成して前記テスト回路に
出力することを特徴とする。
ト装置にあっては、さらに、テスト終了後、所定時間を
カウントするカウンタ回路を具備し、前記制御回路は、
前記カウンタ回路が前記所定時間をカウントした後、前
記スキャンアウト制御信号を生成して前記テスト回路に
出力することを特徴とする。
【００１５】この発明によれば、カウンタ回路が、テス
ト終了後、所定時間をカウントし、制御回路が、カウン
タ回路が所定時間をカウントした後、スキャンアウト制
御信号を生成してテスト回路に出力する。これにより、
タイミングのずれをキャンセルすることができる。
ト終了後、所定時間をカウントし、制御回路が、カウン
タ回路が所定時間をカウントした後、スキャンアウト制
御信号を生成してテスト回路に出力する。これにより、
タイミングのずれをキャンセルすることができる。
【００１６】つぎの発明にかかる半導体集積回路のテス
ト装置にあっては、テスト終了後の所定時間、前記制御
回路へのテストクロック信号の供給が停止され、前記所
定時間経過後、前記制御回路へのテストクロック信号の
供給が再開され、前記制御回路は、前記テストクロック
信号の供給が再開された後、前記スキャンアウト制御信
号を生成して前記テスト回路に出力することを特徴とす
る。
ト装置にあっては、テスト終了後の所定時間、前記制御
回路へのテストクロック信号の供給が停止され、前記所
定時間経過後、前記制御回路へのテストクロック信号の
供給が再開され、前記制御回路は、前記テストクロック
信号の供給が再開された後、前記スキャンアウト制御信
号を生成して前記テスト回路に出力することを特徴とす
る。
【００１７】この発明によれば、テスト終了後の所定時
間、制御回路へのテストクロック信号の供給が停止さ
れ、所定時間経過後、制御回路へのテストクロック信号
の供給が再開され、制御回路が、テストクロック信号の
供給が再開された後、スキャンアウト制御信号を生成し
てテスト回路に出力する。これにより、ＢＩＳＴの制御
信号のタイミングのずれをキャンセルすることができ
る。
間、制御回路へのテストクロック信号の供給が停止さ
れ、所定時間経過後、制御回路へのテストクロック信号
の供給が再開され、制御回路が、テストクロック信号の
供給が再開された後、スキャンアウト制御信号を生成し
てテスト回路に出力する。これにより、ＢＩＳＴの制御
信号のタイミングのずれをキャンセルすることができ
る。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照して詳細に説明する。なお、この実施の形態
により、この発明が限定されるものではない。
図面を参照して詳細に説明する。なお、この実施の形態
により、この発明が限定されるものではない。
【００１９】実施の形態１．図１は、この発明の実施の
形態１にかかる半導体集積回路の構成を示す図である。
この半導体集積回路は、ＩＥＥＥ１１４９．１の仕様に
従って構成されたものであって、テスト対象である被テ
スト回路１と、テスト用の信号を生成して被テスト回路
１に出力するテストパターン発生回路２と、被テスト回
路１からテスト結果を入力して圧縮するテスト結果圧縮
回路３と、テストパターン発生回路２にデータを出力
し、テスト結果圧縮回路３から圧縮されたテスト結果を
入力するテストデータレジスタ４とを備える。
形態１にかかる半導体集積回路の構成を示す図である。
この半導体集積回路は、ＩＥＥＥ１１４９．１の仕様に
従って構成されたものであって、テスト対象である被テ
スト回路１と、テスト用の信号を生成して被テスト回路
１に出力するテストパターン発生回路２と、被テスト回
路１からテスト結果を入力して圧縮するテスト結果圧縮
回路３と、テストパターン発生回路２にデータを出力
し、テスト結果圧縮回路３から圧縮されたテスト結果を
入力するテストデータレジスタ４とを備える。
【００２０】また、この半導体集積回路は、被テスト回
路１からスキャンアウトされるテスト結果またはテスト
データレジスタ４に蓄積されたテスト結果のいずれか一
方を選択して出力するセレクタ回路５と、図示しない外
部の信号生成装置からテスト・データ・イン（ＴＤＩ）
信号およびテストモード選択（ＴＭＳ）信号を入力し、
テストデータレジスタ４にデータを出力するＴＡＰｃ
（テスト・アクセス・ポート・コントローラ）６と、Ｔ
ＡＰｃ６による制御に応じてセレクタ回路５からの信号
またはＴＡＰｃ６からの信号のいずれか一方を選択して
出力するセレクタ回路７と、セレクタ回路７からの信号
をテスト用のテストクロック（ＴＣＫ）信号の立ち下が
りエッジのタイミングでラッチしてＴＤＯ（テスト・デ
ータ・アウト）端子に出力するフリップフロップ（Ｆ
Ｆ）回路８とを備える。
路１からスキャンアウトされるテスト結果またはテスト
データレジスタ４に蓄積されたテスト結果のいずれか一
方を選択して出力するセレクタ回路５と、図示しない外
部の信号生成装置からテスト・データ・イン（ＴＤＩ）
信号およびテストモード選択（ＴＭＳ）信号を入力し、
テストデータレジスタ４にデータを出力するＴＡＰｃ
（テスト・アクセス・ポート・コントローラ）６と、Ｔ
ＡＰｃ６による制御に応じてセレクタ回路５からの信号
またはＴＡＰｃ６からの信号のいずれか一方を選択して
出力するセレクタ回路７と、セレクタ回路７からの信号
をテスト用のテストクロック（ＴＣＫ）信号の立ち下が
りエッジのタイミングでラッチしてＴＤＯ（テスト・デ
ータ・アウト）端子に出力するフリップフロップ（Ｆ
Ｆ）回路８とを備える。
【００２１】ＴＡＰｃ６は、テストパターン発生回路２
およびテストデータレジスタ４に対し、テストを実行す
るテストモードと通常動作を行う通常動作モードとの切
替えを制御するテストモード切替信号（ＴＥＳＴＭＯＤ
Ｅ信号）を出力する。図１では、ＴＡＰｃ６でＴＥＳＴ
ＭＯＤＥ信号を設定する例を示しているが、チップの外
部ピンから直接設定するようにしてもよい。
およびテストデータレジスタ４に対し、テストを実行す
るテストモードと通常動作を行う通常動作モードとの切
替えを制御するテストモード切替信号（ＴＥＳＴＭＯＤ
Ｅ信号）を出力する。図１では、ＴＡＰｃ６でＴＥＳＴ
ＭＯＤＥ信号を設定する例を示しているが、チップの外
部ピンから直接設定するようにしてもよい。
【００２２】図２は、図１に示した被テスト回路１，テ
スト結果圧縮回路３およびテストデータレジスタ４の構
成を示す図である。被テスト回路１は、複数の被テスト
ブロック１１−１〜１１−３と、被テストブロック１１
−１〜１１−３の出力端子ＤＯ１１〜ＤＯ１４，ＤＯ２
１〜ＤＯ２３およびＤＯ３１〜ＤＯ３３からテスト結果
を入力して保持するテスト結果保持回路１２−１１〜１
２−１４，１２−２１〜１２−２３および１２−３１〜
１２−３３とを備える。
スト結果圧縮回路３およびテストデータレジスタ４の構
成を示す図である。被テスト回路１は、複数の被テスト
ブロック１１−１〜１１−３と、被テストブロック１１
−１〜１１−３の出力端子ＤＯ１１〜ＤＯ１４，ＤＯ２
１〜ＤＯ２３およびＤＯ３１〜ＤＯ３３からテスト結果
を入力して保持するテスト結果保持回路１２−１１〜１
２−１４，１２−２１〜１２−２３および１２−３１〜
１２−３３とを備える。
【００２３】テスト結果圧縮回路３は、各被テストブロ
ック１１−１〜１１−３に対応するテスト結果保持回路
１２−１１〜１２−１４，１２−２１〜１２−２３およ
び１２−３１〜１２−３３からシフトアウトされるテス
ト結果を一方の入力端子に入力するＡＮＤ回路１３−１
〜１３−３と、各ＡＮＤ回路１３−１〜１３−３の出力
信号を保持し、保持した信号を各ＡＮＤ回路１３−１〜
１３−３の他方の入力端子およびテストデータレジスタ
４に出力する保持回路１４−１〜１４−３とを備える。
ック１１−１〜１１−３に対応するテスト結果保持回路
１２−１１〜１２−１４，１２−２１〜１２−２３およ
び１２−３１〜１２−３３からシフトアウトされるテス
ト結果を一方の入力端子に入力するＡＮＤ回路１３−１
〜１３−３と、各ＡＮＤ回路１３−１〜１３−３の出力
信号を保持し、保持した信号を各ＡＮＤ回路１３−１〜
１３−３の他方の入力端子およびテストデータレジスタ
４に出力する保持回路１４−１〜１４−３とを備える。
【００２４】被テスト回路１，テストパターン発生回路
２およびテスト結果圧縮回路３は、実動作周波数のシス
テムクロック（ＳＹＳＣＬＫ）信号を用いて動作する。
一方、テストデータレジスタ４およびＴＡＰｃ６は、実
動作周波数に比して低い周波数のＴＣＫ信号を用いて動
作する。また、テストパターン発生回路２は、テスト終
了後、ＴＣＫ信号のエッジに同期してホールド信号をロ
ーレベルにし、被テスト回路１からテスト結果をスキャ
ンアウトさせる。ＳＹＳＣＬＫ信号およびＴＣＫ信号
は、図示しない外部の信号生成装置から半導体集積回路
に供給する。
２およびテスト結果圧縮回路３は、実動作周波数のシス
テムクロック（ＳＹＳＣＬＫ）信号を用いて動作する。
一方、テストデータレジスタ４およびＴＡＰｃ６は、実
動作周波数に比して低い周波数のＴＣＫ信号を用いて動
作する。また、テストパターン発生回路２は、テスト終
了後、ＴＣＫ信号のエッジに同期してホールド信号をロ
ーレベルにし、被テスト回路１からテスト結果をスキャ
ンアウトさせる。ＳＹＳＣＬＫ信号およびＴＣＫ信号
は、図示しない外部の信号生成装置から半導体集積回路
に供給する。
【００２５】テスト結果圧縮回路３は、各出力端子ＤＯ
１１〜ＤＯ１４，ＤＯ２１〜ＤＯ２３およびＤＯ３１〜
ＤＯ３３からのテスト結果を各被テストブロック１１−
１〜１１−３ごとに１ビットに圧縮し、圧縮したテスト
結果をテストデータレジスタ４に出力する。テストデー
タレジスタ４のビット数ｎは、テスト結果圧縮回路３に
よる圧縮後のビット数ｍに比して大きくする。テスト結
果保持回路１２−１１〜１２−３３は、直列に接続さ
れ、スキャンパスを構成する。セレクタ回路５は、この
スキャンパスからスキャンアウトされるテスト結果また
はテストデータレジスタ４の圧縮されたテスト結果のい
ずれか一方を選択して出力する。すなわち、ＴＤＯ端子
にテスト結果を出力する経路は２つあり、いずれかを任
意に選択することができる。
１１〜ＤＯ１４，ＤＯ２１〜ＤＯ２３およびＤＯ３１〜
ＤＯ３３からのテスト結果を各被テストブロック１１−
１〜１１−３ごとに１ビットに圧縮し、圧縮したテスト
結果をテストデータレジスタ４に出力する。テストデー
タレジスタ４のビット数ｎは、テスト結果圧縮回路３に
よる圧縮後のビット数ｍに比して大きくする。テスト結
果保持回路１２−１１〜１２−３３は、直列に接続さ
れ、スキャンパスを構成する。セレクタ回路５は、この
スキャンパスからスキャンアウトされるテスト結果また
はテストデータレジスタ４の圧縮されたテスト結果のい
ずれか一方を選択して出力する。すなわち、ＴＤＯ端子
にテスト結果を出力する経路は２つあり、いずれかを任
意に選択することができる。
【００２６】テストデータレジスタ４からテスト結果を
出力する場合は、前述した従来例と同様に、まず、Ｓｈ
ｉｆｔＤＲ状態によってテストデータレジスタ４に命令
をセットする。つぎに、ＵｐｄａｔｅＤＲ状態によって
テストデータレジスタ４からテストパターン発生回路２
に命令を与える。つぎに、ＲｕｎＴｅｓｔ／Ｉｄｌｅ状
態によってＢＩＳＴを実行する。テスト結果はテスト結
果圧縮回路３によって圧縮される。つぎに、Ｃａｐｔｕ
ｒｅＤＲ状態によって、テスト結果圧縮回路３が圧縮し
たテスト結果をテストデータレジスタ４に蓄える。そし
て、ＳｈｉｆｔＤＲ状態によって、テストデータレジス
タ４に蓄えられたデータをＴＤＯ端子から出力する。
出力する場合は、前述した従来例と同様に、まず、Ｓｈ
ｉｆｔＤＲ状態によってテストデータレジスタ４に命令
をセットする。つぎに、ＵｐｄａｔｅＤＲ状態によって
テストデータレジスタ４からテストパターン発生回路２
に命令を与える。つぎに、ＲｕｎＴｅｓｔ／Ｉｄｌｅ状
態によってＢＩＳＴを実行する。テスト結果はテスト結
果圧縮回路３によって圧縮される。つぎに、Ｃａｐｔｕ
ｒｅＤＲ状態によって、テスト結果圧縮回路３が圧縮し
たテスト結果をテストデータレジスタ４に蓄える。そし
て、ＳｈｉｆｔＤＲ状態によって、テストデータレジス
タ４に蓄えられたデータをＴＤＯ端子から出力する。
【００２７】図３は、図２に示したテスト結果保持回路
における信号の入出力を示す図である。各テスト結果保
持回路１２−１１〜１２−１４は、被テストブロック１
１−１の出力端子ＤＯ１１〜ＤＯ１４をそれぞれのデー
タ入力端子（Ｄ端子）に接続し、また、前段のテスト結
果保持回路のスキャンアウト（ＳＯ）端子をスキャンイ
ン（ＳＩ）端子に接続する。また、各テスト結果保持回
路１２−１１〜１２−１４は、テストパターン発生回路
２から、それぞれ、期待値（ＥＸＰ）信号，比較（ＣＭ
Ｐ）信号，ホールド（ＨＬＤ）信号およびスキャンモー
ド（ＳＭ）信号を入力する。
における信号の入出力を示す図である。各テスト結果保
持回路１２−１１〜１２−１４は、被テストブロック１
１−１の出力端子ＤＯ１１〜ＤＯ１４をそれぞれのデー
タ入力端子（Ｄ端子）に接続し、また、前段のテスト結
果保持回路のスキャンアウト（ＳＯ）端子をスキャンイ
ン（ＳＩ）端子に接続する。また、各テスト結果保持回
路１２−１１〜１２−１４は、テストパターン発生回路
２から、それぞれ、期待値（ＥＸＰ）信号，比較（ＣＭ
Ｐ）信号，ホールド（ＨＬＤ）信号およびスキャンモー
ド（ＳＭ）信号を入力する。
【００２８】ここで、ＥＸＰ信号は、被テスト回路１が
正常である場合に各被テストブロックの各出力端子から
出力されるべき信号である。また、ＣＭＰ信号は、ＥＸ
Ｐ信号と被テスト回路１の出力信号との比較処理を制御
する信号であって、ＣＭＰ信号が「１」の場合は比較が
行われ、「０」の場合は比較が行われない。ＨＬＤ信号
は、各テスト結果保持回路１２−１１〜１２−３３のデ
ータの保持／シフトを制御する信号であって、ＨＬＤ信
号が「１」の場合はデータが保持され、「０」の場合は
データがシフトされる。ＳＭ信号は、スキャンモードを
制御する信号である。
正常である場合に各被テストブロックの各出力端子から
出力されるべき信号である。また、ＣＭＰ信号は、ＥＸ
Ｐ信号と被テスト回路１の出力信号との比較処理を制御
する信号であって、ＣＭＰ信号が「１」の場合は比較が
行われ、「０」の場合は比較が行われない。ＨＬＤ信号
は、各テスト結果保持回路１２−１１〜１２−３３のデ
ータの保持／シフトを制御する信号であって、ＨＬＤ信
号が「１」の場合はデータが保持され、「０」の場合は
データがシフトされる。ＳＭ信号は、スキャンモードを
制御する信号である。
【００２９】図４は、図２に示したテスト結果保持回路
の構成を示す図である。各テスト結果保持回路１２−１
１〜１２−３３は全て同じ構成であって、Ｄ端子からの
Ｄ信号およびＥＸＰ信号を入力し、これらの信号の排他
的論理和を算出して出力するＥＸＯＲ回路２１と、ＥＸ
ＯＲ回路２１の出力信号およびＣＭＰ信号を入力し、こ
れらの信号の論理積の否定を算出して出力するＮＡＮＤ
回路２２と、ＮＡＮＤ回路２２の出力信号およびＳＯ端
子のＳＯ信号を入力し、これらの信号の論理積を算出し
て出力するＡＮＤ回路２３とを備える。
の構成を示す図である。各テスト結果保持回路１２−１
１〜１２−３３は全て同じ構成であって、Ｄ端子からの
Ｄ信号およびＥＸＰ信号を入力し、これらの信号の排他
的論理和を算出して出力するＥＸＯＲ回路２１と、ＥＸ
ＯＲ回路２１の出力信号およびＣＭＰ信号を入力し、こ
れらの信号の論理積の否定を算出して出力するＮＡＮＤ
回路２２と、ＮＡＮＤ回路２２の出力信号およびＳＯ端
子のＳＯ信号を入力し、これらの信号の論理積を算出し
て出力するＡＮＤ回路２３とを備える。
【００３０】また、各テスト結果保持回路１２−１１〜
１２−３３は、ＡＮＤ回路２３の出力信号，ＳＩ端子の
ＳＩ信号およびＨＬＤ信号を入力し、ＨＬＤ信号が
「０」（ローレベル）の場合はＳＩ信号を、ＨＬＤ信号
が「１」（ハイレベル）の場合はＡＮＤ回路２３の出力
信号を選択して出力するセレクタ回路２４と、セレクタ
回路２４の出力信号，Ｄ信号およびＨＬＤ信号を入力
し、ＨＬＤ信号が「０」の場合はＤ信号を、ＨＬＤ信号
が「１」の場合はセレクタ回路２４の出力信号を選択し
て出力するセレクタ回路２５と、セレクタ回路２５の出
力信号およびＳＹＳＣＬＫ信号を入力し、出力信号をＳ
Ｏ端子に出力するフリップフロップ（ＦＦ）回路２６と
を備える。
１２−３３は、ＡＮＤ回路２３の出力信号，ＳＩ端子の
ＳＩ信号およびＨＬＤ信号を入力し、ＨＬＤ信号が
「０」（ローレベル）の場合はＳＩ信号を、ＨＬＤ信号
が「１」（ハイレベル）の場合はＡＮＤ回路２３の出力
信号を選択して出力するセレクタ回路２４と、セレクタ
回路２４の出力信号，Ｄ信号およびＨＬＤ信号を入力
し、ＨＬＤ信号が「０」の場合はＤ信号を、ＨＬＤ信号
が「１」の場合はセレクタ回路２４の出力信号を選択し
て出力するセレクタ回路２５と、セレクタ回路２５の出
力信号およびＳＹＳＣＬＫ信号を入力し、出力信号をＳ
Ｏ端子に出力するフリップフロップ（ＦＦ）回路２６と
を備える。
【００３１】図５は、図１に示したテストパターン発生
回路２の構成を示す図である。テストパターン発生回路
２は、実際にテストを行う期間を示すＲＵＮＴＥＳＴ信
号を出力する信号生成回路３１と、ＴＣＫ信号およびＳ
ＹＳＣＬＫ信号を入力し、ＴＣＫ信号の立ち上がりエッ
ジを検出してＳＹＳＣＬＫ信号１周期分のハイレベルの
パルスを出力するＴＣＫ立ち上がりエッジ検出回路３２
と、ＴＣＫ立ち上がりエッジ検出回路３２の出力信号ａ
の否定および信号生成回路３１からのＲＵＮＴＥＳＴ信
号を入力し、これらの信号の論理和を算出して出力する
ＯＲ回路３４と、ＯＲ回路３４の出力信号およびＴＡＰ
ｃ６からのＴＥＳＴＭＯＤＥ信号を入力し、これらの信
号の論理積を算出して出力するＡＮＤ回路３３とを備え
ている。
回路２の構成を示す図である。テストパターン発生回路
２は、実際にテストを行う期間を示すＲＵＮＴＥＳＴ信
号を出力する信号生成回路３１と、ＴＣＫ信号およびＳ
ＹＳＣＬＫ信号を入力し、ＴＣＫ信号の立ち上がりエッ
ジを検出してＳＹＳＣＬＫ信号１周期分のハイレベルの
パルスを出力するＴＣＫ立ち上がりエッジ検出回路３２
と、ＴＣＫ立ち上がりエッジ検出回路３２の出力信号ａ
の否定および信号生成回路３１からのＲＵＮＴＥＳＴ信
号を入力し、これらの信号の論理和を算出して出力する
ＯＲ回路３４と、ＯＲ回路３４の出力信号およびＴＡＰ
ｃ６からのＴＥＳＴＭＯＤＥ信号を入力し、これらの信
号の論理積を算出して出力するＡＮＤ回路３３とを備え
ている。
【００３２】信号生成回路３１は、ＴＥＳＴＭＯＤＥ信
号およびＲＵＮＴＥＳＴ信号とともに、ＥＸＰ信号，Ｃ
ＭＰ信号，ＳＭ信号およびＳＩ信号を各テスト結果保持
回路１２−１１〜１２−３３に対して出力する。ＴＣＫ
立ち上がりエッジ検出回路３２は、ＴＣＫ信号およびＳ
ＹＳＣＬＫ信号を入力し、ＴＣＫ信号の立ち上がりエッ
ジを検出した後、ＳＹＳＣＬＫ信号の立ち上がりに同期
してＳＹＳＣＬＫ信号１周期分のハイレベルのパルスを
出力する。ＯＲ回路３４は、ＴＣＫ立ち上がりエッジ検
出回路３２の出力信号の否定および信号生成回路３１か
らのＲＵＮＴＥＳＴ信号を入力し、これらの信号の論理
和を算出して出力する。ＡＮＤ回路３３は、ＯＲ回路３
４の出力信号およびＴＡＰｃ６からのＴＥＳＴＭＯＤＥ
信号を入力し、これらの信号の論理積を算出し、算出結
果をＨＬＤ信号として各テスト結果保持回路１２−１１
〜１２−３３に出力する。
号およびＲＵＮＴＥＳＴ信号とともに、ＥＸＰ信号，Ｃ
ＭＰ信号，ＳＭ信号およびＳＩ信号を各テスト結果保持
回路１２−１１〜１２−３３に対して出力する。ＴＣＫ
立ち上がりエッジ検出回路３２は、ＴＣＫ信号およびＳ
ＹＳＣＬＫ信号を入力し、ＴＣＫ信号の立ち上がりエッ
ジを検出した後、ＳＹＳＣＬＫ信号の立ち上がりに同期
してＳＹＳＣＬＫ信号１周期分のハイレベルのパルスを
出力する。ＯＲ回路３４は、ＴＣＫ立ち上がりエッジ検
出回路３２の出力信号の否定および信号生成回路３１か
らのＲＵＮＴＥＳＴ信号を入力し、これらの信号の論理
和を算出して出力する。ＡＮＤ回路３３は、ＯＲ回路３
４の出力信号およびＴＡＰｃ６からのＴＥＳＴＭＯＤＥ
信号を入力し、これらの信号の論理積を算出し、算出結
果をＨＬＤ信号として各テスト結果保持回路１２−１１
〜１２−３３に出力する。
【００３３】各テスト結果保持回路１２−１１〜１２−
３３のＦＦ２６にデータ「１」を設定する場合、テスト
パターン発生回路２は、「１」の信号をスキャンパスに
スキャンインし、ＳＭ信号を「１」に、ＨＬＤ信号を
「０」に、ＣＭＰ信号を「０」にそれぞれ設定する。Ｅ
ＸＰ信号は、ＤＣ（Do not Care）である。これによ
り、各テスト結果保持回路１２−１１〜１２−３３のＦ
Ｆ回路２６に「１」が設定される。つぎに、テストパタ
ーン発生回路２は、ＣＭＰ信号を「１」にして、ＥＸＰ
信号に各被テストブロックの各出力端子から出力される
期待値を与え、被テスト回路１をテストする。これによ
り、被テスト回路１の故障箇所に対応するテスト結果保
持回路のＦＦ２６に「０」が設定される。テスト終了
後、テストパターン発生回路２は、ＣＭＰ信号を「０」
にし、ＨＬＤ信号をＴＣＫ信号のエッジに同期させて所
定期間「０」にし、テスト結果をスキャンアウトさせ
る。
３３のＦＦ２６にデータ「１」を設定する場合、テスト
パターン発生回路２は、「１」の信号をスキャンパスに
スキャンインし、ＳＭ信号を「１」に、ＨＬＤ信号を
「０」に、ＣＭＰ信号を「０」にそれぞれ設定する。Ｅ
ＸＰ信号は、ＤＣ（Do not Care）である。これによ
り、各テスト結果保持回路１２−１１〜１２−３３のＦ
Ｆ回路２６に「１」が設定される。つぎに、テストパタ
ーン発生回路２は、ＣＭＰ信号を「１」にして、ＥＸＰ
信号に各被テストブロックの各出力端子から出力される
期待値を与え、被テスト回路１をテストする。これによ
り、被テスト回路１の故障箇所に対応するテスト結果保
持回路のＦＦ２６に「０」が設定される。テスト終了
後、テストパターン発生回路２は、ＣＭＰ信号を「０」
にし、ＨＬＤ信号をＴＣＫ信号のエッジに同期させて所
定期間「０」にし、テスト結果をスキャンアウトさせ
る。
【００３４】以上の構成において、実施の形態１の動作
について図６，図７のタイミングチャートを参照して説
明する。図６は、実施の形態１にかかる半導体集積回路
の動作を示すタイミングチャートである。この半導体集
積回路の動作では、まず、ＲＵＮＴＥＳＴ信号およびＴ
ＥＳＴＭＯＤＥ信号がともにローレベルの状態から、Ｔ
ＥＳＴＭＯＤＥ信号が立ち上がる。その後、ＲＵＮＴＥ
ＳＴ信号が立ち上がるまで、ＨＬＤ信号は、ＴＣＫ立ち
上がりエッジ検出回路３２の出力信号ａがハイレベルの
間はローレベルに、信号ａがローレベルの間はハイレベ
ルになる。これにより、ＴＣＫ信号の立ち上がりエッジ
に同期して、各テスト結果保持回路１２−１１〜１２−
３３に初期値がシフトインされる。
について図６，図７のタイミングチャートを参照して説
明する。図６は、実施の形態１にかかる半導体集積回路
の動作を示すタイミングチャートである。この半導体集
積回路の動作では、まず、ＲＵＮＴＥＳＴ信号およびＴ
ＥＳＴＭＯＤＥ信号がともにローレベルの状態から、Ｔ
ＥＳＴＭＯＤＥ信号が立ち上がる。その後、ＲＵＮＴＥ
ＳＴ信号が立ち上がるまで、ＨＬＤ信号は、ＴＣＫ立ち
上がりエッジ検出回路３２の出力信号ａがハイレベルの
間はローレベルに、信号ａがローレベルの間はハイレベ
ルになる。これにより、ＴＣＫ信号の立ち上がりエッジ
に同期して、各テスト結果保持回路１２−１１〜１２−
３３に初期値がシフトインされる。
【００３５】つぎに、ＲＵＮＴＥＳＴ信号が立ち上が
り、ＲＵＮＴＥＳＴ信号およびＴＥＳＴＭＯＤＥ信号が
ともにハイレベルの状態となる。これにより、ＨＬＤ信
号がハイレベルの状態になり、被テスト回路１のテスト
が実行される。そして、所定時間経過後、ＲＵＮＴＥＳ
Ｔ信号が立ち下がってテストが終了する。その後、ＴＥ
ＳＴＭＯＤＥ信号が立ち下がるまでの間、ＨＬＤ信号
は、信号ａがハイレベルの間はローレベルに、信号ａが
ローレベルの間はハイレベルになる。これにより、ＴＣ
Ｋ信号の立ち上がりエッジに同期して、各テスト結果保
持回路１２−１１〜１２−３３に保持されたテスト結果
がシフトアウトされ、ＴＤＯ端子から出力される。
り、ＲＵＮＴＥＳＴ信号およびＴＥＳＴＭＯＤＥ信号が
ともにハイレベルの状態となる。これにより、ＨＬＤ信
号がハイレベルの状態になり、被テスト回路１のテスト
が実行される。そして、所定時間経過後、ＲＵＮＴＥＳ
Ｔ信号が立ち下がってテストが終了する。その後、ＴＥ
ＳＴＭＯＤＥ信号が立ち下がるまでの間、ＨＬＤ信号
は、信号ａがハイレベルの間はローレベルに、信号ａが
ローレベルの間はハイレベルになる。これにより、ＴＣ
Ｋ信号の立ち上がりエッジに同期して、各テスト結果保
持回路１２−１１〜１２−３３に保持されたテスト結果
がシフトアウトされ、ＴＤＯ端子から出力される。
【００３６】つぎに、セットアップエラーやホールドエ
ラーによって、ＨＬＤ信号の立ち下がりがＳＹＳＣＬＫ
信号の所望の立ち上がりのタイミングからずれた場合に
ついて説明する。図７は、実施の形態１にかかるＨＬＤ
信号のタイミングがずれた場合の半導体集積回路の動作
を示すタイミングチャートである。この半導体集積回路
の動作では、ＴＣＫ信号とＳＹＳＣＬＫ信号は異なるク
ロックドメインであるため、セットアップエラーやホー
ルドエラーによって、ＨＬＤ信号の立ち下がりが、ＳＹ
ＳＣＬＫ信号の所望の立ち上がりのタイミングではな
く、そのつぎのタイミングと同期する場合がある。
ラーによって、ＨＬＤ信号の立ち下がりがＳＹＳＣＬＫ
信号の所望の立ち上がりのタイミングからずれた場合に
ついて説明する。図７は、実施の形態１にかかるＨＬＤ
信号のタイミングがずれた場合の半導体集積回路の動作
を示すタイミングチャートである。この半導体集積回路
の動作では、ＴＣＫ信号とＳＹＳＣＬＫ信号は異なるク
ロックドメインであるため、セットアップエラーやホー
ルドエラーによって、ＨＬＤ信号の立ち下がりが、ＳＹ
ＳＣＬＫ信号の所望の立ち上がりのタイミングではな
く、そのつぎのタイミングと同期する場合がある。
【００３７】図７において、ＨＬＤは、所望のタイミン
グで立ち下がる場合のＨＬＤ信号を示し、ＨＬＤ（２）
は、所望のタイミングのつぎのタイミングで立ち下がる
場合のＨＬＤ信号を示している。また、ＢＩＳＴＴＤＯ
は、ＨＬＤ信号が所望のタイミングで立ち下がる場合に
セレクタ５から出力されるＢＩＳＴＴＤＯ信号を示し、
ＢＩＳＴＴＤＯ（２）は、ＨＬＤ信号が所望のタイミン
グのつぎのタイミングで立ち下がる場合のＢＩＳＴＴＤ
Ｏ信号を示している。このように、ＨＬＤ信号の立ち下
がりがＳＹＳＣＬＫ信号１周期分ずれた場合も、ＳＹＳ
ＣＬＫ信号の周波数に比してＴＣＫ信号の周波数が十分
小さいので、ＨＬＤ信号が所望のタイミングで立ち下が
る場合と同じタイミングでＴＤＯ端子からテスト結果が
出力される。
グで立ち下がる場合のＨＬＤ信号を示し、ＨＬＤ（２）
は、所望のタイミングのつぎのタイミングで立ち下がる
場合のＨＬＤ信号を示している。また、ＢＩＳＴＴＤＯ
は、ＨＬＤ信号が所望のタイミングで立ち下がる場合に
セレクタ５から出力されるＢＩＳＴＴＤＯ信号を示し、
ＢＩＳＴＴＤＯ（２）は、ＨＬＤ信号が所望のタイミン
グのつぎのタイミングで立ち下がる場合のＢＩＳＴＴＤ
Ｏ信号を示している。このように、ＨＬＤ信号の立ち下
がりがＳＹＳＣＬＫ信号１周期分ずれた場合も、ＳＹＳ
ＣＬＫ信号の周波数に比してＴＣＫ信号の周波数が十分
小さいので、ＨＬＤ信号が所望のタイミングで立ち下が
る場合と同じタイミングでＴＤＯ端子からテスト結果が
出力される。
【００３８】前述したように、実施の形態１によれば、
テスト結果保持回路１２−１１〜１２−３３を直列接続
したキャンパスが、被テストブロック１１−１〜１１−
３のテストを実行し、テストパターン発生回路２が、テ
スト終了後、ＴＣＫ信号のエッジに同期してＨＬＤ信号
をローレベルにする。これにより、圧縮されていないテ
スト結果をＴＣＫ信号のタイミングで出力することがで
きるため、詳細な故障箇所を特定することができる。
テスト結果保持回路１２−１１〜１２−３３を直列接続
したキャンパスが、被テストブロック１１−１〜１１−
３のテストを実行し、テストパターン発生回路２が、テ
スト終了後、ＴＣＫ信号のエッジに同期してＨＬＤ信号
をローレベルにする。これにより、圧縮されていないテ
スト結果をＴＣＫ信号のタイミングで出力することがで
きるため、詳細な故障箇所を特定することができる。
【００３９】実施の形態２．この発明の実施の形態２
は、実施の形態１において、テスト終了後、テスト結果
をシフトアウトするまでに所定時間のダミーサイクルを
設け、ＢＩＳＴの制御信号（ＴＥＳＴＭＯＤＥ信号等）
のタイミングのずれやＴＣＫ信号とＳＹＳＣＬＫ信号と
の位相のずれをキャンセルするようにしたものである。
図８は、この発明の実施の形態２にかかるテストパター
ン発生回路の構成を示す図である。なお、実施の形態１
と同一構成の部分については、図５と同一の符号を付し
ている。このテストパターン発生回路は、実施の形態１
のテストパターン発生回路２において、さらに、信号生
成回路３１のＲＵＮＴＥＳＴ信号の出力端子とＯＲ回路
３４の入力端子との間に設けたＯＲ回路４２と、信号生
成回路３１からのＲＵＮＴＥＳＴ信号およびＴＣＫ信号
を入力し、ＲＵＮＴＥＳＴ信号の立ち下がりを所定時間
遅らせた信号をＯＲ回路４２に出力するカウンタ回路４
１とを備える。
は、実施の形態１において、テスト終了後、テスト結果
をシフトアウトするまでに所定時間のダミーサイクルを
設け、ＢＩＳＴの制御信号（ＴＥＳＴＭＯＤＥ信号等）
のタイミングのずれやＴＣＫ信号とＳＹＳＣＬＫ信号と
の位相のずれをキャンセルするようにしたものである。
図８は、この発明の実施の形態２にかかるテストパター
ン発生回路の構成を示す図である。なお、実施の形態１
と同一構成の部分については、図５と同一の符号を付し
ている。このテストパターン発生回路は、実施の形態１
のテストパターン発生回路２において、さらに、信号生
成回路３１のＲＵＮＴＥＳＴ信号の出力端子とＯＲ回路
３４の入力端子との間に設けたＯＲ回路４２と、信号生
成回路３１からのＲＵＮＴＥＳＴ信号およびＴＣＫ信号
を入力し、ＲＵＮＴＥＳＴ信号の立ち下がりを所定時間
遅らせた信号をＯＲ回路４２に出力するカウンタ回路４
１とを備える。
【００４０】ＯＲ回路４２は、ＲＵＮＴＥＳＴ信号およ
びカウンタ回路４１の出力信号ｂを入力し、これらの信
号の論理和を算出してＯＲ回路３４に出力する。カウン
タ回路４１は、ＲＵＮＴＥＳＴ信号およびＴＣＫ信号を
入力し、ＲＵＮＴＥＳＴ信号の立ち下がりから所定周期
のＴＣＫ信号をカウントし、ＲＵＮＴＥＳＴ信号の立ち
下がりを所定周期分遅らせた信号をＯＲ回路４２に出力
する。テストパターン発生回路以外の構成は、実施の形
態１と同じである。
びカウンタ回路４１の出力信号ｂを入力し、これらの信
号の論理和を算出してＯＲ回路３４に出力する。カウン
タ回路４１は、ＲＵＮＴＥＳＴ信号およびＴＣＫ信号を
入力し、ＲＵＮＴＥＳＴ信号の立ち下がりから所定周期
のＴＣＫ信号をカウントし、ＲＵＮＴＥＳＴ信号の立ち
下がりを所定周期分遅らせた信号をＯＲ回路４２に出力
する。テストパターン発生回路以外の構成は、実施の形
態１と同じである。
【００４１】以上の構成において、実施の形態２の動作
について図９のタイミングチャートを参照して説明す
る。図９は、実施の形態２にかかる半導体集積回路の動
作を示すタイミングチャートである。この半導体集積回
路の動作では、まず、ＲＵＮＴＥＳＴ信号およびＴＥＳ
ＴＭＯＤＥ信号がともにローレベルの状態から、ＴＥＳ
ＴＭＯＤＥ信号が立ち上がる。その後、ＯＲ回路４２の
出力信号が立ち上がるまで、ＨＬＤ信号は、ＴＣＫ立ち
上がりエッジ検出回路３２の出力信号ａがハイレベルの
間はローレベルに、信号ａがローレベルの間はハイレベ
ルになる。これにより、ＴＣＫ信号の立ち上がりエッジ
に同期して、各テスト結果保持回路１２−１１〜１２−
３３に初期値がシフトインされる。
について図９のタイミングチャートを参照して説明す
る。図９は、実施の形態２にかかる半導体集積回路の動
作を示すタイミングチャートである。この半導体集積回
路の動作では、まず、ＲＵＮＴＥＳＴ信号およびＴＥＳ
ＴＭＯＤＥ信号がともにローレベルの状態から、ＴＥＳ
ＴＭＯＤＥ信号が立ち上がる。その後、ＯＲ回路４２の
出力信号が立ち上がるまで、ＨＬＤ信号は、ＴＣＫ立ち
上がりエッジ検出回路３２の出力信号ａがハイレベルの
間はローレベルに、信号ａがローレベルの間はハイレベ
ルになる。これにより、ＴＣＫ信号の立ち上がりエッジ
に同期して、各テスト結果保持回路１２−１１〜１２−
３３に初期値がシフトインされる。
【００４２】つぎに、ＲＵＮＴＥＳＴ信号が立ち上が
り、これにより、カウンタ回路４１の出力信号ｂが立ち
上がり、ＯＲ回路４２の出力信号が立ち上がり、ＨＬＤ
信号がハイレベルの状態になる。そして、被テスト回路
１のテストが実行される。所定時間経過後、ＲＵＮＴＥ
ＳＴ信号が立ち下がってテストが終了する。カウンタ回
路４１は、ＲＵＮＴＥＳＴ信号の立ち下がり後、所定周
期のＴＣＫ信号をカウントし終えるまでの間、出力信号
ｂをハイレベルに保ち、所定周期のＴＣＫ信号をカウン
トし終えた後、出力信号ｂを立ち下げる。
り、これにより、カウンタ回路４１の出力信号ｂが立ち
上がり、ＯＲ回路４２の出力信号が立ち上がり、ＨＬＤ
信号がハイレベルの状態になる。そして、被テスト回路
１のテストが実行される。所定時間経過後、ＲＵＮＴＥ
ＳＴ信号が立ち下がってテストが終了する。カウンタ回
路４１は、ＲＵＮＴＥＳＴ信号の立ち下がり後、所定周
期のＴＣＫ信号をカウントし終えるまでの間、出力信号
ｂをハイレベルに保ち、所定周期のＴＣＫ信号をカウン
トし終えた後、出力信号ｂを立ち下げる。
【００４３】すなわち、テスト終了後、所定時間のダミ
ーサイクルを設ける。これにより、ＴＣＫ立ち上がりエ
ッジ検出回路３２以外の各部のタイミングのずれをキャ
ンセルすることができる。信号ｂが立ち下がってから、
ＴＥＳＴＭＯＤＥ信号が立ち下がるまでの間、ＨＬＤ信
号は、信号ａがハイレベルの間はローレベルに、信号ａ
がローレベルの間はハイレベルになる。これにより、Ｔ
ＣＫ信号の立ち上がりエッジに同期して、各テスト結果
保持回路１２−１１〜１２−３３に保持されたテスト結
果がシフトアウトされ、ＴＤＯ端子から出力される。
ーサイクルを設ける。これにより、ＴＣＫ立ち上がりエ
ッジ検出回路３２以外の各部のタイミングのずれをキャ
ンセルすることができる。信号ｂが立ち下がってから、
ＴＥＳＴＭＯＤＥ信号が立ち下がるまでの間、ＨＬＤ信
号は、信号ａがハイレベルの間はローレベルに、信号ａ
がローレベルの間はハイレベルになる。これにより、Ｔ
ＣＫ信号の立ち上がりエッジに同期して、各テスト結果
保持回路１２−１１〜１２−３３に保持されたテスト結
果がシフトアウトされ、ＴＤＯ端子から出力される。
【００４４】前述したように、実施の形態２によれば、
カウンタ回路４１が、テスト終了後、所定時間をカウン
トし、テストパターン発生回路が、カウンタ回路４１が
所定時間をカウントした後、ＴＣＫ信号のエッジに同期
してＨＬＤ信号をローレベルにする。これにより、ＢＩ
ＳＴの制御信号のタイミングのずれやＴＣＫ信号とＳＹ
ＳＣＬＫ信号との位相のずれを解消することができるた
め、適切な半導体集積回路のテストを行うことができ
る。
カウンタ回路４１が、テスト終了後、所定時間をカウン
トし、テストパターン発生回路が、カウンタ回路４１が
所定時間をカウントした後、ＴＣＫ信号のエッジに同期
してＨＬＤ信号をローレベルにする。これにより、ＢＩ
ＳＴの制御信号のタイミングのずれやＴＣＫ信号とＳＹ
ＳＣＬＫ信号との位相のずれを解消することができるた
め、適切な半導体集積回路のテストを行うことができ
る。
【００４５】実施の形態３．この発明の実施の形態３
は、実施の形態１において、半導体集積回路にＴＣＫ信
号を供給する信号生成装置が、半導体集積回路のテスト
終了後、所定時間が経過するまでの間、ＴＣＫ信号の供
給を停止し、所定時間経過後、ＴＣＫ信号の供給を再開
するようにしたものである。図１０は、この発明の実施
の形態３にかかる半導体集積回路の構成を示す図であ
る。なお、実施の形態１と同一構成の部分については、
図１と同一の符号を付している。
は、実施の形態１において、半導体集積回路にＴＣＫ信
号を供給する信号生成装置が、半導体集積回路のテスト
終了後、所定時間が経過するまでの間、ＴＣＫ信号の供
給を停止し、所定時間経過後、ＴＣＫ信号の供給を再開
するようにしたものである。図１０は、この発明の実施
の形態３にかかる半導体集積回路の構成を示す図であ
る。なお、実施の形態１と同一構成の部分については、
図１と同一の符号を付している。
【００４６】この半導体集積回路は、実施の形態１の半
導体集積回路と同じ構成であって、外部の信号生成装置
５１からＳＹＳＣＬＫ信号，ＴＤＩ信号，ＴＣＫ信号お
よびＴＭＳ信号を入力する。信号生成装置５１は、ＲＵ
ＮＴＥＳＴ信号の立ち上がり後、テスト実行時間および
ダミーサイクル時間が経過するまで、半導体集積回路へ
のＴＣＫ信号の供給を停止し、その後、ＴＣＫ信号の供
給を再開する。
導体集積回路と同じ構成であって、外部の信号生成装置
５１からＳＹＳＣＬＫ信号，ＴＤＩ信号，ＴＣＫ信号お
よびＴＭＳ信号を入力する。信号生成装置５１は、ＲＵ
ＮＴＥＳＴ信号の立ち上がり後、テスト実行時間および
ダミーサイクル時間が経過するまで、半導体集積回路へ
のＴＣＫ信号の供給を停止し、その後、ＴＣＫ信号の供
給を再開する。
【００４７】以上の構成において、実施の形態３の動作
について図１１のタイミングチャートを参照して説明す
る。図１１は、実施の形態３にかかる半導体集積回路の
動作を示すタイミングチャートである。この半導体集積
回路の動作では、まず、ＲＵＮＴＥＳＴ信号およびＴＥ
ＳＴＭＯＤＥ信号がともにローレベルの状態から、ＴＥ
ＳＴＭＯＤＥ信号が立ち上がる。その後、ＲＵＮＴＥＳ
Ｔ信号が立ち上がるまで、ＨＬＤ信号は、ＴＣＫ立ち上
がりエッジ検出回路３２の出力信号ａがハイレベルの間
はローレベルに、信号ａがローレベルの間はハイレベル
になる。これにより、ＴＣＫ信号の立ち上がりエッジに
同期して、各テスト結果保持回路１２−１１〜１２−３
３に初期値がシフトインされる。
について図１１のタイミングチャートを参照して説明す
る。図１１は、実施の形態３にかかる半導体集積回路の
動作を示すタイミングチャートである。この半導体集積
回路の動作では、まず、ＲＵＮＴＥＳＴ信号およびＴＥ
ＳＴＭＯＤＥ信号がともにローレベルの状態から、ＴＥ
ＳＴＭＯＤＥ信号が立ち上がる。その後、ＲＵＮＴＥＳ
Ｔ信号が立ち上がるまで、ＨＬＤ信号は、ＴＣＫ立ち上
がりエッジ検出回路３２の出力信号ａがハイレベルの間
はローレベルに、信号ａがローレベルの間はハイレベル
になる。これにより、ＴＣＫ信号の立ち上がりエッジに
同期して、各テスト結果保持回路１２−１１〜１２−３
３に初期値がシフトインされる。
【００４８】つぎに、ＲＵＮＴＥＳＴ信号が立ち上が
り、ＨＬＤ信号がハイレベルの状態になり、被テスト回
路１のテストが実行される。また、信号生成装置５１
は、ＴＣＫ信号の供給を停止する。なお、ＴＣＫ信号の
供給停止は、ＲＵＮＴＥＳＴ信号の立ち上がりのタイミ
ングに限らず、ＲＵＮＴＥＳＴ信号がハイレベルの期間
中ならば、いつ行ってもよい。ＲＵＮＴＥＳＴ信号の立
ち上がりから所定時間経過後、ＲＵＮＴＥＳＴ信号が立
ち下がってテストが終了する。信号生成装置５１は、Ｒ
ＵＮＴＥＳＴ信号の立ち下がり後、さらにダミーサイク
ル時間が経過した後、ＴＣＫ信号の供給を再開する。
り、ＨＬＤ信号がハイレベルの状態になり、被テスト回
路１のテストが実行される。また、信号生成装置５１
は、ＴＣＫ信号の供給を停止する。なお、ＴＣＫ信号の
供給停止は、ＲＵＮＴＥＳＴ信号の立ち上がりのタイミ
ングに限らず、ＲＵＮＴＥＳＴ信号がハイレベルの期間
中ならば、いつ行ってもよい。ＲＵＮＴＥＳＴ信号の立
ち上がりから所定時間経過後、ＲＵＮＴＥＳＴ信号が立
ち下がってテストが終了する。信号生成装置５１は、Ｒ
ＵＮＴＥＳＴ信号の立ち下がり後、さらにダミーサイク
ル時間が経過した後、ＴＣＫ信号の供給を再開する。
【００４９】これにより、ＴＣＫ立ち上がりエッジ検出
回路３２以外の各部のタイミングのずれをキャンセルす
ることができる。また、カウンタ回路を設ける必要がな
いので、回路規模を低減することができ、また、テスト
パターン生成ＣＡＤの負荷も低減することができる。Ｔ
ＣＫ信号の供給が再開されてから、ＴＥＳＴＭＯＤＥ信
号が立ち下がるまでの間、ＨＬＤ信号は、信号ａがハイ
レベルの間はローレベルに、信号ａがローレベルの間は
ハイレベルになる。これにより、ＴＣＫ信号の立ち上が
りエッジに同期して、各テスト結果保持回路１２−１１
〜１２−３３に保持されたテスト結果がシフトアウトさ
れ、ＴＤＯ端子から出力される。
回路３２以外の各部のタイミングのずれをキャンセルす
ることができる。また、カウンタ回路を設ける必要がな
いので、回路規模を低減することができ、また、テスト
パターン生成ＣＡＤの負荷も低減することができる。Ｔ
ＣＫ信号の供給が再開されてから、ＴＥＳＴＭＯＤＥ信
号が立ち下がるまでの間、ＨＬＤ信号は、信号ａがハイ
レベルの間はローレベルに、信号ａがローレベルの間は
ハイレベルになる。これにより、ＴＣＫ信号の立ち上が
りエッジに同期して、各テスト結果保持回路１２−１１
〜１２−３３に保持されたテスト結果がシフトアウトさ
れ、ＴＤＯ端子から出力される。
【００５０】前述したように、実施の形態３によれば、
信号生成装置５１が、テスト終了後の所定時間、半導体
集積回路へのＴＣＫ信号の供給を停止し、所定時間経過
後、半導体集積回路へのＴＣＫ信号の供給を再開し、テ
ストパターン発生回路２が、信号生成装置５１が半導体
集積回路へのＴＣＫ信号の供給を再開した後、ＴＣＫ信
号のエッジに同期してＨＬＤ信号をローレベルにする。
これにより、ＢＩＳＴの制御信号のタイミングのずれや
ＴＣＫ信号とＳＹＳＣＬＫ信号との位相のずれを解消す
ることができるため、適切な半導体集積回路のテストを
行うことができる。
信号生成装置５１が、テスト終了後の所定時間、半導体
集積回路へのＴＣＫ信号の供給を停止し、所定時間経過
後、半導体集積回路へのＴＣＫ信号の供給を再開し、テ
ストパターン発生回路２が、信号生成装置５１が半導体
集積回路へのＴＣＫ信号の供給を再開した後、ＴＣＫ信
号のエッジに同期してＨＬＤ信号をローレベルにする。
これにより、ＢＩＳＴの制御信号のタイミングのずれや
ＴＣＫ信号とＳＹＳＣＬＫ信号との位相のずれを解消す
ることができるため、適切な半導体集積回路のテストを
行うことができる。
【００５１】
【発明の効果】以上説明したとおり、この発明によれ
ば、スキャンパスを有するテスト回路が、半導体集積回
路のテストを実行し、制御回路が、テスト終了後、実動
作周波数に比して低い周波数のテストクロック信号のエ
ッジに同期してテスト結果をスキャンアウトさせるスキ
ャンアウト制御信号を生成してテスト回路に出力する。
これにより、圧縮されていないテスト結果をテストクロ
ック信号のタイミングで出力することができるため、詳
細な故障箇所を特定することができる、という効果を奏
する。
ば、スキャンパスを有するテスト回路が、半導体集積回
路のテストを実行し、制御回路が、テスト終了後、実動
作周波数に比して低い周波数のテストクロック信号のエ
ッジに同期してテスト結果をスキャンアウトさせるスキ
ャンアウト制御信号を生成してテスト回路に出力する。
これにより、圧縮されていないテスト結果をテストクロ
ック信号のタイミングで出力することができるため、詳
細な故障箇所を特定することができる、という効果を奏
する。
【００５２】つぎの発明によれば、カウンタ回路が、テ
スト終了後、所定時間をカウントし、制御回路が、カウ
ンタ回路が所定時間をカウントした後、スキャンアウト
制御信号を生成してテスト回路に出力する。これによ
り、タイミングのずれを解消することができるため、適
切な半導体集積回路のテストを行うことができる、とい
う効果を奏する。
スト終了後、所定時間をカウントし、制御回路が、カウ
ンタ回路が所定時間をカウントした後、スキャンアウト
制御信号を生成してテスト回路に出力する。これによ
り、タイミングのずれを解消することができるため、適
切な半導体集積回路のテストを行うことができる、とい
う効果を奏する。
【００５３】つぎの発明によれば、テスト終了後の所定
時間、制御回路へのテストクロック信号の供給が停止さ
れ、所定時間経過後、制御回路へのテストクロック信号
の供給を再開され、制御回路が、テストクロック信号の
供給が再開された後、スキャンアウト制御信号を生成し
てテスト回路に出力する。これにより、タイミングのず
れをキャンセルすることができるため、適切な半導体集
積回路のテストを行うことができる、という効果を奏す
る。
時間、制御回路へのテストクロック信号の供給が停止さ
れ、所定時間経過後、制御回路へのテストクロック信号
の供給を再開され、制御回路が、テストクロック信号の
供給が再開された後、スキャンアウト制御信号を生成し
てテスト回路に出力する。これにより、タイミングのず
れをキャンセルすることができるため、適切な半導体集
積回路のテストを行うことができる、という効果を奏す
る。
【図１】 この発明の実施の形態１にかかる半導体集積
回路の構成を示す図である。
回路の構成を示す図である。
【図２】 図１に示した被テスト回路，テスト結果圧縮
回路およびテストデータレジスタの構成を示す図であ
る。
回路およびテストデータレジスタの構成を示す図であ
る。
【図３】 図２に示したテスト結果保持回路における信
号の入出力を示す図である。
号の入出力を示す図である。
【図４】 図２に示したテスト結果保持回路の構成を示
す図である。
す図である。
【図５】 図１に示したテストパターン発生回路の構成
を示す図である。
を示す図である。
【図６】 実施の形態１にかかる半導体集積回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図７】 実施の形態１にかかるＨＬＤ信号のタイミン
グがずれた場合の半導体集積回路の動作を示すタイミン
グチャートである。
グがずれた場合の半導体集積回路の動作を示すタイミン
グチャートである。
【図８】 この発明の実施の形態２にかかるテストパタ
ーン発生回路の構成を示す図である。
ーン発生回路の構成を示す図である。
【図９】 実施の形態２にかかる半導体集積回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１０】 この発明の実施の形態３にかかる半導体集
積回路の構成を示す図である。
積回路の構成を示す図である。
【図１１】 実施の形態３にかかる半導体集積回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図１２】 従来の半導体集積回路の構成を示す図であ
る。
る。
【図１３】 図１２に示した被テスト回路，テスト結果
圧縮回路およびテストデータレジスタの構成を示す図で
ある。
圧縮回路およびテストデータレジスタの構成を示す図で
ある。
１ 被テスト回路、２ テストパターン発生回路、３
テスト結果圧縮回路、４ テストデータレジスタ、５，
７，２４，２５ セレクタ回路、８，２６ フリップフ
ロップ回路、１１−１〜１１−３ 被テストブロック、
１２−１〜１２−１４，１２−２１〜１２−２３，１２
−３１〜１２−３３ テスト結果保持回路、２１ ＥＸ
ＯＲ回路、２２ ＮＡＮＤ回路、２３，３３ ＡＮＤ回
路、３１信号生成回路、３２ ＴＣＫ立ち上がりエッジ
検出回路、３４，４２ ＯＲ回路，４１ カウンタ回
路，５１ 信号生成装置。
テスト結果圧縮回路、４ テストデータレジスタ、５，
７，２４，２５ セレクタ回路、８，２６ フリップフ
ロップ回路、１１−１〜１１−３ 被テストブロック、
１２−１〜１２−１４，１２−２１〜１２−２３，１２
−３１〜１２−３３ テスト結果保持回路、２１ ＥＸ
ＯＲ回路、２２ ＮＡＮＤ回路、２３，３３ ＡＮＤ回
路、３１信号生成回路、３２ ＴＣＫ立ち上がりエッジ
検出回路、３４，４２ ＯＲ回路，４１ カウンタ回
路，５１ 信号生成装置。
Claims (3)
- 【請求項１】 実動作周波数を用いて半導体集積回路を
テストする半導体集積回路のテスト装置において、 テストを実行するスキャンパスを形成したテスト回路
と、 テスト終了後、実動作周波数に比して低い周波数のテス
トクロック信号のエッジに同期してテスト結果をスキャ
ンアウトさせるスキャンアウト制御信号を生成して前記
テスト回路に出力する制御回路と、 を具備することを特徴とする半導体集積回路のテスト装
置。 - 【請求項２】 さらに、テスト終了後、所定時間をカウ
ントするカウンタ回路を具備し、 前記制御回路は、前記カウンタ回路が前記所定時間をカ
ウントした後、前記スキャンアウト制御信号を生成して
前記テスト回路に出力することを特徴とする請求項１に
記載の半導体集積回路のテスト装置。 - 【請求項３】 テスト終了後の所定時間、前記制御回路
へのテストクロック信号の供給が停止され、前記所定時
間経過後、前記制御回路へのテストクロック信号の供給
が再開され、 前記制御回路は、前記テストクロック信号の供給が再開
された後、前記スキャンアウト制御信号を生成して前記
テスト回路に出力することを特徴とする請求項１に記載
の半導体集積回路のテスト装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259863A JP2002071758A (ja) | 2000-08-29 | 2000-08-29 | 半導体集積回路のテスト装置 |
| US09/849,255 US6742149B2 (en) | 2000-08-29 | 2001-05-07 | Apparatus for testing semiconductor integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259863A JP2002071758A (ja) | 2000-08-29 | 2000-08-29 | 半導体集積回路のテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002071758A true JP2002071758A (ja) | 2002-03-12 |
Family
ID=18747974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259863A Pending JP2002071758A (ja) | 2000-08-29 | 2000-08-29 | 半導体集積回路のテスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6742149B2 (ja) |
| JP (1) | JP2002071758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085282A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295028B2 (en) * | 2002-08-30 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and memory test method |
| US6917215B2 (en) * | 2002-08-30 | 2005-07-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and memory test method |
| EP1505400A1 (en) * | 2003-08-07 | 2005-02-09 | Texas Instruments Incorporated | Scan capture frequency modulator |
| EP1584939B1 (en) * | 2004-04-07 | 2013-02-13 | STMicroelectronics (Research & Development) Limited | An integrated circuit with boundary scan test circuitry |
| US7627798B2 (en) * | 2004-10-08 | 2009-12-01 | Kabushiki Kaisha Toshiba | Systems and methods for circuit testing using LBIST |
| JP4387968B2 (ja) * | 2005-03-28 | 2009-12-24 | 富士通株式会社 | 障害検出装置および障害検出方法 |
| US9423843B2 (en) * | 2012-09-21 | 2016-08-23 | Atmel Corporation | Processor maintaining reset-state after reset signal is suspended |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815512A (en) | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP3325727B2 (ja) | 1994-05-26 | 2002-09-17 | 三菱電機株式会社 | 半導体メモリの検査装置 |
| US5717702A (en) * | 1995-03-14 | 1998-02-10 | Hughes Electronics | Scan testing digital logic with differing frequencies of system clock and test clock |
| JPH1130646A (ja) | 1997-07-10 | 1999-02-02 | Nec Eng Ltd | 半導体集積回路及びそれに含まれるテスト回路 |
| US6510534B1 (en) * | 2000-06-29 | 2003-01-21 | Logicvision, Inc. | Method and apparatus for testing high performance circuits |
| US6570407B1 (en) * | 2002-01-30 | 2003-05-27 | Sun Microsystems, Inc. | Scannable latch for a dynamic circuit |
-
2000
- 2000-08-29 JP JP2000259863A patent/JP2002071758A/ja active Pending
-
2001
- 2001-05-07 US US09/849,255 patent/US6742149B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085282A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6742149B2 (en) | 2004-05-25 |
| US20020026612A1 (en) | 2002-02-28 |
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