JP3325727B2 - 半導体メモリの検査装置 - Google Patents

半導体メモリの検査装置

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JP3325727B2 JP28663194A JP28663194A JP3325727B2 JP 3325727 B2 JP3325727 B2 JP 3325727B2 JP 28663194 A JP28663194 A JP 28663194A JP 28663194 A JP28663194 A JP 28663194A JP 3325727 B2 JP3325727 B2 JP 3325727B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数のＲＡＭ、ＲＯＭ
等を含んで構成された論理集積回路としての半導体メモ
リについて機能テストを行う検査装置に関する。
【０００２】
【従来の技術】
｛第１の従来例｝図２２は例えばＵ．Ｓ．Ｐａｔｅｎ
ｔ：４，９２６，４２４に示された二相クロック方式の
第１の従来例の半導体メモリの検査装置のスキャンレジ
スタ４１４ａを示す回路図である。図２２において、４
０１ａと４０１ｂはラッチ回路、４０２はセレクタ回
路、４０８はセレクタ制御端子、４０９はシリアル入力
端子、４１０はパラレル入力端子、４１１はパラレル出
力端子、４１２はシリアル出力端子である。４１５と４
１６は二相クロック方式のクロック端子、４１９はイク
スクルーシブＮＯＲ回路（以下、ｅｘ．ＮＯＲ回路とい
う）、４２０はＮＯＲ回路、４２１はＯＲ回路、４２２
はテストクロック端子である。
【０００３】次に動作について説明する。テストクロッ
ク端子４２２を‘Ｈ’レベルに固定すると、ＮＯＲ回路
４２０の出力は‘Ｌ’レベルになるのでＯＲ回路４２１
は一方のクロック端子４１５のレベルをそのままラッチ
回路４０１ａのイネーブル端子ＥＮに伝える。従って、
この場合には両クロック端子４１５，４１６に２相のク
ロック信号を与えることにより、シリアル入力端子４０
９あるいはパラレル入力端子４１０に供給されたデータ
をシリアル出力端子４１２とパラレル出力端子４１１に
伝えることができる。
【０００４】一方、ＲＡＭなどの被テスト回路の読出し
テスト時には、ラッチ回路４０１ａとラッチ回路４０１
ｂに期待データをセットしておき、この状態でテストク
ロック端子４２２にクロック信号を与えることで、パラ
レル入力端子４１０のデータが期待データと異なるとき
のみラッチ回路４０１ａにパラレル入力端子のデータが
ラッチされ、ラッチ回路４０１ａの内容が反転する。
【０００５】すなわち、期待データと異なったデータが
ＲＡＭなどの被テスト回路から読み出されパラレル入力
端子４１０に加えられると、ラッチ回路４０１ａには期
待データと異なったデータがラッチされるので、このラ
ッチ回路４０１ａにラッチされたデータからＲＡＭなど
の被テスト回路に異常があることを知ることが出来る。
【０００６】図２３は、図２２に示したスキャンレジス
タ４１４ａにより構成したスキャンパスを示すブロック
図である。
【０００７】｛第２の従来例｝第２の従来例（特開昭６
２−１９５５７２号公報、Ｕ．Ｓ．Ｐａｔｅｎｔ：４，
８１３，０４３を参照）の半導体メモリの検査装置を図
５７に示す。第２の従来例では、かかる検査装置とし
て、疑似乱数（疑似ランダム系列）発生用アルゴリズミ
ックパターン発生回路（リニアフィードバックシフトレ
ジスタ回路：以下、ＬＦＳＲ回路と称す）が使用され
る。図５７中の５０１は基準となるデータを格納するベ
ースデータレジスタ、５０２は定数演算を行う際の定数
を供給する定数レジスタ、５０３はシフトイン機能が付
与され種々の算術論理演算を行う算術論理演算ユニット
（ＡＬＵ）、５０４はＡＬＵ５０３の入力を選択するセ
レクタ、５０５はＡＬＵ５０３の演算結果を保持するた
めのＡＬＵ出力レジスタ、５０６はビット選択レジス
タ、５０７はＡＮＤ演算回路、５０８はパリティ検出回
路である。
【０００８】図５８は４ビットのＬＦＳＲ回路の一例を
示す論理回路図である。図５８中の５０９は排他的論理
和（Ｅｘ．ＯＲ）回路、５１０，５１１，５１２，５１
３はフリップフロップ回路、ＣＬＫはクリック信号入力
端子を夫々示している。排他的論理和回路５０９は図５
７中のパリティ検出回路５０８に対応し、フリップフロ
ップ回路５１０，５１１，５１２，５１３は図５７中の
ＡＬＵ出力レジスタ５０５に対応している。図５８では
排他的論理和回路５０９に対して二個のフリップフロッ
プ回路５１０，５１３から入力が行われているが、これ
は、図５７中のビット選択レジスタ５０６に対し１００
１（二進法）が選択されていることに対応している。
【０００９】かかる構成の第２の従来例のＬＦＳＲ回路
では、ＡＬＵ出力レジスタ５０５の任意のビット郡に対
してパリティ検出が行われ、その検出結果がＡＬＵ５０
３における演算動作と同時にＡＬＵ５０３にシフトイン
されてＡＬＵ出力レジスタ５０５が更新され、複雑な疑
似乱数のパターンが高速に発生される。ここで、第２の
従来例のＬＦＳＲ回路では、機能テスト用アルゴリズミ
ックパターンとして２n個の疑似乱数（疑似ランダム系
列）を発生していた。
【００１０】かかる第２の従来例のＬＦＳＲ回路をアド
レス発生回路として用いて、全周期系列のテストデータ
を複数のＲＡＭのアドレス設定に用いた場合の動作を、
図５９に基づいて説明する。図５９はアドレス入力系を
示す図である。図５９中の５２１ａ〜５２１ｃはＲＡ
Ｍ、５２２ａ〜５２２ｃはＲＡＭ５２１ａ〜５２１ｃの
機能テスト時に各ＲＡＭ５２１ａ〜５２１ｃのアドレス
を選択するシフトレジスタ、５２３は第２の従来例のＬ
ＦＳＲ回路（アドレス発生回路）を含むテストパターン
発生回路、ＳＩＡは全シフトレジスタ５２２ａ〜５２２
ｃに対してアドレス指定データを送信する共通配線であ
る。そして、図５９の如く、一つのテストパターン発生
回路５２３に複数のＲＡＭ５２１ａ〜５２１ｃが接続さ
れている。なお、Ａ０〜Ａ４はＲＡＭ５２１ａ〜５２１
ｃのアドレス入力端子であり、ＲＡＭ５２１ａは四端子
入力、ＲＡＭ５２１ｂは五端子入力、ＲＡＭ５２１ｃは
四端子入力とされている。
【００１１】ＲＡＭ５２１ａ〜５２１ｃの機能テスト時
には、まず、テストパターン発生回路５２３にてアドレ
ス指定データを共通配線ＳＩＡに出力する。共通配線Ｓ
ＩＡに共通に接続されたシフトレジスタ５２２ａ〜５２
２ｃは、送信されるアドレス指定データにてシフトイン
され、ＲＡＭ５２１ａ〜５２１ｃのアドレスを選択す
る。
【００１２】ここで、四個のアドレス入力端子Ａ０〜Ａ
３をもつＲＡＭ５２１ａ，５２１ｃに対しては、テスト
パターン発生回路５２３にて四次の全周期系列を発生さ
せ、これに基づいてＲＡＭ５２１ａ，５２１ｃのアドレ
ス設定を行う。同様に、五個のアドレス入力端子Ａ０〜
Ａ４を持つＲＡＭ５２１ｂについては、テストパターン
発生回路５２３にて五次の全周期系列を発生させ、これ
に基づいてＲＡＭ５２１ｂのアドレス設定を行う。
【００１３】｛第３の従来例｝第３の従来例の半導体メ
モリの検査装置は、アドレス発生回路にてアドレスのイ
ンクリメントまたはディクリメントを行うものである。
すなわち、図５９の如く、第２の従来例と同様のテスト
パターン発生回路（ＬＦＳＲ回路）５２３に、別部材と
しての一般的なカウンタを接続し、かかるカウンタとＬ
ＦＳＲ回路５２３の連携動作にて冗長ビットのキャンセ
ルを行う。
【００１４】｛第４の従来例｝第４の従来例の半導体メ
モリの検査装置を図１３２に示す。図１３２中の半導体
メモリ（ＲＡＭ１、ＲＡＭ２およびＲＡＭ３）は、夫々
データ出力用スキャンパスＤＯ（データ圧縮機能付スキ
ャンＦＦ）を有しており、先行する半導体メモリのスキ
ャンパスＤＯからの出力は、後続する半導体メモリに入
力される。テスト時のテスト結果は、各スキャンパスの
シフト動作にて行う。かかる半導体メモリの夫々につい
て、テストに当たってデータの圧縮を行いたい場合に
は、ＳＩＮＨ信号（シフト禁止信号）を入力してスキャ
ンパスＤＯのシフト動作を禁止していた。
【００１５】｛第５の従来例｝図１５７および図１５８
は第５の従来例の冗長回路を示す図である。該冗長回路
は、複数のメモリセルＣが接続された複数の信号線Ｌ１
〜Ｌ４と、該複数の信号線Ｌ１〜Ｌ４に接続されたデコ
ーダ（図示せず）とを有するものであって、複数のメモ
リセルＣが接続された少なくと１本の予備信号線Ｌ５を
具備している。また、図１５７および図１５８中のＤ１
〜Ｄ４はデコーダに接続される駆動回路である。
【００１６】そして、図１５７および図１５８中のＳは
スイッチ部、Ｓ１〜Ｓ４はスイッチ部Ｓ内の個々のスイ
ッチング素子である。なお、スイッチング素子Ｓ１〜Ｓ
４としてはトランジスタが用いられることが多かった。
このうち、第１のスイッチング素子Ｓ１は、上記複数の
信号線Ｌ１〜Ｌ４の中の第１の信号線Ｌ１に欠陥がある
場合に、上記駆動回路Ｄ１と上記第１の信号線Ｌ１との
間の接続を外し、かつ、上記デコーダの上記第１の信号
線Ｌ１への上記駆動回路Ｄ１を上記第１の信号線Ｌ１と
隣接した第２の信号線Ｌ２に接続する。また、第２のス
イッチング素子Ｓ２は、上記複数の信号線Ｌ１〜Ｌ４の
中の第２の信号線Ｌ２に欠陥がある場合に、上記駆動回
路Ｄ２と上記第２の信号線Ｌ２との間の接続を外し、か
つ、上記デコーダの上記第２の信号線Ｌ２への上記駆動
回路Ｄ２を上記第２の信号線Ｌ２と隣接した第３の信号
線Ｌ３に接続する。同様に、第３のスイッチング素子Ｓ
３は、上記複数の信号線Ｌ１〜Ｌ４の中の第３の信号線
Ｌ３に欠陥がある場合に、上記駆動回路Ｄ３と上記第３
の信号線Ｌ３との間の接続を外し、かつ、上記デコーダ
の上記第３の信号線Ｌ３への上記駆動回路Ｄ３を上記第
３の信号線Ｌ３と隣接した第４の信号線Ｌ４に接続す
る。さらに、第４のスイッチング素子は、上記デコーダ
の残りの上記駆動回路Ｄ４を上記予備信号線Ｌ５に接続
する。
【００１７】かかる構成では、欠陥の発生した複数の信
号線Ｌ１〜Ｌ４を、順次予備の予備信号線Ｌ５から隣の
複数の信号線へと接続してゆくことにより、欠陥のある
いずれかの信号線Ｌ１〜Ｌ４を外すことができる。
【００１８】
【発明が解決しようとする課題】
｛第１の従来例の課題｝第１の従来例の二相クロック方
式の半導体メモリの検査装置は、上記のように構成され
ているので、一対のクロック端子４１５，４１６に二相
のクロック信号を与えることが必要であり、ＲＡＭなど
の被テスト回路を高速でテストするときには、一対のク
ロック端子４１５，４１６に高速の二相クロック信号を
与えるための複雑な駆動が可能なクロックドライバ回路
が必要となる問題点があった。
【００１９】この発明は上記課題に鑑み、二相クロック
信号を与えるための複雑なクロックドライバ回路を不要
にできる、すなわち、一相のクロック信号で駆動し得る
半導体メモリの検査装置を提供することを目的とする。
【００２０】｛第２の従来例の課題｝通常、ＲＡＭ等の
テストに用いられる機能テストとして、例えばマーチテ
ストがある。このテストは、全てのＲＡＭの全てのアド
レス指定データについて、初期状態である初期格納デー
タ（例えば、“０”）から新規の格納データ（“１”）
に更新するものである。かかるマーチテストの場合、デ
ータ更新の対象となるＲＡＭのアドレスを指定する必要
がある。第２の従来例では、ＲＡＭのアドレス指定のた
めに、上述の如くテストパターン発生回路５２３のＬＦ
ＳＲ回路にて疑似乱数の全周期系列を２n個分発生させ
ていたが、実際のＲＡＭのアドレス数ｎは、例えば図５
９中のＲＡＭ５２１ａの場合は四個、ＲＡＭ５２１ｂの
場合は五個というように、ＲＡＭの種類によって未定で
ある。したがって、アドレス数ｎの二進（「０」、
「１」）の組み合わせによって決まるワード数２nも未
定である。このため、仮にＬＦＳＲ回路で発生する２n
次の全周期系列が実際のＲＡＭのワード数より少なけれ
ば、機能テストを実行できないワードが生じてしまうこ
とになる。逆にＬＦＳＲ回路で発生する２n次の全周期
系列が実際のＲＡＭのワード数より多ければ、全周期系
列を発生しても、一部のデータがシフトレジスタからは
み出てしまい誤ったアドレスが認識されるおそれがあっ
た。すなわち、第２の従来例の場合、ＬＦＳＲ回路で発
生する全周期系列の個数２nとＲＡＭのワード数とが完
全に一致していなければならず、機能テストするＲＡＭ
の自由度が制限されるという欠点があった。
【００２１】本発明は、上記課題に鑑み、複数個のＲＡ
Ｍの機能テストを行うにあたって任意のワード数のＲＡ
Ｍをテストし得る半導体メモリの検査装置を提供するこ
とを目的とする。
【００２２】また、ＲＡＭの機能テストを実施する場
合、全アドレス、ビット等を動かしながらバーインをす
る必要がある（ダイナミックバーイン）。しかしなが
ら、機能テストを行うＲＡＭの接続数が多い場合、一般
にバーイン用のテスタは複雑な制御信号を発生できない
ものが多く、テストパターン生成の前に必要なビット線
選択レジスタ等の初期設定ができない。
【００２３】本発明は、上記課題に鑑み、テストパター
ン生成の前に必要なビット線選択レジスタ等の初期設定
が可能な半導体メモリの検査装置を提供することをも目
的とする。
【００２４】｛第３の従来例の課題｝第２の従来例で問
題となっていたビット数の不整合は、第３の従来例のよ
うに構成すれば、カウンタとＬＦＳＲ回路５２３の連携
動作にて冗長ビットのキャンセルを行うことで解決でき
る。しかしながら一般にカウンタはＬＦＳＲ回路５２３
に比べて面積規模が大きく、単一の集積回路内に集積す
るのは困難で、アドレスバスを外側に出して外部にカウ
ンタを外付けしていた。したがって、カウンタ分の面積
が余分に必要なだけでなく、アドレスバス等の配線機構
をも必要とし、面積効率を大幅に低下させる要因とな
る。
【００２５】本発明は、上記課題に鑑み、小面積の半導
体メモリの検査装置を提供することをも目的とする。
【００２６】｛第４の従来例の課題｝上記第４の従来例
において、複数個のスキャンパスＤＯについて同一のＳ
ＩＮＨ信号を供給するよう配線していたので、常に複数
個の半導体メモリに対してＳＩＮＨ信号を供給すること
になる。そうすると、不可容量により高速動作を行うこ
とができず、テスト効率の向上の限界となっていた。
【００２７】本発明は、上記課題に鑑み、内蔵するＲＡ
Ｍコアのテストを高速で行い得る半導体メモリの検査装
置を提供することをも目的とする。
【００２８】｛第５の従来例の課題｝第５の従来例で
は、欠陥の発生した信号線Ｌ１〜Ｌ４を発見した後、レ
ーザ装置等を用いてスイッチング素子Ｓ１〜Ｓ４を切断
し、書き込み等のドライバーの接続を外していた。しか
しながら、かかる切断のための装置が大型化し、それに
伴ってコストも上昇する。
【００２９】本発明は、上記課題に鑑み、装置を小型化
でき、かつコストを低減し得る半導体メモリの検査装置
を提供することをも目的とする。
【００３０】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、複数のスキャンレジスタを直列に接続
してスキャンパスを構成してなる半導体メモリの検査装
置において、前記スキャンレジスタは、外部からの比較
イネーブル信号に基づいて外部からの期待データ信号と
外部からのデータ入力信号とを比較する比較回路と、外
部からのシフトモード制御信号に基づいて、直列データ
信号と前記データ入力信号とを選択して出力するセレク
タ手段と、前記セレクタ手段からの出力データが所定の
タイミングで取り込まれるフリップフロップ回路と、前
記比較回路からの信号に基づいて前記フリップフロップ
回路を特定の値にリセットするリセット手段と、外部か
らデータ保持制御信号が入力されないときは外部からの
周期的なクロック信号に基づく前記所定のタイミングに
したがって前記フリップフロップ回路のデータ取り込み
を許容する一方、外部から前記データ保持制御信号が入
力されたときは前記フリップフロップ回路に保持させ続
けるデータ保持制御手段とを備える。
【００３１】本発明の請求項２に係る課題解決手段は、
前記データ保持制御手段は、前記データ保持制御信号が
入力された際に前記クロック信号の入力の如何にかかわ
らず前記フリップフロップ回路へ前記所定のタイミング
を規定するタイミング信号を停止するタイミング停止回
路を含む。
【００３２】本発明の請求項３に係る課題解決手段は前
記セレクタ手段および前記データ保持制御手段は、出力
端子、制御入力端子、および一対の信号入力端子を有す
る第１のセレクタ回路と、出力端子、制御入力端子、お
よび一対の信号入力端子を有し、前記出力端子が前記第
１のセレクタの一方の信号入力端子に接続される第２の
セレクタ回路とを備え、前記セレクタ手段は、前記第２
のセレクタ回路の一方の信号入力端子に接続され前記直
列データ信号が入力される第１の入力端子と、前記第１
のセレクタ回路の他方の信号入力端子に接続され前記デ
ータ入力信号が入力される第２の入力端子と、前記第１
のセレクタ回路の前記制御入力端子に接続され前記シフ
トモード制御信号が入力される第３の入力端子とを備
え、前記データ保持制御手段は、前記第２のセレクタ回
路の他方の信号入力端子に接続され前記フリップフロッ
プ回路のデータ出力端子に接続されるデータ帰還用のル
ープ配線と、前記第２のセレクタ回路の前記制御入力端
子に接続され前記データ保持制御信号が入力される第４
の入力端子とを備える。
【００３３】本発明の請求項４に係る課題解決手段は前
記データ保持制御手段は、前記フリップフロップ回路の
データ出力端子に接続されるデータ帰還用のループ配線
と、前記データ保持制御信号を受けたときに、前記セレ
クタ手段からの出力データに代えて、前記ループ配線に
て伝達される前記フリップフロップ回路からの出力デー
タを選択し、該フリップフロップ回路へ出力するデータ
選択回路とを備える。
【００３４】本発明の請求項５に係る課題解決手段は、
前記比較回路の出力信号が前記フリップフロップ回路の
リセット入力端子に与えられる。
【００３５】本発明の請求項６に係る課題解決手段は、
前記リセット手段は、前記比較回路の出力信号に基づい
て前記フリップフロップ回路の前記出力データの帰還を
禁止する帰還禁止素子を備える。
【００３６】本発明の請求項７に係る課題解決手段は、
複数のスキャンレジスタを直列に接続してスキャンパス
を構成してなる半導体メモリの検査装置において、前記
スキャンレジスタは、クロック信号と期待データ信号と
データ入力信号とを受け、前記期待データ信号と前記デ
ータ入力信号とを比較しその比較結果をクロック信号に
同期して出力する比較回路と、前記クロック信号を受け
るクロック端子と、前記スキャンパスの直列データ信号
を受けて前記クロック信号に同期して当該直列データ信
号を取り込むためのデータ入力端子と、前記比較回路の
比較結果を受けて特定の値にリセットするためのリセッ
ト端子とを含んだフリップフロップ回路とを備える。
【００３７】本発明の請求項８に係る課題解決手段は、
前記スキャンレジスタは、前記直列データ信号および前
記フリップフロップ回路の出力するデータ信号を選択し
て前記フリップフロップ回路のデータ入力端子に出力す
るセレクタ手段をさらに備える。
【００３８】本発明の請求項９に係る課題解決手段は、
前記セレクタ手段は、前記データ入力信号をさらに選択
して前記フリップフロップ回路のデータ入力端子に出力
する。
【００３９】本発明の請求項１０に係る課題解決手段
は、前記スキャンレジスタは、前記クロック信号の入力
の如何にかかわらず前記フリップフロップ回路への前記
クロック信号の供給を停止する停止回路を備える。
【００４０】本発明の請求項１１に係る課題解決手段
は、前記セレクタ手段は、前記データ入力信号および前
記直列データ信号を選択して前記フリップフロップ回路
のデータ入力端子に出力する。
【００４１】本発明の請求項１２に係る課題解決手段
は、複数のスキャンレジスタを直列に接続してスキャン
パスを構成してなる半導体メモリの検査装置において、
期待データ信号とデータ入力信号とを受け、前記期待デ
ータ信号と前記データ入力信号とを比較しその比較結果
を出力する比較回路と、クロック信号を受けるクロック
端子および前記スキャンパスの直列データ信号を受ける
データ入力端子を有し、前記クロック信号に同期して前
記直列データ信号を取り込むフリップフロップ回路と、
前記フリップフロップ回路のデータ出力端子から前記フ
リップフロップ回路の前記データ入力端子にデータを帰
還させるためのループ配線と、前記比較回路の比較結果
に基づいて、前記ループ配線により前記フリップフロッ
プ回路の出力データの帰還を禁止する帰還禁止素子とを
含む。
【００４２】本発明の請求項１３に係る課題解決手段
は、前記スキャンレジスタは、前記帰還禁止素子の出力
および前記スキャンパスの直列データ信号を選択して前
記フリップフロップ回路のデータ入力端子へ出力するセ
レクタ手段を備える。
【００４３】本発明の請求項１４に係る課題解決手段
は、前記スキャンレジスタは、前記データ入力信号およ
び前記セレクタ手段の出力端子から出力されるデータを
入力し、そのいずれかを選択して前記フリップフロップ
回路のデータ入力端子へ出力する別のセレクタ手段をさ
らに備える。
【００４４】本発明の請求項１５に係る課題解決手段
は、前記スキャンレジスタは、前記データ入力信号およ
び前記直列データ信号を選択して出力するセレクタ手段
と、前記セレクタ手段の出力および前記帰還禁止素子の
出力を選択して前記フリップフロップ回路のデータ入力
端子へ出力する別のセレクタ手段とを備える。
【００４５】本発明の請求項１６に係る課題解決手段
は、前記比較回路は、比較イネーブル信号を受けてその
比較イネーブル信号に基づき比較結果を出力する。
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【００７０】
【作用】本発明請求項１に係る半導体メモリの検査装置
では、テストモードに設定された場合、比較回路にて、
外部からの比較イネーブル信号に基づいてデータ入力信
号と期待データ信号とを比較する。また、セレクタ手段
は、シフトモード制御信号に基づいて、直列データ信号
とデータ入力信号とを選択して出力し、このセレクタ手
段からの出力データはフリップフロップに取り込まれ
る。この場合、リセット手段は、比較回路の出力に基づ
いてフリップフロップ回路を特定の値にリセットする。
そして、外部からデータ保持制御信号が入力されないと
きは外部からの周期的なクロック信号に基づく所定のタ
イミングにしたがってフリップフロップ回路のデータ取
り込みを許容する一方、データ保持制御手段にて、外部
からデータ保持制御信号が入力されたときはフリップフ
ロップ回路のデータをフリップフロップ回路に保持させ
続ける。このようにすると、一相のクロック信号を用い
るだけで、セレクタ手段からの出力データと入力データ
との比較結果に応じてフリップフロップ回路内のデータ
を書き換えるように構成でき、第１の従来例に比べて、
テスト用のクロック信号を省略でき、しかも複雑な二相
クロック信号が不要となり、このクロック信号を供給す
るための複雑なクロックドライバ回路が不要になる。
【００７１】本発明請求項２に係る半導体メモリの検査
装置では、タイミング停止回路にデータ保持制御信号が
入力されると、クロック信号の入力の如何にかかわらず
フリップフロップ回路へのタイミング信号を停止するの
で、フリップフロップ回路のデータを簡単な構成で確実
にかつ容易に保持し得る。
【００７２】本発明請求項３に係る半導体メモリの検査
装置では、データ保持制御信号を受けたときに、データ
保持制御手段の第２のセレクタ回路はループ配線から伝
達されるフリップフロップ回路からの出力データを選択
し、かかる出力データを第１のセレクタ回路を通じてフ
リップフロップ回路へ帰還させる。すなわち、この間
は、フリップフロップ回路がシフト動作を行っても、再
びデータが帰還されてデータが保持される。これによ
り、データ保持を確実にかつ容易に行うことができる。
【００７３】本発明請求項４に係る半導体メモリの検査
装置では、データ選択回路がデータ保持制御信号を受け
たとき、セレクタ手段からの出力データに代えて、ルー
プ配線にて伝達される前記フリップフロップ回路からの
出力データを選択し、該フリップフロップ回路へデータ
を帰還する。すなわち、この間は、フリップフロップ回
路がシフト動作を行っても、再びデータが帰還されてデ
ータが保持される。これにより、データ保持を確実にか
つ容易に行うことができる。
【００７４】本発明請求項５に係る半導体メモリの検査
装置では、リセット動作を比較回路からの出力信号に基
づいて行うことができ、請求項１乃至請求項４の構成を
とる場合にリセット動作が容易になる。
【００７５】本発明請求項６に係る半導体メモリの検査
装置では、比較回路から出力信号が出力されたときにフ
リップフロップ回路の出力帰還を確実にかつ容易に禁止
できる。
【００７６】
【００７７】
【００７８】
【００７９】
【００８０】
【００８１】
【００８２】
【００８３】
【００８４】
【００８５】
【００８６】
【００８７】
【００８８】
【００８９】
【００９０】
【００９１】
【００９２】
【００９３】
【００９４】
【００９５】
【００９６】
【００９７】
【００９８】
【００９９】
【０１００】
【０１０１】
【０１０２】
【０１０３】
【０１０４】
【０１０５】
【実施例】
｛第１の実施例｝ ＜構成＞図１は本発明の第１の実施例の半導体メモリ
（ＲＡＭ）の検査装置（テスト補助回路）を示す論理回
路図である。図１中の２３１はスキャンレジスタであ
り、図２３に示した第１の従来例と同様、複数の該スキ
ャンレジスタ２３１を直列に接続してスキャンパスを構
成するもので、通常動作時には図示しない半導体集積回
路装置から入力されるデータを外部回路へ出力する一
方、データ比較時には、前記半導体集積回路装置から入
力されるデータと期待データとを比較し、これらが不一
致のときには前記半導体集積回路装置からのデータが故
障している旨を外部回路へ出力するものである。図１中
の２３２は比較回路、２３３はセレクタ回路（セレクタ
手段）、２３４はリセット機能付きフリップフロップ回
路、２３５はＯＲ回路である。
【０１０６】前記比較回路２３２は、一個のイクスクル
ーシブＯＲ回路（以下、Ｅｘ．ＯＲ回路と称す）２４１
と、一個のＮＯＴ回路２４２と、一個のＮＡＮＤ回路２
４３とから構成される。前記Ｅｘ．ＯＲ回路２４１は一
対の入力端子を有し、一方の入力端子には前記半導体集
積回路装置（図示せず）からのデータ入力信号（Ｄ）が
入力され、他方の入力端子には、前記データ入力信号
（Ｄ）が正常であるか否かを比較検査するための外部か
らの期待データ信号（ＥＸＰ）が入力される。前記ＮＯ
Ｔ回路２４２の入力端子には外部からのクロック信号
（Ｔ）が入力される。前記ＮＡＮＤ回路２４３は、三個
の入力端子を有し、一の入力端子には外部からの比較イ
ネーブル信号（ＣＭＰＥＮ）が入力され、他の一の入力
端子は前記Ｅｘ．ＯＲ回路２４１の出力端子に接続さ
れ、さらに他の出力端子は前記ＮＯＴ回路２４２の出力
端子に接続されている。これにより、該比較回路２３２
は、外部からの比較イネーブル信号（ＣＭＰＥＮ）がＨ
ｉｇｈでかつ前記クロック信号（Ｔ）がＬｏｗのときに
限り、外部からの期待データ信号（ＥＸＰ）と外部から
のデータ入力信号（Ｄ）とを比較し、これらが異なると
きにＬｏｗを出力するよう設定される。
【０１０７】前記セレクタ回路２３３は、前記半導体集
積回路装置からの前記データ入力信号（Ｄ）および外部
からのシリアル入力信号（ＳＩ）が夫々入力される一対
の信号入力端子“０”，“１”と、外部からのシフトモ
ード制御信号（ＳＭ）が入力される一個の制御入力端子
を有しており、通常動作時およびテストモード時に外部
からのシフトモード制御信号（ＳＭ）に基づいて一方の
前記信号入力端子“０”（データ入力信号（Ｄ））を選
択し、シフトモード時に前記シフトモード制御信号（Ｓ
Ｍ）に基づいて他方の前記信号入力端子“１”（シリア
ル入力信号（ＳＩ））側を選択するように設定される。
【０１０８】前記フリップフロップ回路２３４は、デー
タ入力端子Ｄ１、データ出力端子Ｏ１、タイミング信号
入力端子Ｔ１およびリセット入力端子Ｒ１を有してお
り、前記タイミング信号入力端子Ｔ１にタイミング信号
が入力された際に前記データ入力端子Ｄ１からデータを
取り込みかつ当該データ（ＳＯ．Ｑ）を前記データ出力
端子Ｏ１に伝え、また前記リセット入力端子Ｒ１にＬｏ
ｗレベルのリセット信号が入力された際に取り込んだデ
ータがリセットされるよう設定される。ここで、該フリ
ップフロップ回路２３４は、前記タイミング信号入力端
子Ｔ１に入力される前記タイミング信号の立ち上がりで
データを取り込むタイプ（ポジティブエッジトリガータ
イプ）とされている。なお、本実施例では、リセット動
作によってデータが“０”になるものを使用している
が、逆に“１”になるものを用いてもよい。ここで、前
記データ出力端子Ｏ１は次段のスキャンレジスタのフリ
ップフロップ回路の信号入力端子に接続され、シリアル
入力信号（ＳＯ．Ｑ＝ＳＩ）として伝送される。
【０１０９】前記ＯＲ回路２３５は、前記フリップフロ
ップ回路２３４にシフト動作の所定のタイミングを規定
するためのタイミング信号を出力するもので、一対の入
力端子および一個の出力端子を有しており、一方の前記
入力端子には前記クロック信号（Ｔ）が入力され、他方
の前記入力端子に外部からのシフト禁止信号（ＳＩＮ
Ｈ）が入力され、前記一個の出力端子は前記フリップフ
ロップ回路２３４のタイミング信号入力端子Ｔ１に接続
されている。これにより、該ＯＲ回路２３５は、外部か
らシフト禁止信号（ＳＩＮＨ）が入力されないときは外
部からの周期的なクロック信号（Ｔ）にしたがって前記
フリップフロップ回路２３４のデータ取り込みを許容す
る一方、前記シフト禁止信号（ＳＩＮＨ）が入力された
ときは前記クロック信号（Ｔ）の入力の如何にかかわら
ず前記所定のタイミングを規定するタイミング信号を停
止して前記フリップフロップ回路２３４のデータを保持
するタイミング停止回路（データ保持制御手段）として
機能する。
【０１１０】＜動作＞上記構成のスキャンレジスタ２３
１の動作を説明する。図２は、通常動作時において該ス
キャンレジスタ２３１を半導体集積回路装置（ＲＡＭ）
の出力用フリップフロップとして用いる際にデータ入力
端子Ｄのデータを取り込む動作を示すタイミングチャー
トである。図２の如く、シフト禁止信号（ＳＩＮＨ）が
Ｌｏｗの場合、クロック信号（Ｔ）はＯＲ回路２３５を
経てフリップフロップ回路２３４のタイミング信号入力
端子Ｔ１にそのまま伝わる。また、図２のように比較イ
ネーブル信号（ＣＭＰＥＮ）がＬｏｗの場合、比較回路
２３２のＮＡＮＤ回路２４３の出力は常にＨｉｇｈとな
りリセット信号（Ｌｏｗ信号）は発生しない。そして、
クロック信号（Ｔ）の立ち上がり時にシフトモード制御
信号（ＳＭ）がＬｏｗであれば、セレクタ回路２３３は
信号入力端子“０”を選択し、半導体集積回路装置（Ｒ
ＡＭ）からのデータ入力信号（Ｄ）がフリップフロップ
回路２３４に取り込まれる。
【０１１１】図３は、半導体集積回路装置（ＲＡＭ）の
テストを開始する前の初期設定（“１”を設定する）や
ＲＡＭテストが完了した後のテスト結果の読み出し時お
けるフリップフロップ回路２３４のシフト動作を示すタ
イミングチャートである。図３の如く、シフト禁止信号
（ＳＩＮＨ）がＬｏｗの場合、クロック信号（Ｔ）はＯ
Ｒ回路２３５を経てフリップフロップ回路２３４のタイ
ミング信号入力端子Ｔ１にそのまま伝わる。また、比較
イネーブル信号（ＣＭＰＥＮ）がＬｏｗの場合、比較回
路２３２からリセット信号（Ｌｏｗ信号）は発生しな
い。そして、クロック信号（Ｔ）の立ち上がり時にシフ
トモード制御信号（ＳＭ）がＨｉｇｈであればセレクタ
回路２３３は信号入力端子“１”を選択し、シリアル入
力信号（ＳＩ）がフリップフロップ回路２３４に取り込
まれ、データ出力端子Ｏ１（シリアル出力端子）に出力
される。データ出力端子Ｏ１は次段のスキャンレジスタ
の信号入力端子（“１”）に接続され（図２３参照）、
シリアル入力信号（ＳＯ．Ｑ＝ＳＩ）としてデータ伝送
が行われてシフト動作が行われる。
【０１１２】図４は、ＲＡＭの出力データが不定である
場合など比較動作を行なってはいけない場合にフリップ
フロップ回路２３４のシフト動作を禁止する動作を示す
タイミングチャートである。図４の如く、シフト禁止信
号（ＳＩＮＨ）がＨｉｇｈの場合、ＯＲ回路２３５は常
にＨｉｇｈ出力となり、故にクロック信号（Ｔ）はフリ
ップフロップ回路２３４のタイミング信号入力端子Ｔ１
に伝わらない。従って、フリップフロップ回路２３４は
クロック信号（Ｔ）の立ち上がりを検出できず、故にシ
フト動作は行われない。また、図４のように比較イネー
ブル信号（ＣＭＰＥＮ）がＬｏｗの場合、比較回路２３
２からリセット信号（Ｌｏｗ信号）は発生しない。な
お、クロック信号（Ｔ）の立ち上がり時のシフトモード
制御信号（ＳＭ）はＨｉｇｈ／Ｌｏｗどちらでも差し支
えない。
【０１１３】図５は比較回路２３２の比較動作を示すタ
イミングチャートである。図５の如く、シフト禁止信号
（ＳＩＮＨ）がＨｉｇｈの場合、ＯＲ回路２３５は常に
Ｈｉｇｈ出力となり、故にクロック信号（Ｔ）はフリッ
プフロップ回路２３４のタイミング信号入力端子Ｔ１に
伝わらない。従って、フリップフロップ回路２３４はク
ロック信号（Ｔ）の立ち上がりを検出できず、故にシフ
ト動作は行われない。また、クロック信号（Ｔ）がＬｏ
ｗで比較イネーブル信号（ＣＭＰＥＮ）がＨｉｇｈのと
き、データ入力端子Ｄと期待データ端子（ＥＸＰ）のデ
ータが異なれば、比較回路２３２からはリセット信号
（Ｌｏｗ信号）が発生し、フリップフロップ回路２３４
は“０”にリセットされる。フリップフロップ回路２３
４は初期設定のシフト動作によって“１”にセットされ
ているので、これが“０”に変化することにより故障の
存在が記憶される。スキャンレジスタ２３１に保持され
ている故障の有無のデータはＲＡＭのテスト完了後にシ
フト動作により読み出される。
【０１１４】本実施例によれば、一相のクロック信号を
用いるだけで、テストモードに設定されたときに期待値
データと入力データとの比較結果に応じてフリップフロ
ップ回路２３４内のデータを書き換えるように構成した
ので、第１の従来例に比べて、テスト用のクロック信号
を省略でき、しかも複雑な二相クロック信号が不要とな
り、このクロック信号を供給するための複雑なクロック
ドライバ回路が不要になる。
【０１１５】｛第２の実施例｝ ＜構成＞図６は本発明の第２の実施例の半導体メモリの
検査装置を示す論理回路図である。図６中の２５１はス
キャンレジスタであり、第１の実施例と同様、クロック
信号（Ｔ）の立ち上がりでデータを取り込むタイプ（ポ
ジティブエッジトリガータイプ）であり、通常動作時に
は図示しない半導体集積回路装置から入力されるデータ
を外部回路へ出力する一方、データ比較時には、前記半
導体集積回路装置から入力されるデータと期待データと
を比較し、これらが不一致のときには前記半導体集積回
路装置からのデータが故障している旨を外部回路へ出力
するものである。図６中の２３２は比較回路、２３４は
リセット機能付きフリップフロップ回路であり、これら
の構成は第１の実施例と同様であるためその説明を省略
する。また、図６中の２５２，２５３は、第１の実施例
におけるセレクタ回路２３３（図１参照）と同様の構造
とされたセレクタ回路であるが、一方のセレクタ回路
（以下、第１のセレクタ回路と称す）２５２の一対の信
号入力端子“０”，“１”のうち、信号入力端子“１”
は前記第２のセレクタ回路２５３の出力端子に接続され
ている。また、他方のセレクタ回路（以下、第２のセレ
クタ回路と称す）２５３の一対の信号入力端子“０”，
“１”のうち、一対の信号入力端子“０”には外部から
のシリアル入力信号（ＳＩ）が入力され、他方の信号入
力端子“１”は前記フリップフロップ回路２３４のデー
タ出力端子Ｏ１に接続されている。さらに、該第２のセ
レクタ回路２５３の制御入力端子には、外部からのシフ
ト禁止信号（ＳＩＮＨ）が入力され、該シフト禁止信号
（ＳＩＮＨ）がＬｏｗのときにはシリアル入力信号（Ｓ
Ｉ）を、シフト禁止信号（ＳＩＮＨ）がＨｉｇｈのとき
には前記フリップフロップ回路２３４からの出力データ
ＳＯ．Ｑを、第１のセレクタ回路２５２へ出力する。
【０１１６】ここで、フリップフロップ回路２３４のデ
ータ出力端子Ｏ１と第２のセレクタ回路２５３の他方の
信号入力端子“１”とが内部配線（ループ配線）にて接
続されることで、フリップフロップ回路２３４のデータ
出力端子Ｏ１から第２のセレクタ回路２５３および第１
のセレクタ回路２５２を経て前記フリップフロップ回路
２３４のデータ入力端子Ｄ１に至るまでの間にループ回
路２５４が形成される。そして、かかるループ回路２５
４は、前記シフト禁止信号（ＳＩＮＨ）を受けたときに
シリアル入力信号（ＳＩ）およびデータ入力信号（Ｄ）
に代えて前記フリップフロップ回路２３４からの出力デ
ータＳＯ．Ｑを該フリップフロップ回路へ帰還させて当
該フリップフロップ回路２３４のデータを保持するデー
タ保持制御手段として機能する。
【０１１７】ここで、前記第１のセレクタ回路２５２
と、前記第２のセレクタ回路２５３と、前記シリアル入
力信号（ＳＩ）が入力される端子（第１の入力端子）
と、前記データ入力信号（Ｄ）が入力される端子（第２
の入力端子）と、前記シフトモード制御信号（ＳＭ）が
入力される端子（第３の入力端子）とで、前記シリアル
入力信号（ＳＩ）および前記データ入力信号（Ｄ）を選
択して出力するセレクタ手段が構成される。
【０１１８】また、前記第１のセレクタ回路２５２と、
前記第２のセレクタ回路２５３と、前記第２のセレクタ
回路２５３の他方の信号入力端子“１”および前記フリ
ップフロップ回路２３４のデータ出力端子Ｏ１を結ぶ前
記ループ配線と、前記シフト禁止信号（ＳＩＮＨ）が入
力される端子（第３の入力端子）とから、前記フリップ
フロップ回路２３４のデータを保持するデータ保持制御
手段が構成される。
【０１１９】＜動作＞上記構成のスキャンレジスタ２５
１の動作を説明する。図７は、通常動作時において該ス
キャンレジスタ２５１を半導体集積回路装置（ＲＡＭ）
の出力用フリップフロップとして用いる際にデータ入力
端子Ｄのデータを取り込む動作を示すタイミングチャー
トである。図７の如く、比較イネーブル信号（ＣＭＰＥ
Ｎ）がＬｏｗの場合、比較回路２３２からリセット信号
は発生しない。クロック信号（Ｔ）の立ち上がり時にシ
フトモード制御信号（ＳＭ）がＬｏｗであればセレクタ
回路２５２は信号入力端子“０”を選択し、半導体集積
回路装置（ＲＡＭ）からのデータ入力信号（Ｄ）がフリ
ップフロップ回路２３４に取り込まれる。ＲＡＭのデー
タ出力はこのデータ入力端子Ｄに接続されるので、通常
動作時にこのスキャンレジスタをＲＡＭの出力用フリッ
プフロップとして用いることができる。
【０１２０】図８はシフト動作を示すタイミングチャー
トである。比較イネーブル信号（ＣＭＰＥＮ）がＬｏｗ
の場合、比較回路２３２からリセット信号は発生しな
い。クロック信号（Ｔ）の立ち上がり時にシフトモード
制御信号（ＳＭ）がＨｉｇｈ（“１”）、シフト禁止信
号（ＳＩＮＨ）がＬｏｗ（“０”）であればシリアル入
力信号（ＳＩ）が第２のセレクタ回路２５３および第１
のセレクタ回路２５２を経由してフリップフロップ回路
２３４に取り込まれ、シリアル出力端子Ｏ１に出力され
る。シリアル出力端子Ｏ１は次段のスキャンレジスタの
シリアル入力信号（ＳＩ）側の信号入力端子に接続され
るので、シフト動作が行われる。シフト動作はＲＡＭの
テストを開始する前の初期設定（“１”を設定する）や
ＲＡＭテストが完了した後のテスト結果の読み出し時に
行う。
【０１２１】図９はシフト禁止動作を示すタイミングチ
ャートである。比較イネーブル信号（ＣＭＰＥＮ）がＬ
ｏｗの場合、比較回路２３２からリセット信号は発生し
ない。クロック信号（Ｔ）の立ち上がり時にシフトモー
ド制御信号（ＳＭ）がＨｉｇｈ（“１”）、シフト禁止
信号（ＳＩＮＨ）がＨｉｇｈ（“１”）であればフリッ
プフロップ回路２３４の出力データＳＯ．Ｑが両セレク
タ回路２５３、２５２を経由してフリップフロップ回路
２３４自身に取り込まれる。従って、データは保持さ
れ、シフト動作は行われない。シフト禁止動作はＲＡＭ
の出力データが不定である場合などの比較動作を行なっ
てはいけない場合に用いる。
【０１２２】図１０は比較動作を示すタイミングチャー
トである。クロック信号（Ｔ）の立ち上がり時にシフト
禁止信号（ＳＩＮＨ）がＨｉｇｈ（“１”）、シフト禁
止信号（ＳＩＮＨ）がＨｉｇｈ（“１”）であればフリ
ップフロップ回路２３４の出力データＳＯ．Ｑがセレク
タ回路２５３、２５２を経由してフリップフロップ回路
２３４自身に取り込まれる。従って、データは保持され
る。クロック信号（Ｔ）がＬｏｗで比較イネーブル信号
（ＣＭＰＥＮ）がＨｉｇｈの時にデータ入力端子Ｄと期
待データ端子（ＥＸＰ）のデータが異なればリセット信
号が発生し、フリップフロップ回路２３４は“０”にリ
セットされる。フリップフロップ回路２３４は初期設定
のシフト動作によって“１”にセットされているので、
これが“０”に変化するＢＳにより故障の存在が記憶さ
れる。スキャンレジスタに保持されている故障の有無の
データはＲＡＭのテスト完了後にシフト動作により読み
出される。
【０１２３】本実施例によっても、第１の実施例と同
様、一相のクロック信号を用いるだけで、テストモード
に設定されたときに期待値データと入力データとの比較
結果に応じてフリップフロップ回路２３４内のデータを
書き換えるように構成したので、第１の従来例に比べ
て、テスト用のクロック信号を省略でき、しかも複雑な
二相クロック信号が不要となり、このクロック信号を供
給するための複雑なクロックドライバ回路が不要にな
る。
【０１２４】｛第３の実施例｝ ＜構成＞図１１は本発明の第３の実施例の半導体メモリ
の検査装置を示す論理回路図である。図１１中の２６１
はスキャンレジスタであり、第１の実施例および第２の
実施例と同様、クロック信号（Ｔ）の立ち上がりでデー
タを取り込むタイプ（ポジティブエッジトリガータイ
プ）であり、通常動作時には図示しない半導体集積回路
装置（ＲＡＭ）から入力されるデータを外部回路へ出力
する一方、データ比較時には、前記半導体集積回路装置
から入力されるデータと期待データとを比較し、これら
が不一致のときには前記半導体集積回路装置からのデー
タが故障している旨を外部回路へ出力するものである。
図１１中の２３４はフリップフロップ回路である。ま
た、図１１中の２５４は第２の実施例で説明したのと同
様のループ回路である。
【０１２５】図１１中の２３２ａは、外部からの比較イ
ネーブル信号（ＣＭＰＥＮ）に基づいて外部からの期待
データ信号（ＥＸＰ）と外部からのデータ入力信号
（Ｄ）とを比較する比較回路である。該比較回路２３２
ａは、一個のＥｘ．ＯＲ回路２４１ａと、一個のＮＡＮ
Ｄ回路２４３ａとから構成される。前記Ｅｘ．ＯＲ回路
２４１ａは一対の入力端子を有し、一方の入力端子には
前記半導体集積回路装置（図示せず）からのデータ入力
信号（Ｄ）が入力され、他方の入力端子には、前記デー
タ入力信号（Ｄ）が正常であるか否かを比較検査するた
めの外部からの期待データ信号（ＥＸＰ）が入力され
る。前記ＮＡＮＤ回路２４３ａは、二個の入力端子を有
し、一方の入力端子には外部からの比較イネーブル信号
（ＣＭＰＥＮ）が入力され、他方の入力端子は前記Ｅ
ｘ．ＯＲ回路２４１ａの出力端子に接続されている。こ
れにより、該比較回路２３２ａは、外部からの比較イネ
ーブル信号（ＣＭＰＥＮ）がＨｉｇｈのときに外部から
の期待データ信号（ＥＸＰ）と外部からのデータ入力信
号（Ｄ）とを比較し、これらが異なるときにＬｏｗを出
力するよう設定される。
【０１２６】また、図１１中の２６４は前記比較回路２
３２ａのＮＡＮＤ回路２４３ａからリセット信号が出力
されたときに、前記フリップフロップ回路２３４の出力
の帰還を禁止する帰還禁止素子（ＡＮＤ回路）であっ
て、二個の入力端子を有し、一方の入力端子は前記比較
回路２３２ａのＮＡＮＤ回路２４３ａの出力端子が接続
され、他方の入力端子は前記フリップフロップ回路２３
４のデータ出力端子Ｏ１に接続されている。
【０１２７】さらに、図１１中の２６２は、第２の実施
例における第１のセレクタ回路２５２（図６参照）と同
様の構造とされた第１のセレクタ回路、２６３は、第２
の実施例における第２のセレクタ回路２５３（図６参
照）と同様の構造とされた第２のセレクタ回路である
が、第２のセレクタ回路２６３の一対の信号入力端子
“０”，“１”のうち、信号入力端子“１”は前記帰還
禁止素子２６４の出力端子に接続されている。
【０１２８】そして、前記第１のセレクタ回路２６２
と、前記第２のセレクタ回路２６３と、前記シリアル入
力信号（ＳＩ）が入力される端子（第１の入力端子）
と、前記データ入力信号（Ｄ）が入力される端子（第２
の入力端子）と、前記シフトモード制御信号（ＳＭ）が
入力される端子（第３の入力端子）とで、前記シリアル
入力信号（ＳＩ）、前記データ入力信号（Ｄ）および前
記比較回路２３２ａからのリセット信号を選択して出力
するセレクタ手段が構成される。
【０１２９】また、前記第１のセレクタ回路２６２と、
前記第２のセレクタ回路２６３と、前記第２のセレクタ
回路２６３の他方の信号入力端子“１”および前記フリ
ップフロップ回路２３４のデータ出力端子Ｏ１を結ぶ前
記ループ配線と、前記シフト禁止信号（ＳＩＮＨ）が入
力される端子（第３の入力端子）とから、前記比較回路
２３２ａからリセット信号が入力されない間に前記フリ
ップフロップ回路２３４のデータを保持するためのデー
タ保持制御手段が構成される。なお、本実施例中のその
他の構成は第２の実施例と同様であるためその説明を省
略する。
【０１３０】＜動作＞上記構成のスキャンレジスタ２６
１の動作を説明する。図１２は、通常動作時において該
スキャンレジスタ２６１を半導体集積回路装置（ＲＡ
Ｍ）の出力用フリップフロップとして用いる際にデータ
入力端子Ｄのデータを取り込む動作を示すタイミングチ
ャートである。図１２の如く、クロック信号（Ｔ）の立
ち上がり時にシフトモード制御信号（ＳＭ）がＬｏｗで
あればセレクタ回路２６２は信号入力端子“０”側を選
択しているので、ＲＡＭからのデータ入力信号（Ｄ）が
フリップフロップ回路２３４に取り込まれる。このよう
に動作させると、通常動作時にはスキャンレジスタをＲ
ＡＭの出力用フリップフロップとして用いることができ
る。
【０１３１】図１３はシフト動作を示すタイミングチャ
ートである。図１３の如く、クロック信号（Ｔ）の立ち
上がり時にシフトモード制御信号（ＳＭ）がＨｉｇｈ
（“１”）、シフト禁止信号（ＳＩＮＨ）がＬｏｗ
（“０”）であればシリアル入力信号（ＳＩ）が両セレ
クタ回路２６３、２６２を経由してフリップフロップ回
路２３４に取り込まれ、かつシリアル出力端子Ｏ１に出
力される。シリアル出力端子Ｏ１は次段のスキャンレジ
スタのシリアル入力信号（ＳＩ）側の信号入力端子に接
続されるので、シフト動作が行われる。シフト動作はＲ
ＡＭのテストを開始する前の初期設定（“１”を設定す
る）やＲＡＭテストが完了した後のテスト結果の読み出
し時に行う。
【０１３２】図１４はシフト禁止動作を示すタイミング
チャートである。図１４の如く、比較イネーブル信号
（ＣＭＰＥＮ）がＬｏｗの場合、ＮＡＮＤ回路２４３ａ
の出力はＨｉｇｈとなる。したがって、帰還禁止素子２
６４はフリップフロップ回路２３４の保持データをその
まま出力する。また、クロック信号（Ｔ）の立ち上がり
時にシフトモード制御信号（ＳＭ）がＨｉｇｈ
（“１”）、シフト禁止信号（ＳＩＮＨ）がＨｉｇｈ
（“１”）であればフリップフロップ回路２３４の出力
データＳＯ．Ｑが帰還禁止素子２６４、セレクタ回路２
６３、２６２を経由してフリップフロップ回路２３４自
身に取り込まれる。従って、データは保持され、シフト
動作は行われない。シフト禁止動作はＲＡＭの出力デー
タが不定である場合など比較動作を行なってはいけない
場合に用いる。
【０１３３】図１５は比較動作を示すタイミングチャー
トである。図１５の如く、比較イネーブル信号（ＣＭＰ
ＥＮ）がＨｉｇｈであれば、比較回路２３２ａからのデ
ータ入力信号（Ｄ）と期待データ信号（ＥＸＰ）とを比
較し、これらが異なれば比較回路２３２ａの出力はＬｏ
ｗレベルになる。したがって、帰還禁止素子２６４の出
力はＬｏｗレベルになる。そして、クロック信号（Ｔ）
の立ち上がり時にシフトモード制御信号（ＳＭ）がＨｉ
ｇｈ（“１”）、シフト禁止信号（ＳＩＮＨ）がＨｉｇ
ｈ（“１”）となると、フリップフロップ回路２３４は
“０”にリセットされる。
【０１３４】一方、クロック信号（Ｔ）の立ち上がり時
に、データ入力端子Ｄと期待データ端子（ＥＸＰ）のデ
ータが同じであれば、ＮＡＮＤ回路２４３ａの出力はＨ
ｉｇｈであり、フリップフロップ回路２３４の出力デー
タＳＯ．Ｑ、帰還禁止素子２６４、セレクタ回路２６
３、２６２を経由してフリップフロップ回路２３４自身
に取り込まれる。したがって、データは保持される。フ
リップフロップ回路２３４は初期設定のシフト動作によ
って“１”にセットされているので、これが“０”に変
化することにより故障の存在が記憶される。スキャンレ
ジスタに保持されている故障の有無のデータはＲＡＭの
テスト完了後にシフト動作により読み出される。
【０１３５】本実施例によっても、第１の実施例および
第２の実施例と同様、一相のクロック信号を用いるだけ
で、テストモードに設定されたときに期待値データと入
力データとの比較結果に応じてフリップフロップ回路２
３４内のデータを書き換えるように構成したので、第１
の従来例に比べて、テスト用のクロック信号を省略で
き、しかも複雑な二相クロック信号が不要となり、この
クロック信号を供給するための複雑なクロックドライバ
回路が不要になる。
【０１３６】｛第４の実施例｝ ＜構成＞図２４は本発明の第４の実施例の概略を示すブ
ロック図である。本実施例の検査装置は、複数のＲＡＭ
およびＲＯＭ等の半導体メモリ（被テスト回路）につい
て機能テストを行うものである。図２４中の３０は本実
施例のテストパターン（アルゴリズミックパターン）発
生回路を有する検査装置、３１ａ〜３１ｃは被テスト回
路としてのＲＡＭ、３２ａ〜３２ｃはＲＡＭ３１ａ〜３
１ｃの機能テスト時に各ＲＡＭ３１ａ〜３１ｃのアドレ
スを選択するシフトレジスタ、ＳＩＡは全シフトレジス
タ３２ａ〜３２ｃに対してアドレス指定データを送信す
る共通配線、３３ａ〜３３ｃはライトイネーブル（書き
込み制御）データ入力用レジスタ、ＳＩＷはデータ入力
用配線、３４ａ〜３４ｃは被テスト回路３１ａ〜３１ｃ
のデータの出力値と期待値との比較を行う比較回路、Ｃ
ＭＰＥＮは比較回路３４ａ〜３４ｃでの出力正誤判断
（比較動作）を制御（禁止）するための比較イネーブル
信号入力端子（比較禁止手段）である。なお、データ入
力用配線（ＳＩＷ）に流れるＳＩＷ信号は、比較イネー
ブル信号入力端子（ＣＭＰＥＮ）に流れる比較イネーブ
ル信号（ＣＭＰＥＮ）を反転したものである。本実施例
の半導体メモリの検査装置は、アドレス発生回路にてア
ドレスのインクリメントまたはディクリメントを行う点
で第２の従来例および第３の従来例のものと目的を同一
とするが、一定の順序でアドレスをシフト（インクリメ
ントまたはディクリメント）する必要があるため、アド
レス発生回路にてアドレスのインクリメントまたはディ
クリメントを行うために、同一の回路でＬＦＳＲ機能と
カウンタ機能とを切り換えるものである。図２４中のＷ
ＥＣは被テスト回路３１としてのＲＡＭのライトイネー
ブル（書き込み制御）端子である。図２４の如く、比較
回路３４ａ〜３４ｃは、内部に比較禁止部３４Ｚを備
え、ＣＭＰＥＮ端子が“１”のとき被テスト回路３１ａ
〜３１ｃの出力値と期待値との比較を行い、ＣＭＰＥＮ
端子が“０”のとき前記比較禁止部３４Ｚにて上記比較
を行わないよう構成される。また３４Ｆはデータ入力用
シフトレジスタ３３へのデータ入力と比較回路３４から
のデータ出力の間に１クロック分の時間差が生じるため
にその補正を行うフリップフロップである。
【０１３７】図２５は本発明の第４の実施例の半導体メ
モリの検査装置を示す図である。本実施例の半導体メモ
リの検査装置は、５ビット以内の疑似ランダム系列を発
生しかつカウントアップ・ダウンを可能とする５ビット
のアドレス発生回路であって、疑似乱数としての５ビッ
トのアドレス指定データを発生させながら複数のＲＡＭ
およびＲＯＭ等の半導体メモリ（被テスト回路）につい
て機能テストを行うものである。図２５中の３１はワー
ド数（アドレス入力端子数）が任意の値（例えば、
２4）に設定されたＲＡＭ等の被テスト回路（半導体メ
モリ）、３２は前記被テスト回路３１のアドレス入力端
子Ａ０〜Ａ３にアドレス入力を行う４ビットのアドレス
入力用シフトレジスタ、３３はライトイネーブル（書き
込み制御）指令部としてのデータ入力用レジスタ、３４
はＲＡＭのデータ出力値と期待値とを比較する２ビット
の比較回路（データ出力用シフトレジスタ）、３５はＲ
ＡＭアドレスの初期値を格納する５ビットのアドレス発
生用シフトレジスタ（アドレス発生部：ＡＤＤＲ）、α
−０（最下位ビット：ＬＳＢ）〜α−４（最上位ビッ
ト：ＭＳＢ）は前記アドレス発生用シフトレジスタ（Ａ
ＤＤＲ）を構成するフリップフロップ（１ビットレジス
タ）、３６は５ビットの制御レジスタ（ＣＡＲＲＹ）、
β−０（最下位ビット：ＬＳＢ）〜β−４（最上位ビッ
ト：ＭＳＢ）は前記制御レジスタ（ＣＡＲＲＹ）を構成
するフリップフロップ（１ビットレジスタ）、３７はア
ドレス設定時に全周期系列の生成多項式が初期値として
与えられかつカウント時に有効アドレス数が格納される
５ビットのフリップフロップ選択レジスタ（有効アドレ
ス数格納部：ＭＡＳＫＡ）、γ−０（最下位ビット：Ｌ
ＳＢ）〜γ−４（最上位ビット：ＭＳＢ）は前記フリッ
プフロップ選択レジスタ（ＭＡＳＫＡ）を構成するフリ
ップフロップ、３８は前記アドレス発生用シフトレジス
タ（ＡＤＤＲ）の各フリップフロップα−０〜α−４と
これらに夫々対応する前記フリップフロップ選択レジス
タ（ＭＡＳＫＡ）の各フリップフロップγ−０〜γ−４
との間で論理積（ＡＮＤ）をとる第１のＡＮＤ（論理
積）回路群、３９は前記制御レジスタ（ＣＡＲＲＹ）の
フリップフロップβ−０〜β−４とこれらに夫々対応す
る前記フリップフロップ選択レジスタ（ＭＡＳＫＡ）の
各フリップフロップγ−０〜γ−４との間で論理積（Ａ
ＮＤ）をとる第２のＡＮＤ（論理積）回路群、４１は期
待値発生回路、４２は３９の出力に対して論理和（Ｏ
Ｒ）をとるＯＲ（論理和）回路群、４３はカウンタ、４
４は排他的論理和（Ｅｘ．ＯＲ）回路である。なお、前
記アドレス発生用シフトレジスタ（ＡＤＤＲ）３５、前
記制御レジスタ（ＣＡＲＲＹ）３６、前記フリップフロ
ップ選択レジスタ（ＭＡＳＫＡ）３７、前記第１のＡＮ
Ｄ回路群３８、前記第２のＡＮＤ回路群３９、前記期待
値発生回路４１、および前記ＯＲ回路群４２は、テスト
パターン発生時に機能テストを行う複数種類の半導体メ
モリのアドレス数のうち最大アドレス値に対応するビッ
ト数のテストパターンを発生し、カウント時に前記半導
体メモリの有効アドレス数を設定する算術論理演算部を
構成する。
【０１３８】前記アドレス発生用シフトレジスタ（ＡＤ
ＤＲ）３５および制御レジスタ（ＣＡＲＲＹ）３６に
は、各レジスタ３５，３６のシフト禁止制御用の外部信
号（Ｓｉｎｈ−ＬＸ）を入力する端子が接続されてい
る。前記フリップフロップ選択レジスタ（ＭＡＳＫＡ）
３７は、カウント時に有効アドレス数情報を格納する有
効アドレス数情報格納部として機能する。
【０１３９】前記第１のＡＮＤ回路群３８は、図２６の
如く、前記アドレス発生用シフトレジスタ（ＡＤＤＲ）
３５および前記フリップフロップ選択レジスタ（ＭＡＳ
ＫＡ）３７のビット数に対応して５個のＡＮＤ回路５１
〜５５から構成される。該各ＡＮＤ回路５１〜５５に
は、対応するアドレス発生用シフトレジスタ（ＡＤＤ
Ｒ）３５の各フリップフロップα−０〜α−４およびフ
リップフロップ選択レジスタ（ＭＡＳＫＡ）３７の各フ
リップフロップγ−０〜γ−４からの信号が入力され
る。そして、例えばＡＮＤ回路５１は“α−０ ＡＮＤ
γ−０”を演算し、また例えばＡＮＤ回路５４は“α
−４ ＡＮＤ γ−４”を演算する。
【０１４０】前記第２のＡＮＤ回路群３９は前記制御レ
ジスタ（ＣＡＲＲＹ）３６および前記フリップフロップ
選択レジスタ（ＭＡＳＫＡ）３７のビット数に対応して
５個のＡＮＤ回路５６〜６０から構成される。該各ＡＮ
Ｄ回路５６〜６０には、対応する前記制御レジスタ（Ｃ
ＡＲＲＹ）３６の各フリップフロップβ−０〜β−４お
よび前記フリップフロップ選択レジスタ（ＭＡＳＫＡ）
３７の各フリップフロップγ−０〜γ−４からの信号が
入力される。そして、例えばＡＮＤ回路５６は“β−０
ＡＮＤ γ−０”を演算し、また例えばＡＮＤ回路６
０は“β−４ＡＮＤ γ−４”を演算する。
【０１４１】前記期待値発生回路４１は、四個の排他的
論理和（Ｅｘ．ＯＲ）回路６１〜６４を備える。このう
ち、Ｅｘ．ＯＲ回路６１はＡＮＤ回路５４，５５からの
信号が入力される。Ｅｘ．ＯＲ回路６２はＡＮＤ回路５
２，５３からの信号が入力される。Ｅｘ．ＯＲ回路６３
はＥｘ．ＯＲ回路６２およびＡＮＤ回路５１からの信号
が入力される。Ｅｘ．ＯＲ回路６４はＥｘ．ＯＲ回路６
１，６３からの信号が入力される。
【０１４２】前記ＯＲ回路群４２は、四個の論理和（Ｏ
Ｒ）回路６５〜６８を備える。このうち、ＯＲ回路６５
はＡＮＤ回路５９，６０からの信号が入力される。ＯＲ
回路６６はＡＮＤ回路５７，５８からの信号が入力され
る。ＯＲ回路６７はＯＲ回路６６およびＡＮＤ回路５６
からの信号が入力される。ＯＲ回路６８はＯＲ回路６
５，６７からの信号が入力される。
【０１４３】前記カウンタ４３は、一個のＡＮＤ回路７
１と、一個のＯＲ回路７２と、一個の半加算器（ハーフ
アダー回路）７３と、一個のスイッチ７４と、一個のフ
リップフロップ（以下、ＦＦと略す）７５とを備える。
【０１４４】前記ＡＮＤ回路７１は二個の入力端子を有
し、一方の入力端子にはリセット信号（ＲＳＥＴ）が入
力され、他方の入力端子には前記ＦＦ７５からの信号が
入力される。これにより、カウンタ４３は、前記ＦＦ７
５から信号が入力されかつリセット信号（ＲＳＥＴ）が
入力された際によりリセットされる。前記ＯＲ回路７２
は、前記算術論理演算部からの有効アドレス数情報に基
づいて前記半導体メモリの有効アドレス数に対応する回
数をカウントしてアドレスをインクリメントまたはディ
クリメントした直後であるか否かを検知しこの時点で１
を加算する加算素子として機能するもので、二個の入力
端子を有し、一方の入力端子には前記ＡＮＤ回路７１か
らの信号（ｉｎｃａｒｒｙ）が入力され、他方の入力端
子には前記ＯＲ回路群４２の前記ＯＲ回路６８からの信
号（ｓｅｔ）が入力される。前記半加算器７３は、図２
７の如く、ＳＵＭ（以下、Ｓと略す）およびＣａｒｒｙ
（以下、Ｃと略す）の二個の出力とＡおよびＢの二個の
入力を持つ組み合わせ論理要素であって、Ｓは桁上りな
しの合計（和出力）、Ｃは桁上り（キャリー出力）を示
すものであり、各入力端子Ａ，Ｂと各出力端子Ｓ，Ｃと
は、 Ｓ＝Ａ Ex.OR Ｂ Ｃ＝Ａ AND Ｂ といった関係がある。そして、入力端子Ａには前記期待
値発生回路４１の前記Ｅｘ．ＯＲ回路６４からの信号
（ｃｏｉｎ）が入力され、入力端子Ｂには前記ＯＲ回路
７２からの信号（ｃａｉｎ）が入力される。前記スイッ
チ７４は、外部からの選択信号（Ｃｏｕｎｔｅｒ／ＬＦ
ＳＲ）に基づいて疑似ランダム系列を発生させるかまた
はカウンタとして機能するかを選択するものであり、二
個の入力端子を有し、一方の入力端子には前記期待値発
生回路４１の前記Ｅｘ．ＯＲ回路６４からの信号が入力
され、他方の入力端子には前記半加算器７３の出力Ｓ
（Ｄａｔａ Ｏｕｔ）が入力される。前記ＦＦ７５は、
前記半加算器７３のキャリー出力Ｃに基づいて前記ＯＲ
回路７２によるアドレスのインクリメントまたはディク
リメント動作直前のアドレス内容を記憶して前記ＯＲ回
路７２に伝達する記憶素子として機能する。
【０１４５】前記Ｅｘ．ＯＲ回路４４は、発生したパタ
ーンを外部からのＵＰ／ＤＯＷＮ信号に基づいて反転さ
せるためのものであり、二個の入力端子を有し、一方の
入力端子には前記スイッチ７４からの信号が入力され、
他方の入力端子にはＵＰ／ＤＯＷＮ信号が入力される。
そして、該Ｅｘ．ＯＲ回路４４の出力は前記アドレス入
力用シフトレジスタ３２のシリアル入力端子へ送信され
る。ここで、図２５ではアドレス入力用シフトレジスタ
３２を単一のものとして省略的に図示しているが、実際
には図２４のように複数個の被テスト回路３１ａ〜３１
ｃを機能テストするために複数個のアドレス入力用シフ
トレジスタ３２ａ〜３２ｃが並列に接続されている。図
２５中のＳＩＡは複数個の前記アドレス入力用シフトレ
ジスタ３２に対してアドレス指定データを送信する共通
配線である。
【０１４６】＜使用方法＞上記構成の半導体メモリの検
査装置の使用方法を説明する。まず、被テスト回路３１
の機能テスト時には、共通配線ＳＩＡを通じてアドレス
入力用シフトレジスタ３２のシリアル入力端子にテスト
データを入力し、アドレスとして被テスト回路３１（Ｒ
ＡＭ）に入力される。ここで、被テスト回路３１（半導
体メモリ）がｍビット（例えば本実施例の場合、５ビッ
ト）のアドレス端子まで対応している場合、テストした
い被テスト回路３１がｎビット（例えば図２５乃至図３
０では４ビット）のとき、アドレス発生用シフトレジス
タ（ＡＤＤＲ）３５、制御レジスタ（ＣＡＲＲＹ）３
６、およびフリップフロップ選択レジスタ（ＭＡＳＫ
Ａ）３７の各レジスタのｍ−ｎ（本実施例の場合、５−
４＝１）ビットが冗長になる。すなわち、図２５乃至図
３０に示した本実施例では最大５ビットのアドレス端子
を持つＲＡＭに対応している回路で、テストしたいＲＡ
Ｍが４ビットとしているため、冗長なビットが１ビット
だけ存在することになる。かかる冗長なビットはレジス
タの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎ
ｔ Ｂｉｔ：ＬＳＢ）側になるように設定しておく。
【０１４７】図２８は本実施例の検査装置が四次の全周
期系列（テストパターン）を発生する例を示す。まずは
じめに、アドレス発生用シフトレジスタ（ＡＤＤＲ）３
５のフリップフロップα−０〜α−４に“０００００”
を、制御レジスタ（ＣＡＲＲＹ）３６のフリップフロッ
プβ−０〜β−４に“１１１１１”を、フリップフロッ
プ選択レジスタ（ＭＡＳＫＡ）３７のフリップフロップ
γ−０〜γ−４に“００１１０”を、アドレス入力用シ
フトレジスタ３２のフリップフロップに“００００”を
予め入力しておく。ここで、フリップフロップ選択レジ
スタ（ＭＡＳＫＡ）３７に設定したデータは、全周期系
列を発生するＬＦＳＲの生成多項式である。本実施例で
用いる生成多項式は、例として、 １＋Ｘ3＋Ｘ4＝１＋０×Ｘ1＋０×Ｘ2＋１×Ｘ3＋１×
Ｘ4＋０×Ｘ5 とする。このため、フリップフロップ選択レジスタ（Ｍ
ＡＳＫＡ）３７には上述の通り“００１１０”を設定し
ておく。なお、四次の生成多項式の他の例としては１＋
Ｘ2＋Ｘ4があり、この場合にはフリップフロップ選択レ
ジスタ（ＭＡＳＫＡ）３７に“０１０１０”を設定する
ことで異なるテストパターンを発生させることができ
る。
【０１４８】アドレス発生用シフトレジスタ（ＡＤＤ
Ｒ）３５に設定したデータ“０００００”は、２4ワー
ドのアドレスを有する被テスト回路３１（ＲＡＭ）にあ
たえるアドレスの初期値“００００”である。ただし図
２８に示した本実施例の場合はアドレス発生用シフトレ
ジスタ（ＡＤＤＲ）３５の最下位ビットα−０（最下位
ビット：ＬＳＢ）は冗長なビットとされる。
【０１４９】また、制御レジスタ（ＣＡＲＲＹ）３６に
は上述のように“１１１１１”を設定する。テスト実行
時、比較回路３４の出力（ＣＭＰＥＮ）は常に“１”、
ライトイネーブル（書き込み制御）データ入力用レジス
タ３３への入力（ＳＩＷ）は常に“０”とされるので、
常に被テスト回路３１（ＲＡＭ）への書き込み、期待値
と被テスト回路３１の出力データの比較が行われる。
【０１５０】またアドレス入力用シフトレジスタ３２に
は上述のように予め“００００”を入力しておく。そし
て、選択信号端子Ｃｏｕｎｔｅｒ／ＬＦＳＲは本実施例
の検査装置がＬＦＳＲとして機能するように“０”（Ｌ
ＦＳＲ指定）に設定しておく。さらに選択信号ＵＰ／Ｄ
ＯＷＮは“０”（ＵＰ指定）とする。
【０１５１】図２９は図２８のように各レジスタの初期
値を設定した場合の等価回路である。図２９中の符号は
夫々図２５と対応している。すなわち、本実施例の検査
装置はフリップフロップα−１〜α−４を持つアドレス
発生用シフトレジスタ（ＡＤＤＲ）３５を備える４ビッ
トのＬＦＳＲであり、Ｓｉｎｈ−ＬＸ端子を“０”にす
ると、四次の全周期系列を発生する。全てのパターンを
発生した後、ＵＰ／ＤＯＷＮ端子を反転させてＤＯＷＮ
指定とすることで、先に発生したアドレスパターンとは
逆の順序で発生することができる。
【０１５２】次に、本実施例の半導体メモリの検査装置
をカウンタとして動作させる場合について説明する。図
３０は本回路が四次のカウンタを発生する例を示す。ア
ドレス発生用シフトレジスタ（ＡＤＤＲ）３５には“０
００００”を予め入力しておく。また、制御レジスタ
（ＣＡＲＲＹ）３６には“０００１０”を予め入力して
おく。さらに、フリップフロップ選択レジスタ（ＭＡＳ
ＫＡ）３７にはアドレス入力用シフトレジスタ３２のビ
ット数（＝４）を示す“０００１０”を予め入力してお
く。一般にフリップフロップ選択レジスタ（ＭＡＳＫ
Ａ）３７がｍビット（本実施例の場合、５ビット）、ア
ドレス入力用シフトレジスタ３２がｎビット（図３０で
は４ビット）の場合、フリップフロップ選択レジスタ
（ＭＡＳＫＡ）３７の有効データ列の一桁目のみを
“１”に設定し、残りのレジスタは“０”に設定する。
ここでは、フリップフロップγ−１のみ“１”に設定す
る。
【０１５３】アドレス発生用シフトレジスタ（ＡＤＤ
Ｒ）３５に入力したデータ“０００００”は、２4ワー
ドのアドレスを有する被テスト回路３１（ＲＡＭ）の初
期値である。ただし最下位ビットα−０は冗長なビット
である。制御レジスタ（ＣＡＲＲＹ）３６に入力したデ
ータ“０００１０”は、フリップフロップ選択レジスタ
（ＭＡＳＫＡ）３７に入力したデータと同じである。ア
ドレス入力用シフトレジスタ３２にはアドレス発生用シ
フトレジスタ（ＡＤＤＲ）３５と同じ（ただし最下位ビ
ットα−０を省略したデータと同じ）アドレスの初期値
“００００”を設定しておく。このように設定した場
合、図３０に示した回路は図３１に示した回路と等価に
なる。すなわち、かかる条件設定において検査装置はア
ドレス変更手段としての１ビットカウンタとなり、４サ
イクルごとにインクリメントする。
【０１５４】図３１に基づいて本実施例の検査装置の動
作について説明する。まず、リセット（ＲＳＥＴ）信号
を“０”にし、ＦＦ７５の内部を“０”にする。この時
Ｓｉｎｈ−ＬＸは“１”にし、アドレス発生用シフトレ
ジスタ（ＡＤＤＲ）３５内のデータがシフトしないよう
にする。
【０１５５】次に、リセット（ＲＳＥＴ）信号を“１”
にし、同時にＳｉｎｈ−ＬＸを“０”にする。このと
き、アドレス発生用シフトレジスタ（ＡＤＤＲ）３５お
よびアドレス入力用シフトレジスタ３２は“０００
０”、制御レジスタ（ＣＡＲＲＹ）３６が“０００１”
である。
【０１５６】また、図３０中のＳＩＷ（ライトイネーブ
ル）は“０”、ＣＭＰＥＮ（データ出力）は“１”で、
被テスト回路３１（ＲＡＭ）の０番地へのデータ書き込
み、もしくは、被テスト回路３１（ＲＡＭ）のデータ出
力と期待値との比較を行う。そして、半加算器７３にて
「α−１」ＡＮＤ「β−１」が実行され、Ｓ＝１、Ｃ＝
０となる。したがって次のクロックでアドレス発生用シ
フトレジスタ（ＡＤＤＲ）３５とアドレス入力用シフト
レジスタ３２は“１０００”、制御レジスタ（ＣＡＲＲ
Ｙ）３６は“１０００”となる。このとき、ＳＩＷは
“１”、ＣＭＰＥＮは“０”となり、故に被テスト回路
３１（ＲＡＭ）のデータ書き込み、およびデータ出力値
と期待値との比較は禁止される。また、アドレス入力用
シフトレジスタ３２は“００００”である。
【０１５７】４回目のクロックサイクルではアドレス発
生用シフトレジスタ（ＡＤＤＲ）３５は“０００１”と
なり、アドレス入力用シフトレジスタ３２は“００１
０”である。ＳＩＷは“０”、ＣＭＰＥＮは“１”で、
被テスト回路３１の１番地へのデータ書き込み、もしく
はデータ出力と期待値との比較を行う。
【０１５８】そして、５回目のクロックサイクルではア
ドレス発生用シフトレジスタ（ＡＤＤＲ）３５は“００
００”となり、アドレス入力用シフトレジスタ３２は
“０００１”である。ＳＩＷは“１”、ＣＭＰＥＮは
“０”で、被テスト回路３１（ＲＡＭ）のデータ書き込
み、およびデータ出力値と期待値との比較は禁止され
る。
【０１５９】次に、半加算器７３で「α−１」ＡＮＤ
「β−１」が実行され、Ｓ＝０、Ｃ＝１となる。したが
って、次のクロックでアドレス発生用シフトレジスタ
（ＡＤＤＲ）３５とアドレス入力用シフトレジスタ３２
は“００００”、制御レジスタ（ＣＡＲＲＹ）３６は
“１０００”となる。このとき、ＳＩＷは“１”、ＣＭ
ＰＥＮは“０”で、被テスト回路３１へのデータ書き込
み、およびデータ出力と期待値との比較は禁止される。
【０１６０】８回目のクロックサイクルではアドレス発
生用シフトレジスタ（ＡＤＤＲ）３５とアドレス入力用
シフトレジスタ３２は“００１０”、ＣＡＲＲＹは“０
００１”である。ＳＩＷは“０”、ＣＭＰＥＮは“１”
で、ＲＡＭの２番値へのデータ書き込み、もしくはＲＡ
Ｍのデータ出力と期待値との比較を行う。
【０１６１】このように本回路は、４回のシフト動作毎
でアドレスをインクリメントに設定する。ＣＭＰＥＮ
は、ＣＡＲＲＹのシフトに同期して信号を出力し、アド
レス設定時は“０”、テスト時は“１”を発生し、ま
た、ＳＩＷはこれらの反転された値が入力される。
【０１６２】以上の如く、本発明による回路はｎビット
のシフトレジスタを設定した場合、ｎ回のシフト動作毎
でアドレスをインクリメントすることができる。さらに
ＵＰ／ＤＯＷＮ端子を“１”にしてＳＩＡを反転させる
ことでアドレスをデクリメントすることができる。
【０１６３】なお、前述の第１の課題を解決するため
に、一定の順序でアドレスをシフト（インクリメントま
たはディクリメント）する必要があり、アドレス発生回
路にてアドレスのインクリメントまたはディクリメント
を行うために、本実施例では同一の回路でＬＦＳＲ機能
とカウンタ機能とを切り換えている。ところで、アドレ
ス発生回路にてアドレスのインクリメントまたはディク
リメントを行うためには、他の提案例として、図５９お
よび図２４に示した第２の従来例と同一の構成のＬＦＳ
Ｒ回路５２３に、別部材としての一般的なカウンタを接
続し、かかるカウンタとＬＦＳＲ回路５２３の連携動作
にてアドレスのインクリメントまたはディクリメントを
行う方法も考えられる。しかしながら一般にカウンタは
ＬＦＳＲ回路５２３に比べて面積規模が大きく、単一の
集積回路内に集積するのは困難で、アドレスバスを外側
に出して外部にカウンタを外付けしなければならない。
したがって、カウンタ分の面積が余分に必要なだけでな
く、アドレスバス等の配線機構をも必要とし、面積効率
を大幅に低下させる要因となる。このことを考慮し、本
実施例では、半加算器７３およびＦＦ７５等から構成さ
れる１ビットレジスタを用いて小さな面積の検査装置を
実現している。
【０１６４】｛第５の実施例｝ ＜構成＞図３２は本発明の第５の実施例の半導体メモリ
の検査装置を示す図である。実施例の半導体メモリの検
査装置は、５ビット、すなわち２5のワード数以下のア
ドレス発生回路である点で第４の実施例と同様である
が、本実施例の検査装置は内部にマグネチュードコンパ
レータ（Ｍａｇｎｉｔｕｄｅ Ｃｏｍｐａｒａｔｏｒ）
を備える点で第４の実施例と異なる。図３２中の３５は
ＲＡＭアドレスの初期値を格納する５ビットのアドレス
発生用シフトレジスタ（ＡＤＤＲ）、３７は全周期系列
の生成多項式が初期値として与えられる５ビットのフリ
ップフロップ選択レジスタ（ＭＡＳＫＡ）、３８は第１
のＡＮＤ（論理積）回路群、４１は期待値発生回路であ
り、夫々、第４の実施例で説明したものと同様の構成と
されている。また、図３２中の８１はＯＲ（論理和）回
路群（ＭＡＳＫ）、８２は第２のＡＮＤ（論理積）回路
群、８３はＲＡＭのアドレスの最大値が初期値として与
えられる５ビットの最大アドレス値格納レジスタ（ＭＡ
ＸＡ）、８４はマグネチュードコンパレータである。な
お、前記アドレス発生用シフトレジスタ（ＡＤＤＲ）３
５、前記フリップフロップ選択レジスタ（ＭＡＳＫＡ）
３７、前記第１のＡＮＤ回路群３８、前記期待値発生回
路４１、前記ＯＲ回路群（ＭＡＳＫ）８１、および前記
第２のＡＮＤ回路群８２は、テストパターン発生時に機
能テストを行う複数種類の半導体メモリのアドレス数の
うち最大アドレス値に対応するビット数のテストパター
ンを発生する算術論理演算部を構成する。
【０１６５】前記ＯＲ回路群（ＭＡＳＫ）８１は、前記
フリップフロップ選択レジスタ（ＭＡＳＫＡ）３７につ
いて、最下位ビットγ−０（ＬＳＢ）から順に最上位ビ
ットγ−４（ＭＳＢ）まで読み、もし、この間のビット
γ−ｎが“１”のときにその上位のビット（γ−ｎ＋
１）から最上位ビットγ−４（ＭＳＢ）をすべて“１”
に変換する機能を有する。該ＯＲ回路群（ＭＡＳＫ）８
１は四個のＯＲ回路９１，９２，９３，９４を有し、該
各ＯＲ回路９１，９２，９３，９４は二個の入力端子を
有している。前記ＯＲ回路９１の一方の端子は前記フリ
ップフロップ選択レジスタ（ＭＡＳＫＡ）３７のフリッ
プフロップγ−０に接続され、他方の端子は前記フリッ
プフロップγ−１に接続されている。前記ＯＲ回路９２
の一方の端子は前記ＯＲ回路９１の出力端子に接続さ
れ、他方の端子は前記フリップフロップγ−２に接続さ
れている。前記ＯＲ回路９３の一方の端子は前記ＯＲ回
路９２の出力端子に接続され、他方の端子は前記フリッ
プフロップγ−３に接続されている。前記ＯＲ回路９４
の一方の端子は前記ＯＲ回路９３の出力端子に接続さ
れ、他方の端子は前記フリップフロップγ−４に接続さ
れている。ここで、前記ＯＲ回路群８１の各ＯＲ回路９
１〜９４をＭＡＳＫＡＤＤＲ（１）〜ＭＡＳＫＡＤＤＲ
（４）とし、前記フリップフロップ選択レジスタ（ＭＡ
ＳＫＡ）３７の最下位ビットγ−０とＯＲ回路９１の接
続点をＭＡＳＫＡＤＤＲ（０）としておく。
【０１６６】前記第２のＡＮＤ回路群８２は、前記アド
レス発生用シフトレジスタ（ＡＤＤＲ）３５と前記ＯＲ
回路群８１のＭＡＳＫＡＤＤＲ（０）〜ＭＡＳＫＡＤＤ
Ｒ（４）について各ビットのＡＮＤをとって出力する。
該第２のＡＮＤ回路群８２は前記アドレス発生用シフト
レジスタ（ＡＤＤＲ）３５および前記フリップフロップ
選択レジスタ（ＭＡＳＫＡ）３７のビット数に対応して
５個のＡＮＤ回路９５〜９９から構成される。該各ＡＮ
Ｄ回路９５〜９９には、対応する前記アドレス発生用シ
フトレジスタ（ＡＤＤＲ）３５の各フリップフロップα
−０〜α−４および前記フリップフロップ選択レジスタ
（ＭＡＳＫＡ）３７の各フリップフロップγ−０〜γ−
４からの信号が入力される。そして、例えばＡＮＤ回路
９５は“α−０ ＡＮＤ γ−０”を演算し、また例え
ばＡＮＤ回路９９は“α−４ ＡＮＤ γ−４”を演算
する。
【０１６７】前記最大アドレス値格納レジスタ（ＭＡＸ
Ａ）８３は被テスト回路３１の最大ワード数が格納され
るレジスタであって、前記アドレス発生用シフトレジス
タ（ＡＤＤＲ）３５および前記フリップフロップ選択レ
ジスタ（ＭＡＳＫＡ）３７と同様、五個のフリップフロ
ップδ−０〜δ−４を備える。
【０１６８】前記マグネチュードコンパレータ８４は、
デジタルデータの大小比較回路であり、発生する全周期
系列がＲＡＭのアドレス値以上の値を出したときＳＩＷ
に“１”、ＣＭＰＥＮに“０”を出力する。
【０１６９】また、図３２中のデータ入力用レジスタ３
３および比較回路３４は、第４の実施例で説明したもの
と同様のものが用いられる。そして、前記マグネチュー
ドコンパレータ８４、データ入力用レジスタ３３、およ
び比較回路３４は、前記被テスト回路３１（ＲＯＭ）の
アドレスに対応しない前記算術論理演算部の冗長ビット
のデータが前記半導体メモリに書き込まれるのを禁止す
る書き込み制御指令部を構成する。
【０１７０】＜使用方法＞上記構成の半導体メモリの検
査装置の使用方法を説明する。まず、第４の実施例と同
様、初期段階として、アドレス発生用シフトレジスタ
（ＡＤＤＲ）３５にＲＡＭアドレスの初期値を、フリッ
プフロップ選択レジスタ（ＭＡＳＫＡ）３７に全周期系
列の生成多項式（＝“００１１０”）を、最大アドレス
値格納レジスタ（ＭＡＸＡ）８３にＲＡＭのアドレスの
最大値（＝“１０１１”）を夫々格納する。ここで、本
実施例では冗長ビットを最下位ビット（ＬＳＢ）側に設
定しており、第４の実施例と同様、α−０、δ−０は冗
長ビットである。
【０１７１】ここで、図３３のように、あるクロックサ
イクルの時点、例えばアドレス発生用シフトレジスタ
（ＡＤＤＲ）３５が“１００１”の時点を考える。図３
４は図３３の等価回路である。図３４中のＳＩＡには、
「１＋Ｘ3＋Ｘ4」のＬＦＳＲの生成多項式にしたがって
生成された疑似ランダムなアドレスパターンが出力され
る。ここで、アドレス入力用シフトレジスタ３２の値と
アドレス発生用シフトレジスタ（ＡＤＤＲ）３５の値α
−４〜α−１は等しい。このため、ＲＡＭへのデータ書
き込みおよびＲＡＭデータ出力値と期待値との比較を禁
止する必要がある。そこで、アドレス発生用シフトレジ
スタ（ＡＤＤＲ）３５の値と最大アドレス値格納レジス
タ（ＭＡＸＡ）８３の値とをマグネチュードコンパレー
タ８４で比較することでＳＩＷおよびＣＭＰＥＮを発生
する。具体的には、ＲＡＭアドレス値が最大アドレス値
格納レジスタ（ＭＡＸＡ）８３に事前に設定された値
（＝“１０１１”）よりも大きくなると、ＳＩＷには
“１”、ＣＭＰＥＮには“０”を発生して、ＲＡＭへの
データ書き込みおよびＲＡＭデータ出力値と期待値との
比較を禁止する。
【０１７２】このように、機能テストする被テスト回路
３１のアドレス数がいくつであっても、アドレス値の基
準の値に対する大小を比較することで、冗長ビットの除
却処理を確実に行うことができる。
【０１７３】｛第６の実施例｝ ＜構成＞上記第５の実施例において、テストパターンと
して“０００００”を発生しようとすると、第１のＡＮ
Ｄ回路群３８および第２のＡＮＤ回路群８２を経たデー
タは全て“０”になってしまい、アドレス発生用シフト
レジスタ（ＡＤＤＲ）３５を何回シフトしても、以後、
これらのアドレス入力用シフトレジスタ３２への入力
（ＳＩＡ）は“０”のまま永遠に“１”に変換されなく
なってしまう。したがって、第５の実施例ではテストパ
ターンとして“０００００”の発生が不可能であり、そ
の意味でテストパターンが限定されるという問題点があ
る。本発明の第６の実施例の半導体メモリの検査装置
は、第５の実施例では発生できなかった“０００００”
の発生を可能とするものである。
【０１７４】図３５は本発明の第６の実施例の半導体メ
モリの検査装置を示す図である。図３５中の１０１は、
第５の実施例で説明した第１のＡＮＤ回路群３８および
第２のＡＮＤ回路群８２と同様の構成の第３のＡＮＤ回
路群である。具体的には、該第３のＡＮＤ（論理積）回
路群１０１は、四個のＡＮＤ回路１０１ａ〜１０１ｄを
有し、各ＡＮＤ回路１０１ａ〜１０１ｄの一方の入力端
子は前記アドレス発生用シフトレジスタ（ＡＤＤＲ）３
５の最下位ビットを除く各フリップフロップα−１〜α
−４に接続され、他方の入力端子は前記ＯＲ回路群８１
のＭＡＳＫＡＤＤＲ（０）〜ＭＡＳＫＡＤＤＲ（４）
（第５の実施例参照）に接続されている。該第３のＡＮ
Ｄ回路群１０１は、図３５では、｛１，０，０，１｝Ａ
ＮＤ｛１，１，１，０｝となる。また、図３５中の１０
２は四ビットのＮＯＲ回路１０２で、第３のＡＮＤ回路
群１０１の全出力のＮＯＲをとる。
【０１７５】なお前記第２のＡＮＤ回路群８２は、Ｍビ
ットのアドレス発生回路では、 “ＡＤＤＲ（１） ＡＮＤ ＭＡＳＫＡ（０）” “ＡＤＤＲ（２） ＡＮＤ ＭＡＳＫＡ（１）” 〜 “ＡＤＤＲ（Ｍ） ＡＮＤ ＭＡＳＫＡ（Ｍ−１）” を出力する。
【０１７６】また、図３５中の１０３はＥｘ．ＯＲ回路
１０３であり、前記ＮＯＲ回路１０２からの出力信号と
前記期待値発生回路４１からの出力信号が入力される。
そして、前記ＮＯＲ回路１０２および前記Ｅｘ．ＯＲ回
路１０３は、直前に発生された半導体メモリのアドレス
の全てのビットデータが“０００１”であった場合に該
ビットデータの値と異なる値のビットデータを発生して
後続の半導体メモリのアドレスに“００００”を与える
回路を構成する。
【０１７７】＜使用方法＞図３６は図３５と等価な回路
である。上記構成の半導体メモリの検査装置ＳＩＡは疑
似ランダムなアドレスパターンを生成する際の使用方法
を説明する。まず、アドレス発生用シフトレジスタ（Ａ
ＤＤＲ）３５からの信号に基づいて期待値発生回路４１
は疑似ランダムなアドレスパターンを生成する。ただ
し、ＲＡＭアドレス値が最大アドレス値格納レジスタ
（ＭＡＸＡ）８３に格納された値よりも大きくなると、
マグネチュードコンパレータ８４にてその旨を判断し、
ＳＩＷへ“１”、ＣＭＰＥＮへ“０”を出力し、被テス
ト回路（ＲＡＭ）にライトイネーブル信号および比較イ
ネーブル信号入力信号を送信して、ＲＡＭへのデータ書
き込みおよび正誤判断（検査）を禁止する。ここで、α
−２〜α−４が全て“０００１”のとき、次のクロック
のタイミングでＥｘ．ＯＲ回路１０３はアドレス入力用
シフトレジスタに至る配線ＳＩＡへ“０”を出力し、Ｒ
ＡＭの０番地を発生する。本実施例によっても、第５の
実施例と同様の効果を得ることができる。
【０１７８】｛第７の実施例｝第５の実施例および第６
の実施例に示したマグネチュードコンパレータ８４は、
回路規模が大きくまた遅延時間も大きい。したがって、
面積効率および処理効率のいずれをも劣化させる原因と
なっていた。ところで、ワード数によっては比較的下位
のビットについて常にマグネチュードコンパレータ８４
で比較しなくてもよい場合がある。例えば最下位ビット
α−０（ＬＳＢ）を冗長ビットとし、かつ最大ワード
（二進数）が“１００１（十進数で１０ワード）”の場
合（すなわち、「α−４」＝“１”，「α−３」＝
“０”，「α−２」＝“０”，「α−１」＝“１”の場
合）、このうちの最も下位のビット「α−１」は、
“０”でも“１”でも許容できるため、大小比較をして
もしなくても同じである。したがって、この場合、「α
−４」、「α−３」、「α−２」の上位３ビットのみ大
小比較しても結果は同じである。さらに、最大ワード
（二進数）が“１０１１（十進数で１２ワード）”の場
合（すなわち、「α−４」＝“１”、「α−３」＝
“０”、「α−２」＝“１”、「α−１」＝“１”の場
合）、このうちの下位の２ビット「α−２」、「α−
１」は、“０”でも“１”でも許容できるため、「α−
４」、「α−３」の上位２ビットのみ大小比較しても結
果は同じである。このことを利用して、本発明の第７の
実施例では、マグネチュードコンパレータ８４は、必要
でない下位ビットの比較を省略して特定の上位ビットの
みで比較を行うように構成されている。そうすると、第
５の実施例に比べてマグネチュードコンパレータ８４の
回路規模を小さくでき、面積効率を向上し得るととも
に、遅延時間を軽減することで処理効率を向上し得る。
例えば図３７のように、最大１０ワード（１０進数）の
場合、上述のように「α−４」、「α−３」、「α−
２」の上位３ビットのみ大小比較で済むため、上述のよ
うにマグネチュードコンパレータ８４の面積が３ビット
のデータ比較に必要な回路面積で足りるだけでなく、最
大アドレス値格納レジスタ（ＭＡＸＡ）８３とマグネチ
ュードコンパレータ８４の間の配線、および第２のＡＮ
Ｄ回路群８２とマグネチュードコンパレータ８４との間
の配線は３本ずつで済み、配線上での省面積化を図り得
る。
【０１７９】｛第８の実施例｝アドレッシング中にＲＡ
Ｍのデータ入力（ＤＩ）の周期が変化するテストパター
ンでは、アドレスパターンに同期してデータ入力パター
ンを変化して発生する回路を用意する必要がある。例え
ば、図３９に示すチェッカーボードパターンの場合、Ｒ
ＯＭアドレスを“００００”から“１１１１”まで順に
インクリメントするとすれば、各ビットに対応するパタ
ーンは「０」「１」「０」「１」「１」「０」「１」
「０」「０」「１」「０」「１」「１」「０」「１」
「０」の順に格納しなければならないが、単純な「０」
「１」の繰り返しではなく、１段ごとに反転するという
複雑な順番になる。本発明の第８の実施例はかかる複雑
な順番のテストパターンを発生するデータ入力パターン
発生回路を有するものである。
【０１８０】図３８は本発明の第８の実施例の半導体メ
モリの検査装置を示す図である。本実施例の半導体メモ
リの検査装置は、メモリ回路のテストでよく用いられる
チェッカーボードパターン、カラムバーパターン、ロー
バーパターンの発生方法について説明する。図３８中、
３５はアドレス発生用シフトレジスタ（ＡＤＤＲ）、３
７はフリップフロップ選択レジスタ（ＭＡＳＫＡ）、３
８は第１のＡＮＤ回路群、４１は期待値発生回路であっ
て、これらは第４の実施例で説明したものと同様であ
る。また、１１１は二次元パターン記憶部としての５ビ
ットのシフトレジスタ（以下、ＭＡＳＫＤと略す）、１
１３は前記期待値発生回路４１と同様の期待値発生回
路、１１４は内部構成が前記第１のＡＮＤ回路群３８と
同様とされ「｛ＡＤＤＲ｝ ＡＮＤ ｛ＭＡＳＫＤ｝」
を実行する第２のＡＮＤ回路群、１１５は被テスト回路
３１にライトイネーブル信号およびＥｘ．ＯＲ回路１１
５である。前記期待値発生回路１１３でアドレス発生用
シフトレジスタ（ＡＤＤＲ）３５とＭＡＳＫＤ１１１の
期待値を発生する。期待値発生回路１１３の出力はＥ
ｘ．ＯＲ回路１１５に伝達されてＳＩＷおよびＣＭＰＥ
Ｎを制御する。
【０１８１】ここで、ＲＡＭのアドレスは、図４０の如
く、仮想縦軸アドレスとしての上位アドレス（以下、Ｘ
アドレスと略す）と、仮想横軸アドレスとしての下位ア
ドレス（以下、Ｙアドレスと略す）に分けて考えること
ができる。図４０および図４１はチェッカーボードパタ
ーンを発生するようにＭＡＳＫＤ１１１を設定した例で
ある。すなわち、ＭＡＳＫＤ１１１は、２ビットの仮想
縦軸（Ｘ）アドレス記憶ビット群と２ビットの仮想横軸
（Ｙ）アドレス記憶ビット群と１ビットの冗長ビットが
連なって構成される。図４０のようにＸアドレスの最下
位ビット（以下、Ｘ（ｌｓｂ）と略す）を“１”、Ｙア
ドレスの最下位ビット（以下、Ｙ（ｌｓｂ）と略す）を
“１”にし、他のビットを“０”に設定する。ここで、
前記Ｅｘ．ＯＲ回路１１５の一方の端子に入力するＤＡ
ＴＡを“０”にする。期待値発生回路１１３は、アドレ
ス発生用シフトレジスタ（ＡＤＤＲ）３５とＭＡＳＫＤ
１１１の値が等しいとき“０”を出力する。このとき、
Ｅｘ．ＯＲ回路１１５から出力されるＳＩＷは“１”、
ＣＭＰＥＮは“０”となり、ＲＡＭ出力と期待値との比
較および書き込みを禁止する。逆にＸ（ｌｓｂ）とＹ
（ｌｓｂ）が異なるときは、ＲＡＭ出力と期待値との比
較もしくは書き込みを行う。また、ＤＡＴＡを“１”に
することでＳＩＷおよびＣＭＰＥＮを反転することがで
きる。なお、図４１はこのときの等価回路である。
【０１８２】次に、上記したチェッカーボードパターン
の発生手順を簡単にまとめて記載する。
【０１８３】１．ＭＡＳＫＤを“０１０１０”に設定す
る。ここで、ＡＤＤＲアドレス発生用シフトレジスタ
（ＡＤＤＲ）３５およびアドレス入力用シフトレジスタ
３２を、テストを開始する番地に初期設定する。また、
ＤＡＴＡを“０”に、被テスト回路３１（ＲＡＭ）の全
てのＤＩを“０”に設定する。
【０１８４】２．ＬＦＳＲを実行して全アドレスを発生
する。
【０１８５】３．ＤＡＴＡを“１”に設定する。また、
ＲＡＭの全てのＤＩを“０”に設定する。
【０１８６】４．ＬＦＳＲを実行して全アドレスを発生
する。このような手順で図３９に示したパターンが発生
する。
【０１８７】図４２および図４３はカラムバーパターン
を発生するようにＭＡＳＫＤを設定した例である。Ｙア
ドレスの最下位ビット（以下、Ｙ（ｌｓｂ）と略す）を
“１”にし、他のビットを“０”に設定する。ＤＡＴＡ
を“０”にする。期待値発生回路１１３は、Ｙ（ｌｓ
ｂ）の値を出力するので、Ｙ（ｌｓｂ）が“０”の時、
ＳＩＷは“１”、ＣＭＰＥＮは“０”を発生し、Ｙ（ｌ
ｓｂ）が“１”の時、ＳＩＷは“０”、ＣＭＰＥＮは
“１”となる。また、ＤＡＴＡを“１”にすることでＳ
ＩＷおよびＣＭＰＥＮを反転することができる。なお、
図４４はこのときの等価回路である。
【０１８８】この場合のカラムバーパターンの発生手順
は次の通りである。
【０１８９】１．ＭＡＳＫＤを上記のように初期設定す
る。ここでは、ＭＡＳＫＤを“００００１０”に設定す
る。また、アドレス発生用シフトレジスタ（ＡＤＤＲ）
３５およびアドレス入力用シフトレジスタ３２を、テス
トを開始する番地に初期設定する。さらに、Ｅｘ．ＯＲ
回路１１５の一方の端子に入力するＤＡＴＡを“０”に
設定する。そして、被テスト回路３１（ＲＡＭ）の全て
のＤＩを“０”に設定する。
【０１９０】２．ＬＦＳＲを実行して全アドレスを発生
する。
【０１９１】３．ＤＡＴＡを“１”に設定する。そし
て、被テスト回路３１（ＲＡＭ）の全てのＤＩを“０”
に設定する。
【０１９２】４．ＬＦＳＲを実行して全アドレスを発生
する。このような手順で図４２に示したパターンが発生
する。
【０１９３】図４５および図４６はローバーパターンを
発生するようにＭＡＳＫＤを設定した例である。Ｘアド
レスの最下位ビット（以下、Ｘ（ｌｓｂ）と略す）を
“１”にし、他のビットを“０”に設定する。ＤＡＴＡ
を“０”にする。１１３は、Ｘ（ｌｓｂ）の値を出力す
るので、Ｘ（ｌｓｂ）が“０“の時、ＳＩＷは“１”、
ＣＭＰＥＮは“０”を発生し、Ｘ（ｌｓｂ）が“１”の
時、ＳＩＷは“０”、ＣＭＰＥＮは“１”を発生する。
また、ＤＡＴＡを“１”にすることでＳＩＷ／ＣＭＰＥ
Ｎを反転することができる。なお、図４７はこのときの
等価回路である。
【０１９４】この場合のローバーパターンを発生する手
順は次の通りである。
【０１９５】１．ＭＡＳＫＤを上記のように初期設定す
る。ここでは、ＭＡＳＫＤを“０１０００”に設定す
る。ＡＤＤＲおよびＲＡＭのアドレス用シフトレジスタ
を、テストを開始する番地に初期設定する。ＤＡＴＡを
“０”に設定する。ＲＡＭの全てのＤＩを“１”に設定
する。
【０１９６】２．ＬＦＳＲを実行して全アドレスを発生
する。
【０１９７】３．ＤＡＴＡを“１”に設定する。ＲＡＭ
の全てのＤＩを“０”に設定する。
【０１９８】４．ＬＦＳＲを実行して全アドレスを発生
する。
【０１９９】｛第９の実施例｝ ＜構成＞図４８は本発明の第９の実施例の半導体メモリ
の検査装置を示す図である。被テスト回路（ＲＡＭ）の
機能テストを実施する場合、全アドレス、ビット等を動
かしながらバーインをする必要がある（ダイナミックバ
ーイン）。本実施例の半導体メモリの検査装置は、１ピ
ンのみでダイナミックバーイン用テストパターンを発生
するものである。図４８中の１２１はダイナミックバー
イン用パターン発生回路１２１、１２２はＬＦＳＲ回
路、１２３は１ビットカウンタ、１２４，１２５，１２
６は信号線、１２７はシフトレジスタ、１２８は１ビッ
トカウンタとしてのフリップフロップ（以下、ＦＦと略
す）、１２９はＮＯＴ回路、１３０はＥｘ．ＯＲ回路、
ＳＩ−Ｄはデータ出力、ＳＩ−Ｗ０およびＳＩ−Ｗ１は
反転出力、ＳＩ−Ｃはチップイネーブル信号またはリー
ドイネーブル信号の出力、ＳＩ−Ａはアドレス出力であ
る。また、図４９はダイナミックバーイン用パターン発
生回路１２１で複数個の被テスト回路３１ａ〜３１ｃの
ＲＡＭアドレス設定を行う際の接続状態を示す図であ
る。図４９中の３２ａ〜３２ｄはアドレス入力用シフト
レジスタ、３３ａ〜３３ｄはライトイネーブル（書き込
み制御）データ入力用レジスタ、３４ａ〜３４ｄは被テ
スト回路３１ａ〜３１ｃのデータ出力値と期待値の比較
を行う比較回路、１３１ａ，１３１ｂはチップイネーブ
ル端子ＣＥにチップイネーブル信号を送るレジスタ、１
３２ａ，１３２ｂはリードイネーブル端子ＲＥ０，ＲＥ
１にリードイネーブル信号を送るレジスタである。さら
に、ＤＩ０〜ＤＩ２はデータ入力端子である。
【０２００】前記ＬＦＳＲ回路１２２は、図４８の如
く、生成多項式に基づいて複数個のＦＦを有するシフト
レジスタ１２７とＥｘ．ＯＲ回路１３０とを組み合わせ
ることで構成できる。図４８のＬＦＳＲ回路１２２では
生成多項式が１＋Ｘ＋Ｘ22とされる。生成多項式はダイ
ナミックバーイン用パターン発生回路１２１とテストす
べき複数の被テスト回路３１ａ〜３１ｃ（ＲＡＭ）のア
ドレス端子数と制御端子数の和よりも大きくなるビット
数になるように設定される。ただし、図４９中の被テス
ト回路３１ａのようなマルチポートＲＡＭでは、アドレ
スのシフトレジスタのシフト入力とリードイネーブル
（ＲＥ）信号を共通にしても発明の効果は変わらない。
また、ＷＥＣ端子が２つ（ＷＥＣ０，ＷＥＣ１）ある場
合は、ＷＥＣ１端子にＷＥＣ０信号を反転して入力し同
アドレスの同時書き込みを防ぐよう構成される。例えば
図４９ではＲＡＭ３１ａとＲＡＭ３１ｂは端子数が６、
ＲＡＭ３１ａは端子数が７なので７次以上の全周期系列
を発生する生成多項式が設定される。
【０２０１】なお、図４８中でダイナミックバーイン用
パターン発生回路１２１が発生するデータ出力ＳＩ−Ｄ
は被テスト回路３１へのアドレス入力用シフトレジスタ
３２に接続される。ＢＵＲＮＩＮは本回路の１ビットカ
ウンタとＬＦＳＲ回路のリセット端子である。また、Ｃ
ＬＫはクロック端子で、１ビットカウンタ１２３やＬＦ
ＳＲ回路１２２に与えられる。
【０２０２】＜使用方法＞上記構成の半導体メモリの検
査装置の使用方法を次に示す。
【０２０３】１．ＲＳＥＴ端子を“０”にし、ＬＦＳＲ
と１ビットカウンタをＲＳＥＴする。
【０２０４】２．リセット端子ＢＵＲＮＩＮを“１”に
すると、ＬＦＳＲ回路１２２が２２次の全周期系列を発
生し、１ビットカウンタ１２３が“１”，“０”，
“１”，“０”，“１”．．．を発生する。
【０２０５】３．ｎ次のＬＦＳＲ回路１２２は奇数ビッ
ト（２n−１）の全周期系列を発生する。これに対し１
ビットカウンタ１２３は２ビットのデータを発生する。
従って、ＬＦＳＲが全周期系列を発生した後、２周期目
になるとき、１ビットカウンタ１２３は前段階（上記の
２．）とは反転したデータを発生する。すなわちアドレ
ス番地Ａ０〜Ａ４，Ａ００〜Ａ１３およびすべてのＣ
Ｅ，ＲＥ０，ＲＥ１，ＷＥＣ０，ＷＥＣ１の組み合わせ
に対し、ＤＩ０，ＤＩ１，ＤＩ００〜ＤＩ１１は奇数周
期目と偶数周期目で反転したデータが入力される。
【０２０６】かかる動作（１．〜３．）を一定時間繰り
返す。
【０２０７】｛第１０の実施例｝ ＜構成＞図５０は本発明の第１０の実施例の半導体メモ
リの検査装置を示す図である。本実施例の半導体メモリ
の検査装置は、第４の実施例乃至第９の実施例の各要素
を一個の回路に組み込んだものである。図５０中におい
て、第４の実施例乃至第９の実施例と同様の機能を有す
る要素については同一符号を付している。また、図５０
中の１４１，１４２，１４３はＦＦ、１４４，１４５は
ＯＲ回路、１４６はＡＮＤ回路、１４７は片側入力端子
が負入力とされたＡＮＤ回路、１４８はスイッチング素
子、１４９はインバータである。また、ＳＩはシフト入
力信号、ＳＯはシフト出力信号、ＬＦＳＲＸはセレクタ
の選択信号、Ｓｉｎｈ−ＬＸはアドレス発生用シフトレ
ジスタ（ＡＤＤＲ）３５のシフト禁止信号である。ま
た、Ｓｉｎｈ−ＭＸはＢＵＲＮＩＮを反転した信号に対
してＡＮＤをとったもので、制御レジスタ（ＣＡＲＲ
Ｙ）３６、フリップフロップ選択レジスタ（ＭＡＳＫ
Ａ）３７、フリップフロップ選択レジスタ（ＭＡＳＫ
Ａ）３７、ＭＡＳＫＤ１１１、制御レジスタ（ＭＡＸ
Ａ）８３、フリップフロップＵＰ／ＤＯＷＮ、Ｃｏｕｎ
ｔｅｒ、およびＤＡＴＡのシフト禁止信号である。Ｓｉ
ｎｈ−ＬＸおよびＳｉｎｈ−ＭＸは夫々“１”のとき、
各シフトレジスタおよびフリップフロップのシフト動作
を禁止する。
【０２０８】図５２は図５０のダイナミックバーイン用
パターン発生回路１２１を詳細に記述したものである。
ここでは、ＭＡＳＫＡ、ＭＡＳＫＤ、ＭＡＸＡを、バー
イン用テストパターンを発生するＬＦＳＲ回路を構成す
るシフトレジスタ（ＬＦＳＲ／Ｃｏｕｎｔｅｒ）３８，
３９，４１，４２，４３と共通に利用している。なお図
５２に示したダイナミックバーイン用パターン発生回路
１２１は図４８で示した生成多項式のＬＦＳＲ回路１２
２と同様の構成とされている。１４１はＬＦＳＲ回路３
８，３９，４１，４２，４３のリセットを行う。すなわ
ち、ＦＦ１４１は図２５に示した第４の実施例における
Ｃｏｕｎｔｅｒ／ＬＦＳＲ端子に相当する。１２４，１
２５，１２６は夫々図４８の同符号の信号線に対応して
いる。ＦＦ１４３は図３８のＤＡＴＡ端子に相当する。
【０２０９】ここで、図５３はダイナミックバーイン用
パターン発生回路１２１と被テスト回路３１との接続の
詳細を示すものである。図５３中のＳＩＡ、ＳＩＤ、Ｓ
ＩＣ、およびＳＩＷはダイナミックバーイン用パターン
発生回路１２１の出力であり、ＳＩＡはアドレス入力用
シフトレジスタ３２へ、ＳＩＷはデータ入力用シフトレ
ジスタ１４０へ、ＳＩＣはＣＥＣ（ＲＥＣ）へ、ＳＩＷ
はＷＥＣへ伝送される。また、ＳＩＸはダイナミックバ
ーイン用パターン発生回路１２１ｘへのＳＩ入力、ＳＩ
ＣＸはＳＩＣを出力するための信号、ＳＩＷＸはＳＩＷ
を出力するための信号、ＳＩＤＸはＳＩＤを出力するた
めの信号、ＣＭＰＥＮＸは３４ＦへＣＭＰＥＮを出力す
るための信号である。また、ダイナミックバーイン用パ
ターン発生回路１２１ｘからのＣＭＰＥＮおよびＳＩＷ
Ｘは一のＡＮＤ回路に入力されＳＩＷが被テスト回路３
１に入力される。さらに、ダイナミックバーイン用パタ
ーン発生回路１２１ｘからのＣＭＰＥＮおよびＣＭＰＥ
ＮＸは他のＡＮＤ回路に入力され３４ＦにＣＭＰＥＮが
入力される。
【０２１０】＜使用方法＞上記構成の半導体メモリの検
査装置の使用方法を説明する。図５１は入力端子の設定
について表にまとめたものである。本実施例の半導体メ
モリの検査装置では、第４の実施例乃至第８の実施例で
示した制御レジスタＭＡＳＫＡ，ＭＡＳＫＤ，ＭＡＸＡ
をシフトレジスタにしている。各初期設定時にはこれら
のシフトレジスタが１本のスキャンパスを構成する。テ
ストパターン発生時にはシフト禁止信号Ｓｉｎｈ−ＭＸ
で制御レジスタとして動作する。
【０２１１】｛１｝ダイナミックバーンイン用テストパ
ターン生成時の動作 まず、本実施例の半導体メモリの検査装置を通常のテス
ト時におけるアドレスパターンを発生する回路として用
いる場合について説明する。
【０２１２】（初期設定時）ＢＵＲＮＩＮ端子を“０”
にし、ＬＦＳＲ回路３８，３９，４１，４２，４３と１
ビットカウンタとしてのダイナミックバーイン用パター
ン発生回路１２１をＲＳＥＴする。
【０２１３】（ダイナミックバーンイン用パターン生成
時）ＢＵＲＮＩＮ端子を“１”にすると、ＬＦＳＲ回路
３８，３９，４１，４２，４３が２２次の全周期系列を
発生し、ダイナミックバーイン用パターン発生回路１２
１が“１”，“０”，“１”，“０”，“１”．．．を
発生する。そして、ｎ次のＬＦＳＲ回路３８，３９，４
１，４２，４３は奇数ビット（２n−１）の全周期系列
を発生する。これに対し１ビットカウンタ１２１は２ビ
ットのデータを発生する。従って、ＬＦＳＲが全周期系
列を発生した後、２周期目になるとき、１ビットカウン
タ１２１は前段階とは反転したデータを発生する。
【０２１４】かかる動作（１．〜３．）を一定時間繰り
返す。このとき他の入力端子は検査装置には影響しな
い。
【０２１５】｛２｝アドレスパターン生成時の動作 （初期設定時）まず、各シフトレジスタに初期値を設定
する。各シフトレジスタの初期値については、Ｓｉｎｈ
−ＬＸおよびＳｉｎｈ−ＭＸを“０”にして、シフト動
作を可能にする。これ以外は第４の実施例乃至第９の実
施例で説明した通りである。なお、ＦＦ１４２は図２５
に示した第４の実施例における制御信号端子ＵＰ／ＤＯ
ＷＮに相当し、“１”を設定することでアドレスパター
ンを反転することができる。
【０２１６】（テスト用パターン生成時）各シフトレジ
スタ３５，３６，３７，１１１，８３および各ＦＦ１４
１〜１４３の初期設定にしたがってテストパターンを生
成する。テスト実行時間はアドレス線がｎ本のＲＡＭ３
１ａ〜３１ｃに対し２nサイクルである。この間、Ｓｉ
ｎｈ−ＬＸは“０”に設定し、アドレス発生用シフトレ
ジスタ（ＡＤＤＲ）３５をシフト動作可能とする。Ｓｉ
ｎｈ−ＭＸは“１”に設定し、フリップフロップ選択レ
ジスタ（ＭＡＳＫＡ）３７、ＭＡＳＫＤ１１１、制御レ
ジスタ（ＭＡＸＡ）８３、フリップフロップＵＰ／ＤＯ
ＷＮ、Ｃｏｕｎｔｅｒ、およびＤＡＴＡのシフト動作を
禁止する。なお、各部の動作は第４の実施例乃至第９の
実施例で説明した通りである。
【０２１７】このように、本実施例の半導体メモリの検
査装置では、複雑なテストパターンに対しテストベクタ
数を大幅に減少させることができる。
【０２１８】｛第１１の実施例｝ ＜構成＞図５４は本発明の第１１の実施例の半導体メモ
リの検査装置を示す図である。本実施例の半導体メモリ
の検査装置は、ＲＡＭの特定のアドレスの故障を検出し
得るものである。該半導体メモリの検査装置は、第５の
実施例、第６の実施例、および第７の実施例と類似した
回路構成とされているが、ただし、第５の実施例、第６
の実施例、および第７の実施例では単一のマグネチュー
ドコンパレータ８４を備えていたのに対し、本実施例で
は一対のマグネチュードコンパレータ８４ａ，８４ｂ
（マグネチュードコンパレータ）を備えている。ここ
で、一方のマグネチュードコンパレータ８４ａは第５の
実施例、第６の実施例、および第７の実施例被で説明し
たマグネチュードコンパレータ８４と同様の機能、すな
わち制御レジスタ（ＭＡＸＡ）８３に格納された最大ア
ドレス値と算術論理演算部で新たに発生されたアドレス
との大小比較を行う機能を有する。他方のマグネチュー
ドコンパレータ８４ｂ（検出回路）は、制御レジスタ
（ＭＡＸＡ）８３に格納された最大アドレス値と算術論
理演算部で新たに発生されたアドレスとが等しいか否か
を検出する機能を有する。該マグネチュードコンパレー
タ８４ｂにて新たに発生したＲＡＭアドレスとＭＡＸＡ
の値とを比較し、ＲＡＭアドレスがＭＡＸＡの値と一致
したときのみＣＭＰＥＮ＝“１”を発生しＲＡＭのデー
タの期待値との比較を行う。したがって、ＭＡＸＡに被
テスト回路３１の特定のアドレスを設定することによっ
て、被テスト回路３１の特定のアドレスに対し故障を検
出できる。
【０２１９】本実施例の半導体メモリの検査装置は、図
５４の如く、図３２に示した第５の実施例の回路中に特
定アドレスの故障検出用のマグネチュードコンパレータ
８４ｂを加えたものである。制御レジスタ（ＭＡＸＡ）
８３は、被テスト回路３１の最終アドレスまたは故障検
出を行いたいアドレスを設定する。なお、第７の実施例
と同様に、回路規模を小さくし、遅延を小さくするため
に、ＲＡＭのアドレスをＭＡＸＡの比較は上位ビットの
みで比較するとよい。図５４中のＥＱは一対のマグネチ
ュードコンパレータ８４ａ，８４ｂの両出力の切換信号
である。ＥＱ＝０のときマグネチュードコンパレータ８
４ａを選択し、ＥＱ＝１のときマグネチュードコンパレ
ータ８４ｂを選択するよう構成される。
【０２２０】＜使用方法＞上記構成の半導体メモリの検
査装置において、特定のアドレスに対する故障を検出す
る際には、マグネチュードコンパレータ８４ｂにて、新
たに発生したＲＡＭアドレスとＭＡＸＡの値とを比較
し、ＲＡＭアドレスがＭＡＸＡの値と一致したときのみ
ＣＭＰＥＮが“１”を発生しＲＡＭのデータの期待値と
の比較を行う。したがって、ＭＡＸＡに被テスト回路３
１の特定のアドレスを設定することによって、被テスト
回路３１の特定のアドレスに対し故障を検出できる。
【０２２１】一方、通常の機能テストの際には、第５の
実施例で説明したのと同様の方法で機能テストを実施す
ればよい。
【０２２２】｛第１２の実施例｝ ＜背景＞図６０に半導体メモリの検査装置の回路例を示
す。図６０中、３０１はテストパターン生成回路（例え
ばＬＦＳＲ：乱数発生回路）、３０２は周辺回路として
のテスト回路、３０３はＲＡＭコア（メモリコア）であ
る。ここで、前記テスト回路３０２は、通常動作時に前
記ＲＡＭコア３０３に対して種々のデータ授受を行うデ
ータ入出力回路（周辺回路）としての機能を兼ね備えて
いる。そして、前記テストパターン生成回路３０１は、
所定のビット数のシフトレジスタ３１２，３１３で構成
され、ＲＡＭコア３０３のテストを行うテストパターン
を生成する。なお、一方のシフトレジスタ３１２は、前
記した第４の実施例乃至第１１の実施例の例えば有効ア
ドレス数格納部（ＭＡＳＫＡ）３７や二次元パターン記
憶部（ＭＡＳＫＤ）１１１に相当し、他方のシフトレジ
スタ３１３は、第４の実施例乃至第１１の実施例の例え
ばアドレス発生部（ＡＤＤＲ）３５や制御レジスタ（Ｃ
ＡＲＲＹ）３６に相当するものである。また、ＢＩＳＴ
は周辺回路（テスト回路）３０２について通常動作モー
ドとテストモードとを切り換えるためのモード切換信号
（ＢＩＳＴ信号）の入力ピンである。ＳＩはテストパタ
ーン生成回路３０１のロジックデータ（第１の入力デー
タ）入力ピンで、データをシフトインする。ＳＩＮＨ０
およびＳＩＮＨ１（シフト禁止信号）は、アドレス等を
確定したいとき等において、夫々「１」を出力すること
で各シフトレジスタ３１２，３１３のシフト動作を禁止
するための制御信号を入力する入力ピンである。すなわ
ち、各シフトレジスタ３１２，３１３は、ＳＩＮＨ１，
ＳＩＮＨ０が「０」のときにシフトし、「１」のときに
シフトが禁止される。ここで、図６０中のテストパター
ン生成回路３０１は、前記した第１０の実施例の回路に
対応しており、かつ図５３中の回路１２１Ｘに対応して
いる。また、図６０中のテスト回路３０２は、前記した
第１の実施例乃至第３の実施例、および後述する第１の
変形例乃至第第６の変形例の回路に対応しており、図６
０中のＢＩＳＴ信号は前記した第１の実施例乃至第３の
実施例、および後述する第１の変形例乃至第６の変形例
中のＳＭ信号に対応している。
【０２２３】図６０の回路の動作について説明する。ま
ず、通常の動作時には、ＢＩＳＴ信号を「０」にする。
このとき、テスト回路３０２は動作しないため、ＲＡＭ
コア３０３は通常動作をする。一方、テスト回路動作時
は、ＢＩＳＴ信号を「１」にする。このとき、図６０中
のＳＩＮＨ０は図５０中のＳＩＮＨ−ＬＸに、図６０中
のＳＩＮＨ１は同じくＳＩＮＨ−ＭＸに夫々対応してい
る。
【０２２４】図６１に動作を示す。通常の動作時（Ｎｏ
ｒｍａｌ状態）には、ＢＩＳＴ信号を「０」に維持す
る。このとき、ＳＩ信号（ロジックデータ：第１の入力
データ）、ＳＩＮＨ０信号およびＳＩＮＨ１信号の如何
に拘らず、ＲＡＭコア３０３は通常の動作を行う。
【０２２５】一方、図６０および図６１において、初期
設定時（ＩＮＩＴ．状態）には、ＢＩＳＴ信号を「１」
に維持し、ＳＩ信号を入力する。このとき、ＳＩＮＨ０
およびＳＩＮＨ１は「０」に保つ。すなわち、図５０の
回路において、ＳＩＮＨ−ＬＸおよびＳＩＮＨ−ＭＸを
夫々「０」にし、ＳＩ信号（ロジックデータ）をシフト
イン（ＤＡＴＡ ＳＨＩＦＴ ＩＮ状態）する。そし
て、テスト実行時（ＲＵＮ状態）、ＢＩＳＴ信号を
「１」に維持したまま、ＳＩＮＨ０を「０」に、ＳＩＮ
Ｈ１を「１」に保つ。すなわち、図５０の回路において
ＳＩＮＨ−ＬＸを「０」に、ＳＩＮＨ−ＭＸを「１」に
夫々設定する。この場合、ＳＩ信号はどのような状態で
も無視される（Ｄｏｎ’ｔ Ｃａｒｅ状態）。そうする
と、第１０の実施例で説明した通りに動作する。
【０２２６】ところで、かかる機能を有するテスト回路
において、テスト信号用ピンは、ＳＩ、ＳＩＮＨ１およ
びＳＩＮＨ０の３個のピンを必要とする。ここで、ピン
の個数を減らしたいといった要請があり、特に、テスト
回路時に動作させるピンを１ピンにしたい場合がある。
この場合に有効なのが本発明第１２の実施例の半導体メ
モリの検査装置である。
【０２２７】＜構成＞図６２は本発明第１２の実施例の
半導体メモリおよびその検査装置を示すブロック図であ
る。本実施例の半導体メモリの検査装置は、上記各実施
例および前記提案例で説明した各回路を複数個連結（Ｍ
ＵＬＴＩＰＬＥ ＬＯＧＩＣ ＳＣＡＮ ＣＨＡＩＮ）
して用いるもので、後述するように細部の構成回路につ
いては上記各実施例と同様または類似の回路が用いられ
る。図６２中の３１５は、図６０において互いに接続さ
れたテスト回路３０２およびＲＡＭコア３０３を１まと
まりの回路として想定したメモリ（以下、単にＲＡＭと
略称する。）である。該各ＲＡＭ３１５は、ロジックデ
ータテスト時にロジックデータ（ＳＩ信号）を入力する
ためのロジックデータ入力（ＳＩ）端子（第１の入力端
子）と、ＲＡＭテストデータ時にＳＩＭ信号（ＲＡＭテ
ストデータ：第２の入力データ）を入力するためのＲＡ
Ｍテストデータ入力（ＳＩＭ）端子（第２の入力端子）
と、読み出し信号としてのＳＯＭ信号の出力を行う読み
出し（ＳＯＭ）端子とを備える。一のＲＡＭ（以下、先
行ＲＡＭと称す）３１５のＳＯＭ端子は、これに隣接す
る他のＲＡＭ（以下、後続ＲＡＭと称す）３１５のＳＩ
Ｍ端子（第２の入力端子）に接続される。また、前記後
続ＲＡＭ３１５のＳＩ端子（第１の入力端子）は、複数
個のフリップフロップ（ＦＦ）を有するシフトレジスタ
としてのスキャンパス３１６（ＳＣＡＮ ＦＦｓ）を介
して、前記先行ＲＡＭ３１５のＳＯＭ端子または前記テ
ストパターン生成回路３０１（ＳＩ１，ＳＩ２）に接続
される。
【０２２８】そして、ＲＡＭテスト時の各種テスト用信
号（ＴＥＳＴ）、すなわち、後述するＥＸＰ信号、比較
イネーブル信号（ＣＭＰＥＮ）、ＳＩＡ信号、ＳＩＤ信
号、ＳＩＣ信号、ＳＩＷ信号、ＳＩＮＨ信号、ＥＸＸＹ
信号、ＣＨＤＩＲ（チェンジディレクション）信号、Ｗ
ＩＮＨ信号、ＩＮＳＦＦ信号およびＭＥＭＴＳＴ信号
は、複数個のＦＦ３１７を有するパイプライン３１９を
介して各ＲＡＭ３１５に与えられる。前記ＦＦ３１７は
所定の個数の前記ＲＡＭ３１５について１個づづ対応し
て設けられる。前記パイプライン３１９には、図６２の
如く、各種テストデータを入力するためのテストデータ
入力端子（ＴＥＳＴ）が接続され、該テストデータ入力
端子（ＴＥＳＴ）には、シフト禁止信号（ＳＩＮＨ）を
入力するためのシフト禁止信号入力端子が含まれる。そ
して、該シフト禁止信号入力端子（図６２中のＴＥＳＴ
参照）および前記パイプライン３１９は、前記直列接続
体内のデータを圧縮するデータ圧縮手段を構成してい
る。各ＲＡＭ３１５に所定のタイミングで前記ＳＩＮＨ
信号を供給することによって、前記ＳＩ信号のデータ圧
縮を行うもので、複数個の前記ＦＦ３１７が直列に接続
されたＦＦ直列接続体として構成される。該ＦＦ直列接
続体としてのパイプライン３１９は、前記ＲＡＭ３１５
が直列に接続された回路（ＲＡＭ直列接続体）に平行に
形成され、パイプライン３１９の各ＦＦ３１７からの出
力信号は、対応する前記各ＲＡＭ３１５に入力される。
そして、前記パイプライン３１９へＳＩＮＨ等の各種テ
スト用信号（ＴＥＳＴ）を入力する信号入力端子は、Ｒ
ＡＭ３１５の最も出力（ＳＯＭ）側に形成されている。
かかる構成により、特にＳＩＮＨ信号をパイプライン３
１９およびＦＦ３１７で供給する場合、ＳＩＮＨ信号を
ＦＦ３１７にて１クロックずつ自動的にデータを遅延さ
せることができ、ＦＦ３１７ごとにグループ化された複
数個のＲＡＭ３１５のうち出力側のグループのＲＡＭ３
１５から順に後述のスキャンパス３３２（特にデータ出
力用スキャンパス（ＤＯ−ＳＣＡＮ））のシフト動作を
禁止させることで、容易にデータ圧縮を行うことができ
る。ここで、例えばＦＦ３１７を用いずに各ＲＡＭ３１
５に直接ＳＩＮＨ信号を入力する場合、多数のＲＡＭの
ＳＩＮＨ信号を駆動する必要があるため、故に処理速度
が遅くなる要因となるが、本実施例では、ＦＦ３１７に
て１クロックずつ自動的にデータを遅延させることで、
極めて高速にデータ圧縮を行うことができる。
【０２２９】また、これらのテスト用信号とは別に、各
ＲＡＭ３１５にＳＭ（シフトモード）信号、すなわちＢ
ＩＳＴ信号が与えられる。該半導体メモリの検査装置か
らは、ＳＯ１およびＳＯＭ（ＳＯ２）として外部へ出力
される。なお、図６２中の３１８は、与えられたＳＩ３
信号を前記ＲＡＭ３１５を通さずにそのままＳＯ３とし
て外部へ出力したい場合に用いられるスキャンパス（シ
フトレジスタ）である。
【０２３０】図６３は本実施例の半導体メモリの検査装
置を示す図であって、図６０に示した提案例と同様の機
能を有する要素等については同一符号を付している。ま
た、３２１，３２２はフリップフロップ（ＦＦ）、３２
３はセレクタ、３２４はＡＮＤ回路、３２５はＮＯＴ回
路、３２６は片側の入力が反転されたＯＲ回路、３２７
はＮＯＲ回路である。これらのＦＦ３２１，３２２、セ
レクタ３２３、ＡＮＤ回路３２４、ＮＯＴ回路３２５、
ＯＲ回路３２６およびＮＯＲ回路３２７は、前記ＳＩＮ
Ｈ０信号および前記ＳＩＮＨ１信号を生成する制御信号
生成手段を構成している。前記ＡＮＤ回路３２４の一方
の入力端子はＢＩＳＴ端子に接続される。ここで、該Ｂ
ＩＳＴ端子は、前記制御信号生成手段におけるＳＩＮＨ
０，ＳＩＮＨ１（シフト禁止信号）の生成を指示する指
示信号（ＢＩＳＴ信号）の入力用の指示端子である。ま
た、前記ＦＦ３２２の入力端子は前記ＡＮＤ回路３２４
の出力端子（ＳＨＩＮＨ−ＦＦ）に接続される。前記Ｎ
ＯＴ回路３２５の入力端子は前記ＦＦ３２２の出力端子
に接続される。前記ＡＮＤ回路３２４の他方の入力端子
は前記ＮＯＴ回路３２５の出力端子に接続される。ロジ
ックデータ（ＳＩ信号）は、前記シフトレジスタ３１２
および前記セレクタ３２３の「０」側入力端子に入力さ
れる。前記セレクタ３２３の出力端子は前記ＦＦ３２１
に接続され、また、該セレクタ３２３の「１」側入力端
子には前記ＦＦ３２１の出力が帰還入力される。また、
前記ＯＲ回路３２６の正入力端子は前記ＦＦ３２１の出
力端子（ＲＵＮＢＩＳＴ）に接続され、反転入力端子は
前記ＦＦ３２２の出力端子（ＳＨＩＮＨ−ＦＦ）が接続
される。前記各シフトレジスタ３１２，３１３のシフト
動作を禁止する制御信号、ＳＩＮＨ０およびＳＩＮＨ１
は、前記ＯＲ回路３２６および前記ＮＯＲ回路３２７か
ら出力される。かかる構成により、前記ＦＦ３２１およ
び前記セレクタ３２３は、常に前記ＳＩ信号の奇数番目
の値を検出するよう動作し、前記テストパターン生成回
路３０１が動作すべき動作モードを判断する（モード判
断部）。なお、ＳＩ信号の奇数番目の値が「０」の場合
は初期設定動作モード、「１」の場合はテスト実行動作
モードを表すものとする。また、前記ＦＦ３２２、ＡＮ
Ｄ回路３２４、ＮＯＴ回路３２５、ＯＲ回路３２６およ
びＮＯＲ回路３２７は、モード判断部（３２１，３２
３）での判断に基づいて前記テストパターン生成回路３
０１の前記各シフトレジスタ３１２，３１３に対応する
シフト禁止信号ＳＩＮＨ０，ＳＩＮＨ１を生成する禁止
信号生成部を構成する。そして、前記モード判断部と前
記禁止信号生成部とから、各シフト禁止信号ＳＩＮＨ
０，ＳＩＮＨ１を前記データ入力信号に基づいて生成し
前記テストパターン生成回路３０１に送信する禁止信号
生成手段が構成される。
【０２３１】図６４および図６５は本発明の第１２の実
施例の半導体メモリおよびその検査装置（シングルポー
トＲＡＭ）を示す図である。図６４および図６５はＡ−
Ａ線にて破断されている。図６５該シングルポートＲＡ
Ｍは、半導体メモリとしてのＲＡＭコア（Ｃｏｒｅ）お
よび該ＲＡＭコアへの各種信号の入出力を司る周辺回路
を称するものであって、読み込み（ＲＥＡＤ）および書
き込み（ＷＲＩＴＥ）の両動作が可能でかつアドレスが
一系統（シングルポート）とされており、同期型ＲＡＭ
コア（メモリコア）３３１（上述のＲＡＭコア３０３に
相当する）の周りに複数個のシフトレジスタとしてのス
キャンパス３３２（Ａ−ＳＣＡＮ，ＤＩ−ＳＣＡＮ，Ｄ
Ｏ−ＳＣＡＮ）および単一のライトパルス発生器（Ｗｒ
ｉｇｈｔＰｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）３３３等を
付加して成る。図６４中のＴＥＳＴ ＢＵＳは、ＲＡＭ
テスト時に使用する端子で、ＥＸＰ（期待データ）信
号、ＣＭＰＥＮ（比較イネーブル）信号、ＳＩＤ（テス
トデータ）信号、ＳＩＡ（アドレス）信号、ＳＩＣ信
号、ＳＭ（シフトモード）信号、ＳＩＷ０信号、ＭＥＭ
ＴＳＴ（メモリテスト）信号、ＳＩＮＨＡ０Ｘ信号、Ｓ
ＩＮＨＡ０Ｙ信号、ＥＸＸＹ（ＸＹ変換）信号、ＣＨＤ
ＩＲ（チェンジディレクション）信号、ＳＩＮＨＤＩ信
号、ＳＩＮＨＤＯ信号、ＩＮＳＦＦ信号、ＷＩＮＨ信号
を含む。
【０２３２】ここで、図６６にデータ入力用スキャンパ
ス３３２（ＤＩ−ＳＣＡＮ）を示す。図６６中の「Ａ」
は、各シングルポートＲＡＭのデータ入力用スキャンパ
ス３３２（ＤＩ−ＳＣＡＮ）の個別のアドレスに対応す
るスキャンＦＦであり、複数個のスキャンＦＦ
（「Ａ」）が直列（シリアル）に接続される。該データ
入力用スキャンパス３３２（ＤＩ−ＳＣＡＮ）は、シフ
ト動作抑制機能を有しており、ＳＭ信号を「１」、ＳＩ
ＮＨＤＩを「１」に設定することによってシフト動作を
抑制できる。該シフト動作抑制機能により書き込みデー
タの全部を「０」または「１」に固定することも可能で
あり、また、「０１０１…」または「１０１０…」のパ
ターンを１クロックで切り換えることも可能である。Ｒ
ＡＭのテストではデータＩ／Ｏの各ビットに対して同一
の論理値を用いることができる。つまり、テストアルゴ
リズム上はデータＩ／Ｏのビット数を気にする必要がほ
とんどない。したがって、入出力データのパターンとし
ては、全データを「０」または「１」のいずれかに設定
してもよい。しかし、シフト動作を用いると、「０００
０」を「１１１１」に切り換え、あるいは「１１１１」
を「００００」に切り換える動作を１クロック（すなわ
ちシフト回数が１回のみ）で行うことはできない（この
例では４クロック必要）。今回のテスト回路では、１ク
ロックデータでデータの切り換えを行ってデータ入力速
度を大幅に向上させるため、各スキャンＦＦ（「Ａ」）
を、図６７のように構成している。すなわち、該各スキ
ャンＦＦ（「Ａ」）は、データを格納および出力するレ
ジスタ３３２ａと、該レジスタ３３２ａの出力とＳＩ信
号とを切り換える第１のセレクタ３３２ｂと、該第１の
セレクタ３３２ｂからの出力と外部のロジック回路から
のデータ（Ｄ）信号とを切り換える第２のセレクタ３３
２ｃとから構成されている。
【０２３３】また、データ出力用スキャンパス３３２
（ＤＯ−ＳＣＡＮ）は、図６８のように構成される。該
データ出力用スキャンパス３３２（ＤＯ−ＳＣＡＮ）
は、第４の実施例等で説明したように比較回路（３４，
３４ａ〜３４ｃ）および比較禁止部（３４Ｚ）が設けら
れている（図２５、図２６、図２８および図３１参
照）。図６８中の「Ｂ」はデータ出力用スキャンパス３
３２（ＤＯ−ＳＣＡＮ）のスキャンＦＦである。該デー
タ出力用スキャンパス３３２（ＤＯ−ＳＣＡＮ）はシフ
ト動作抑制機能を有しており、前記各スキャンＦＦ
（「Ｂ」）は、図６９の如く、データを格納および出力
するレジスタ３３２ａと、該レジスタ３３２ａの出力信
号とＳＩ信号とを切り換える第１のセレクタ３３２ｂ
と、該第１のセレクタ３３２ｂからの出力と外部のロジ
ック回路からのデータ（Ｄ）信号とを切り換える第２の
セレクタ３３２ｃと、前記データ（Ｄ）信号とＥＸＰ信
号との排他的論理和をとるＥｘ．ＯＲ回路３３２ｄと、
該Ｅｘ．ＯＲ回路３３２ｄの出力信号と比較イネーブル
信号（ＣＭＰＥＮ）との負論理積をとるＮＡＮＤ回路３
３２ｅと、該ＮＡＮＤ回路３３２ｅの出力信号と前記レ
ジスタ３３２ａの出力信号との論理積をとるＡＮＤ回路
３３２ｆとから構成されている。該データ出力用スキャ
ンパス３３２（ＤＯ−ＳＣＡＮ）は、ＳＭ信号を
「１」、ＳＩＮＨＤＩを「１」に設定することによって
シフト動作を抑制できる。また、シフト動作抑制状態に
おいてＣＭＰＥＮを「１」に設定することにより、クロ
ックの立ち上がり時にＥＸＰの値とＤの比較が行われ
る。ＥＸＰとＤが異なっていれば、スキャンＦＦ
（「Ｂ」）は「０」にリセットされる。したがって、Ｒ
ＡＭをテストする前にはシフト動作により前記スキャン
ＦＦ（「Ｂ」）に「１」をセットしておく必要がある。
ＲＡＭテスト後にデータ出力部のスキャンＦＦ
（「Ｂ」）の値をシフトアウトすればどのビットに故障
があるかを判定できる。なお、期待データ（ＥＸＰ）信
号はデータ出力の全ビットに対して共通に与えられてい
るので、書き込みデータに「０１０１」または「１０１
０」のパターンを用いた場合は偶数番目のビットまたは
奇数番目のビットは必ず無視される。したがって、偶数
番目のビットのみを対象とするテストパターンと、奇数
番目のビットのみを対象とするテストパターンとの両方
を用いて二回のテストを行う必要がある。
【０２３４】前記スキャンＦＦ（「Ｂ」）は、期待デー
タ（ＥＸＰ）信号を奇数ビットと偶数ビットとで交互に
容易に変えるよう、偶数ビットと奇数ビットのいずれか
一方のみのスキャンＦＦにＮＯＴ回路を接続している。
このように構成することにより、シリアルなデータ入力
（図６６参照）を行ったときに、例えば「０１０１」ま
たは「１０１０」といったテストデータを容易に入力で
きる。なお、図６８に示した該データ出力用スキャンパ
ス３３２（ＤＯ−ＳＣＡＮ）は、前記した第１の実施例
乃至第３の実施例、および後述する第１の変形例乃至第
６の変形例の回路に対応している。
【０２３５】図６４に示したアドレス入力用スキャンパ
ス３３２（Ａ−ＳＣＡＮ）は、図７０のように、例えば
ＸＡ０〜ＸＡ６の七個のＦＦ（「Ａ」）が直列に接続さ
れてなり、隣接する他のシングルポートＲＡＭの同様の
Ａ−ＳＣＡＮに接続される。なお、図７０は、Ｙアドレ
スがない場合にＸアドレスのみを入力するよう構成され
たものである。該アドレス入力用スキャンパス３３２
（Ａ−ＳＣＡＮ）は、アドレスを双方向にシフトできる
よう構成されたもので、チェンジディレクション信号
（切り換え信号：ＣＨＤＩＲ）にて図７０中に「Ａ」で
示した各ＦＦ（「Ａ」：ＸＡ０〜ＸＡ６）に接続された
セレクタ３４１を切り換えることで、ＦＦ（「Ａ」）の
シフト方向を変更できる。例えばＣＨＤＩＲ＝０にする
と、ＳＩ信号は上位（ＢＳＭ）側から入力され、逆にＣ
ＨＤＩＲ＝１にすると、ＳＩ信号は下位（ＬＳＢ）側か
ら入力される。前記各ＦＦ（「Ａ」）は、図６７の如
く、データ入力用スキャンパス３３２（ＤＩ−ＳＣＡ
Ｎ）と同様、データを格納および出力するレジスタ３３
２ａと、該レジスタ３３２ａの出力とＳＩ信号とを切り
換える第１のセレクタ３３２ｂと、該第１のセレクタ３
３２ｂからの出力と外部のロジック回路からのデータ
（Ｄ）信号とを切り換える第２のセレクタ３３２ｃとか
ら構成されている。
【０２３６】また、図６３に示したテスト回路３０２
は、図６４および図６５中のＲＡＭコア３３１を除く周
辺回路に相当する。図６４および図６５中のＡ＜０＞…
Ａ＜ＭＳＢ＞はマルチプレクサ（多重等配）方式のアド
レス入力端子、ＤＩ＜０＞…ＤＩ＜ＭＳＢ＞はマルチプ
レクサ方式のデータ入力端子、ＤＯ＜０＞…ＤＯ＜ＭＳ
Ｂ＞はマルチプレクサ方式のデータ出力端子、ＢＷＣ＜
０＞…ＢＷＣ＜ＭＳＢ＞は１バイト（＝８ビット）ごと
の制御に代えて１ビットごとの制御を可能にするための
マルチプレクサ方式のローイネーブルのビットライト禁
止信号入力端子である。なお、上記各端子における＜０
＞は最下位ビットを、＜ＭＳＢ＞は最上位ビットを夫々
示している。各スキャンパス３３２は、例えば３２ビッ
トのフリップフロップ（ＦＦ）を有している（この場
合、＜ＭＳＢ＞＝＜３２＞）。また、ＣＳＣ（チップセ
レクト端子）およびＷＥＣ（ライトイネーブル端子）に
はローイネーブル信号が入力される。図６４および図６
５中のＣはスキャンＦＦである。さらに、ＭＥＭＴＳＴ
は通常動作モードとメモリテストモードとを切り換える
ための信号を入力するための端子であって、各スキャン
ＦＦ（Ｃ）および各スキャンパス３３２（Ａ−ＳＣＡ
Ｎ，ＤＩ−ＳＣＡＮ）に対応するセレクタ３３４に接続
されるとともに、メモリテスト時（ＭＥＭＴＳＴ＝１）
にＢＷＣ＜０＞…ＢＷＣ＜ＭＳＢ＞からの入力を禁止す
るため、単一のＮＯＴ回路３３５を介して例えば３２個
のビットライト禁止信号入力用ＡＮＤ回路３３６に接続
されている。
【０２３７】前記各スキャンパス３３２（Ａ−ＳＣＡ
Ｎ，ＤＩ−ＳＣＡＮ，ＤＯ−ＳＣＡＮ）は、図６４およ
び図６５の如く、モード切り換え信号（ＳＭ）が入力さ
れないときには、Ａ＜０＞…Ａ＜ＭＳＢ＞からのアドレ
ス、ＤＩ＜０＞…ＤＩ＜ＭＳＢ＞からの入力データ、Ｂ
ＷＣ＜０＞…ＢＷＣ＜ＭＳＢ＞からの１ビットデータを
マルチプレクサ方式で取り込んでＲＡＭコア３３１に渡
し、あるいはＲＡＭコア３３１からの出力データを取り
込んでデータ出力端子ＤＯ＜０＞…ＤＯ＜ＭＳＢ＞に渡
す。
【０２３８】一方、モード切り換え信号（シフトモー
ド：ＳＭ）が入力されたときには、各セレクタ３３４は
「０」側を選択するよう構成される。この場合、各セレ
クタ３３４、各スキャンＦＦ（Ｃ）および各スキャンパ
ス３３２（Ａ−ＳＣＡＮ，ＤＩ−ＳＣＡＮ，ＤＯ−ＳＣ
ＡＮ）は全て直列に接続されることになり、与えられた
ＳＩ信号を各セレクタ３３４、各スキャンＦＦ（Ｃ）、
および各スキャンパス３３２を経てＳＯＭに出力する構
造となる。
【０２３９】そして、図６４および図６５中の３３７
は、ＲＡＭテスト用のＳＩＭ信号とロジックテスト用の
ＳＩ信号とを切り換えるセレクタである。そして、前記
ＥＸＰ信号は、ＲＡＭテスト時には「０」または「１」
の所望の期待データ信号を入力するが、それ以外は前記
セレクタ３３７の切り換えを行うスイッチ信号として機
能し、通常動作時（ＮＯＲＭＡＬ）、ＳＩ信号入力時
（ＳＨＩＦＴ−ＳＩ）、およびデータ取り込み時（ＣＡ
ＰＴＵＲＥ）には、前記セレクタ３３７に「０」を入力
し、ＳＩＭ信号入力時（ＳＨＩＦＴ−ＳＩＭ）には前記
セレクタ３３７に「１」を入力する。また、前記ライト
パルス発生器３３３は、例えば図７１に示すように一対
のディレイ（Ｄｅｌａｙ１，Ｄｅｌａｙ２）、三個のｎ
ｏｔ回路および一対のＮＡＮＤ回路を備えた一般的なも
のが用いられる。なお、図７２は該ライトパルス発生器
３３３の動作を示すタイミングチャートである。図７２
中のＴ、Ａ、Ｂ、Ｃ、バーＥＮ、ＷＩＮＨおよびＷＥＣ
は図７１中の同符号に対応している。また、図７２中の
ｔｃｈｗはクロック信号（Ｔ）の半周期の長さ、Ｄｅｌ
ａｙ１は一方のディレイ（Ｄｅｌａｙ１）の入力（Ｔ）
と出力（Ａ）との時間差、Ｄｅｌａｙ２は他方のディレ
イ（Ｄｅｌａｙ２）の入力（Ａ）と出力（Ｂ）との時間
差、ｔｄ（ＷＰＧ）はクロック信号（Ｔ）とＷＥＣ信号
の出力との時間差、ｔｗ（ＷＰＧ）はＷＥＣ信号の出力
時間である。
【０２４０】＜動作＞本実施例の回路動作を図７６に示
す。図７６中の各信号（ＣＨＤＩＲ、等）は図６３に対
応するものであるが、ただし、ＳＩＮＨＡ１Ｘ、ＳＩＮ
ＨＡ１Ｙ、ＳＩＮＨＡ２Ｘ、ＳＩＮＨＡ２Ｙ、ＳＩＷ１
は、隣合う他のＲＡＭのテスト回路に関する信号を示し
ている。また、図７６中の「ＮＯＲＭＡＬ」は通常時の
動作、「ＳＨＩＦＴ−ＳＩ」はＳＩ信号入力時のシフト
動作、「ＳＨＩＦＴ−ＳＩＭ」はＳＩＭ信号入力時のシ
フト動作、「ＣＡＰＴＵＲＥ」は外部の論理回路等で発
生されたデータを取り込む際（ＳＭ信号＝「０」）の動
作、「ＲＡＭＴＥＳＴ」はＲＡＭのテスト時の動作を夫
々示している。
【０２４１】まず、通常の動作時（Ｎｏｒｍａｌ状態）
には、図７３の如く、ＢＩＳＴ信号を「０」にする。こ
のとき、ＳＩ信号としていかなるデータを入力しようと
も、ＲＡＭコア３０３は通常動作をする（Ｄｏｎ’ｔ
Ｃａｒｅ状態）。すなわち、図７６の如く、テストバス
のほぼ全データを０にし、図７７のようにＡ＜＞、ＤＩ
＜＞、またはＢＷＣ＜＞からデータまたはアドレスをマ
ルチプレクサ方式で入力し、あるいはＤＯからデータを
出力する。ただし、図７６中に「−」（すなわち、「Ｄ
ｏｎ’ｔ Ｃａｒｅ」）で示した信号は０でなくてもよ
い。なお、図７７および図７８中、＜Ｒｅａｄ ｃｙｃ
ｌｅ＞、＜Ｗｒｉｔｅ ｃｙｃｌｅ＞および＜Ｎｏｏｐ
ｃｙｃｌｅ＞は、読み出し動作の状態、書き込み動作
の状態および非操作の状態を夫々示している。このとき
のＲＡＭコア３３１の読み出し（Ｒｅａｄ）動作および
書き込み（Ｗｒｉｔｅ）動作の夫々の状態は図７８の通
りである。なお、図７７および図７８中、ｔｓｕｓ
（Ｃ）、ｔｓｕｓ（Ｗ）、ｔｓｕｓ（Ａ）、ｔｓｕｓ
（Ｄ）、ｔｓｕ（Ｄ）、ｔｓｕ（ＢＷ）、およびｔｓｕ
（Ａ）は外部からのＢＷＣ信号の入力からＲＡＭコア３
３１へのｂｗｃ信号の入力までの時間、ｔｈｓ（Ｃ）、
ｔｈｓ（Ｗ）、ｔｈｓ（Ａ）、ｔｈｓ（Ｄ）、ｔｈ
（Ｄ）、ｔｈ（ＢＷ）、およびｔｈ（Ａ）は各信号の有
効時間、ｔｄ（ＷＰＧ）は書き込み動作開始後ＲＡＭコ
ア３３１内へのｗｅｃ（ＷＥＣ）信号入力までの時間
差、ｔｗ（ＷＰＧ）およびｔｗ（Ｗ）はｗｅｃ（ＷＥ
Ｃ）信号入力時間、ｔｖ（Ｔ）、ｔｖ２（Ｔ）およびｔ
ｖ（Ａ）は読み出しまたは書き込み開始後データ出力の
終了までの時間、ｔａ（Ｔ）、ｔａ２（Ｔ）およびｔａ
（Ａ）は読み出しまたは書き込み開始後データ出力の終
了までの時間、ａ（０）およびａ（１）はアドレス、ｄ
ｉ（１）は入力データ、ｂｗｃ（１）はＢＷＣ信号の入
力時間、ｄａｔａ（ａ（０））は出力データを夫々示し
ている。また、図７６の如く、ＳＯＭからは出力されな
い。
【０２４２】一方、スキャンテストやＲＡＭテストを行
う場合、夫々図７４および図７５に示した手順で動作す
る。図７４に示したスキャンテストにおいては、まず、
ＳＩＭ信号（ＲＡＭテストデータ）を入力しながらシフ
ト動作（ＳＨＩＦＴ−ＳＩＭ）を行った後、ＲＡＭテス
ト（ＴＥＳＴ）を行い、続いて再びシフト動作（ＳＨＩ
ＦＴ−ＳＩＭ）を行う。これらの各動作は、必要に応じ
て繰り返される。また、図７５に示したロジックのスキ
ャンテストフローについては、まず、ＳＩ信号を入力し
ながらシフト動作（ＳＨＩＦＴ−ＳＩ）を行った後、デ
ータ取り込み（ＣＡＰＴＵＲＥ）を行い、続いて再びシ
フト動作（ＳＨＩＦＴ−ＳＩ）を行う。これらの各動作
は、必要に応じて繰り返される。
【０２４３】ここで、ＳＩ信号（ロジックデータ）また
はＳＩＭ信号（ＲＡＭテストデータ）の入力時において
は、図７６の如く、ＳＭ信号を「１」、ＩＮＳＦＦ信号
およびＷＩＮＨ信号を夫々「１」にし、ＳＩ信号または
ＳＩＭ信号（Ｔｅｓｔ Ｄａｔｅ）を入力する。データ
取り込み時（ＣＡＰＴＵＲＥ）には、ＳＭ信号を「０」
にする。このとき、ＳＯＭからのデータ出力は行われな
い。そして、ＲＡＭテスト（ＴＥＳＴ）時には、ＭＥＭ
ＴＥＳＴ信号、ＳＩＮＨＤＯ信号およびＳＭ信号を夫々
「１」にし、またＷＩＮＨ信号を「０」にして、その他
の各端子から所望のデータ（０または１）を入力すれば
よい。
【０２４４】かかる動作における各部のデータの変遷に
ついて説明する。まず、図６３の如く、テスト回路動作
時（ＢＩＳＴ状態）は、ＢＩＳＴ信号を常に「１」（＝
“Ｈｉｇｈ”）にし、ＳＩ信号をシフトイン（ＤＡＴＡ
ＳＨＩＦＴ ＩＮ状態）を行う。このとき、テスト回
路３０２はテストモードになる。ＳＩＮＨ−ＦＦ信号
は、ＡＮＤ回路３２４からの信号に基づいて「０１０１
０１０…」を発生する。そうすると、ＯＲ回路３２６は
ＳＩＮＨ−ＦＦ信号が「０」のときのみＦＦ３２１に格
納されたデータ（ＲＵＮＢＩＳＴ信号）を取り込み、こ
れをシフトレジスタ３１２に与える。また、ＮＯＲ回路
３２７は、ＲＵＮＢＩＳＴ信号が「０」でかつＳＩＮＨ
−ＦＦ信号が「０」のときにのみＳＩＮＨ０を「１」と
して出力する。
【０２４５】ここで、初期設定時（ＩＮＩＴ．状態）に
は、本来的にテストパターン生成回路３０１に初期設定
すべきデータのビット列に対し、１ビットごとに「０」
を挿入する。例えば図６０に示した回路中のデータ（Ｓ
Ｉ信号）として 「１０１１」 といったビット列をシフトインするのと同様の動作を本
実施例で実行させたいときは、本実施例におけるＳＩ信
号として 「０１ ００ ０１ ０１」 をシフトインする。このとき、ＳＩＮＨ−ＦＦ信号は 「０１ ０１ ０１ ０１」 となるので、ＲＵＮＢＩＳＴ信号はＳＩ信号の奇数ビッ
トが取り込まれ、故に「０」を保持する。この場合、Ｏ
Ｒ回路３２６の出力（ＳＩＮＨ１）は、ＳＩＮＨ−ＦＦ
信号をそのまま出力することになり、図７９の如く、 「１０ １０ １０ １０」 となる。また、ＮＯＲ回路３２７の出力（ＳＩＮＨ０）
も 「１０ １０ １０ １０」 となるので、シフトレジスタはＳＩ信号のビット列の遇
数ビットのタイミングのみシフトし、故にシフトレジス
タにはＳＩ信号のビット列の遇数ビットが取り込まれ
る。すなわち、 「１０１１」 が入力される。また、テスト実行時（ＲＵＮ状態）に
は、ＳＩ信号として 「１１ １１ １１ １１」 をシフトインする。このときＳＩＮＨ−ＦＦは 「０１ ０１ ０１ ０１」 なので、ＲＵＮＢＩＳＴには奇数ビットが取り込まれる
ため、「１」の状態を保持する。そうすると、ＯＲ回路
３２６の出力（ＳＩＮＨ１）は図７９のように常に
「１」となり、ＮＯＲ回路３２７の出力（ＳＩＮＨ０）
は常に「０」となる。そうすると、一方のシフトレジス
タ３１２は、前記した第４の実施例乃至第１１の実施例
の例えば有効アドレス数格納部（ＭＡＳＫＡ）３７や二
次元パターン記憶部（ＭＡＳＫＤ）１１１として機能
し、他方のシフトレジスタ３１３は、前記した第４の実
施例乃至第１１の実施例の例えばアドレス発生部（ＡＤ
ＤＲ）３５や制御レジスタ（ＣＡＲＲＹ）３６として機
能することで、テスト回路３０２に所定の信号（前記し
た第４の実施例乃至第１１の実施例におけるＳＩＡ、Ｃ
ＭＰＥＮ、およびＳＩＷ等）を送信し、テストを実行す
る。
【０２４６】上記のようにして、テスト回路動作時（Ｂ
ＩＳＴ状態）には、初期設定（ＩＮＩＴ．状態）とテス
ト実行時（ＲＵＮ状態）とを交互に繰り返す。図８０は
ＳＩ信号の入力例を、図８１はＳＩ信号に対するＳＩＮ
Ｈ−ＦＦ信号、ＲＵＮＢＩＳＴ信号、ＳＩＮＨ０信号お
よびＳＩＮＨ１信号の推移例を夫々示している。このよ
うに動作することで、テスト実行時に１ピン（ＳＩピ
ン）のみからデータを与えることで、第４の実施例乃至
第１１の実施例で述べたような所定のテスト動作が可能
となる。
【０２４７】｛第１３の実施例｝ ＜構成＞図８２は本発明の第１３の実施例の半導体メモ
リおよびその検査装置を示す図である。なお、第１２の
実施例と同様の機能を有する要素は同一符号を付してい
る。第１２の実施例では、ＳＩＮＨ−ＦＦのタイミング
とＳＩ信号のタイミングにズレが生じた場合に誤動作を
起こす可能性があるため、ＳＩ信号のみでＳＩＮＨ−Ｆ
Ｆ信号を生成するものである。図８２中のテストパター
ン生成回路３０１、テスト回路３０２、ＲＡＭコア３０
３、ＦＦ３２１，３２２、セレクタ３２３、ＮＯＴ回路
３２５、ＯＲ回路３２６、およびＮＯＲ回路３２７は第
１２の実施例で説明したのと同様に接続されるためここ
ではその説明を省略する。本実施例では、図６３に示し
た第１２の実施例中の二端子入力のＡＮＤ回路（３２
４）に代えて、三端子入力のＡＮＤ回路３４４を備え
る。該ＡＮＤ回路３４４の一の入力端子はＢＩＳＴ端子
に接続され、他の一の入力端子はＮＯＴ回路３２５の出
力端子に接続される点で、第１２の実施例と同様である
が、さらに他の入力端子は、図８２に示したように、前
記ＳＩ信号中に含まれるマーク（「１１」）を検出する
マーク検出手段３４５に接続される。ＳＩＮＨ−ＦＦの
タイミングとＳＩ信号のタイミングにズレが生じた場合
にも、ＳＩ信号中のマーク（「１１」）を検出すること
でタイミングのズレを修正し誤動作を防止するためのも
ので、３ビットのシフトレジスタ３４６と、三端子入力
でそのうちの一端子が反転入力端子とされたＮＡＮＤ回
路３４７とから構成される。前記シフトレジスタ３４６
には、その最上位ビット（ＭＳＢ）側からＳＩ信号が入
力される。該シフトレジスタ３４６の最上位ビット（Ｍ
ＳＢ）は、ここに格納されたＳＩ信号をそのままテスト
パターン生成回路３０１のシフトレジスタ３１２の入力
端子およびセレクタ３２３の「０」側入力端子に伝達す
るように接続される。前記ＮＡＮＤ回路３４７の反転入
力端子はシフトレジスタ３４６の最上位ビット（ＭＳ
Ｂ）に接続され、他の入力端子はシフトレジスタ３４６
の他のビットに夫々接続される。また、該ＮＡＮＤ回路
３４７の出力端子は前記ＡＮＤ回路３４４の前記他の入
力端子に接続される。該ＡＮＤ回路３４４は、前記マー
ク検出手段３４５の検出結果に基づいてＢＩＳＴ信号
（指示信号）の指示タイミングをＳＩ信号のマーク終了
後の時点に一致させるタイミング修正手段として機能す
る。
【０２４８】＜動作＞通常動作時（Ｎｏｒｍａｌ状態）
は図８３に示した通りであり、また第１２の実施例と同
様であるため説明を省略する。
【０２４９】テストパターン生成回路３０１の初期設定
時（ＢＩＳＴ−ＩＮＩＴ．状態）には、図８３の如く、
ＢＩＳＴ信号を「１」（＝“Ｈｉｇｈ”）にし、ＳＩ信
号のらシフトイン（ＤＡＴＡ ＳＨＩＦＴ ＩＮ状態）
を行う。このとき、テスト回路３０２はテストモードに
なる。図８０に示した第１２の実施例と同様のＳＩ信号
のデータの先頭にマークとして「１１」を挿入したデー
タをＳＩ信号のデータとして入力する。すなわち、図８
４および図８５の如く、まずＳＩ信号としてシフトレジ
スタ３４６に 「１１ ０１ ０１ ００」 をシフトインする。このとき、ＮＡＮＤ回路３４７から
の出力は 「１１ ０１ １１ １１」 となり、以後、「１」を出力し続ける。そうすると、Ａ
ＮＤ回路３４４の前記他の入力端子には、３ビット目に
はＮＡＮＤ回路３４７から必ず「０」が入力されること
になる。したがって、これに伴ってＡＮＤ回路３４４は
３ビット目に必ず「０」を出力する。以後、それより前
のＮＯＴ回路３２５からの出力に拘らず、以後のＦＦ３
２２およびＮＯＴ回路３２５による反転データの帰還に
より、ＡＮＤ回路３４４は、必ずＳＩ信号の３ビット目
を基準として 「０１ ０１ ０１ ０１」 となるＳＩＮＨ−ＦＦを出力する。しかる後、第１２の
実施例と同様、ＲＵＮＢＩＳＴ信号はＳＩ信号の奇数ビ
ットが取り込まれ、故に「０」を保持する。この場合、
ＯＲ回路３２６の出力（ＳＩＮＨ１）は、ＳＩＮＨ−Ｆ
Ｆ信号をそのまま出力することになり、図８６の如く、 「１０ １０ １０ １０」 となる。また、ＮＯＲ回路３２７の出力（ＳＩＮＨ０）
も 「１０ １０ １０ １０」 となるので、シフトレジスタはＳＩ信号のビット列の遇
数ビットのタイミングのみシフトし、故にシフトレジス
タにはＳＩ信号のビット列の遇数ビットが取り込まれ
る。すなわち、ＳＩ信号のうち、「１１」データの終了
後のデータについて偶数番目のデータのみが抽出され
る。また、テスト実行時（ＲＵＮ状態）には、ＳＩ信号
より 「１１ １１ １１ １１」 をシフトインする。このときＳＩＮＨ−ＦＦは 「０１ ０１ ０１ ０１」 なので、ＲＵＮＢＩＳＴには奇数ビットが取り込まれる
ため、「１」の状態を保持する。そうすると、ＯＲ回路
３２６の出力（ＳＩＮＨ１）は図７９のように常に
「１」となり、ＮＯＲ回路３２７の出力（ＳＩＮＨ０）
は常に「０」となる。
【０２５０】このように、本実施例によると、図８５の
如く、ＳＩＮＨ−ＦＦ信号の如何に拘らず、ＳＩ信号と
して「０１１」信号が与えられると、回路内部で自動的
にリセットがかかり、この時点を基準として正常な動作
を確保できるので、テスト動作時がＳＩ信号の奇数サイ
クルであっても、誤動作することはない。その他の効果
については第１２の実施例と同様である。
【０２５１】｛第１４の実施例｝ ＜構成＞図８７および図８８は本発明の第１４の実施例
の半導体メモリおよびその検査装置（ＤＦＴ−ＲＡＭ）
を示すブロック図である。図８７および図８８はＢ−Ｂ
線にて破断されている。なお、第１２の実施例と同様の
機能を有する要素は同一符号を付している。該ＤＦＴ−
ＲＡＭは、ＲＡＭコア（Ｃｏｒｅ）および該ＲＡＭコア
への各種信号の入出力を司る周辺回路であって、非同期
ＲＡＭコア３３１の周りに複数個のシフトレジスタとし
てのスキャンパス３３２および単一のライトパルス発生
器３３３を付加して構成されている。そして、図６３に
示したテスト回路３０２は、図８７および図８８中のＲ
ＡＭコア３３１を除く周辺回路に相当する。図８７およ
び図８８の如く、アドレス部のスキャンパス３３２（Ａ
−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１）はシフト禁止信号
（ＳＩＮＨＡＸ０，ＳＩＮＨＡＸ１）によりシフト動作
を抑制することができる。データ入力部のスキャンパス
３３２（ＤＩ−ＳＣＡＮ−０）はシフト禁止信号（ＳＩ
ＮＨＤＩ）によりシフト動作を抑制することができる。
データ出力部のスキャンパス３３２（ＤＯ−ＳＣＡＮ−
１）はシフト禁止信号（ＳＩＮＨＤＯ）によりシフト動
作を抑制することができる。アドレス部のスキャンパス
３３２（Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１）には双
方向シフト機能があり、双方向疑似乱数アドレッシング
を用いたテストを高速で行える。この場合、複数個のＲ
ＡＭは図７０で示した接続方式にて連結される。また、
データ出力部のスキャンパス３３２（ＤＩ−ＳＣＡＮ−
０）には、データ圧縮機能が有せしめられている。該デ
ータ圧縮機能は、前記各ＲＡＭ３１５に前記ＳＩＮＨ信
号が入力され、所望のＲＡＭ３１５についてシフト動作
を禁止することで達成されるが、ただし、図６２の如
く、ＲＡＭ３１５にＳＩＮＨ信号を与えるパスの途中に
前記フリップフロップ３１７を設けることで、該フリッ
プフロップ３１７の前後でデータを１ビットでけ圧縮で
きる。これにより、図１３２に示した第４の従来例のよ
うに全ＲＡＭ（ＲＡＭ１，ＲＡＭ２，ＲＡＭ３）につい
て同時にＳＩＮＨ信号を与えてテストアドレスごとにシ
フトアウト動作を行うことを防止している。これら疑似
乱数アドレッシング手法とデータ圧縮手法を用いること
により、テストパターン増大の抑制と高速テストを実現
できる。
【０２５２】図８７および図８８の回路は、テストモー
ド時に、ＭＥＭＴＳＴ０＝１に設定することによって、
図８９および図９０に示した等価回路のように機能す
る。図８９および図９０はＣ−Ｃ線にて破断されてい
る。すなわち、ＭＥＭＴＳＴ０（＝１）が入力される
と、アドレス部のスキャンパス３３２（Ａ−ＳＣＡＮ−
０，Ａ−ＳＣＡＮ−１）についてのアドレスはＳＩＡか
ら、データ入力部のスキャンパス３３２（ＤＩ−ＳＣＡ
Ｎ−０）についての書き込みデータはＳＩＤからシフト
インできる状態になる。なお、前記ＳＩＡに入力される
アドレスは、前述の各実施例で説明されたアドレス生成
方法にて生成される。このとき、ライトイネーブル信号
（Ｌｏｗ Ｅｎａｂｌｅ）はＳＩＷ０から、リードイネ
ーブル信号（Ｌｏｗ Ｅｎａｂｌｅ）はＳＩＣから供給
される。さらに、データ出力部のスキャンパス３３２
（ＤＩ−ＳＣＡＮ−０）への読み出し期待データ（ＥＸ
Ｐ）信号は期待データ入力（ＥＸＰ）端子から、同じく
比較イネーブル信号（ＣＭＰＥＮ）はＣＭＰＥＮ端子か
ら供給される。これらの信号はテストバス（ＴＥＳＴ
ＢＵＳ）として複数個のＲＡＭに対して共通に接続でき
るので、ワード数が同じであれば同時に複数個のＲＡＭ
をテストできる。なお、各ポートに対して同一のアドレ
スをＳＩＡからシフトインできるように設計されてお
り、マルチポートＲＡＭをシングルポートＲＡＭのよう
にテストできる。
【０２５３】なお、ＳＩＮＨＡ０，ＳＩＮＨＡ１，ＳＩ
ＮＨＤＩを１に設定すれば、シフト動作は停止できる。
【０２５４】｛第１５の実施例｝図９１および図９２は
本発明の第１５の実施例の半導体メモリおよびその検査
装置（１Ｗｒｉｔｅ １Ｒｅａｄの２ポートＲＡＭ）を
示すブロック図である。図９１および図９２はＤ−Ｄ線
にて破断されている。なお、第１２の実施例と同様の機
能を有する要素は同一符号を付している。本実施例の半
導体メモリの検査装置は、第１２の実施例と同様に、通
常動作時にはシフトレジスタとしての各スキャンパス３
３２に個別にアドレスやデータを与え、かつＲＡＭテス
ト時にはスキャンパス３３２を直列に接続してデータを
順次シフトするよう構成される。ただし、本実施例の半
導体メモリの検査装置では、アドレス指定系統が、書き
込み専用アドレス（Ａ０＜ＭＳＢ：０＞）と読み出し専
用アドレス（Ａ１＜ＭＳＢ：０＞）の二系統に分かれて
おり、同一サイクル内で、一のアドレス（Ａ０＜ｎ＞）
に書き込みを行いながら、同時に一のアドレス（Ａ１＜
ｎ＞）を指定してデータ出力（ＤＯ１＜ｎ＞を行うこと
も可能となる点で、第１２の実施例と異なる。
【０２５５】図９１および図９２中のＴ０は書き込み用
クロック、Ｔ１は読み出し用クロックである。このよう
に、二種類のクロック入力端子を設定するのは、通常動
作時（ＮＯＲＭＡＬ）において、前記した二系統（書き
込み／読み出し）の各アドレス（Ａ０＜ＭＳＢ：０＞，
Ａ１＜ＭＳＢ：０＞）に互いに異なった周波数の別々の
回路を接続して同時にアクセスをしなければならない場
合を考慮したものである。これにより、例えば書き込み
を１０ＭＨで行い、読み出しを２０ＭＨで行うことも可
能となる。ただし、ＲＡＭテストを行う場合は、各スキ
ャンパス３３２（Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−
１，ＤＩ−ＳＣＡＮ−０，ＤＯ−ＳＣＡＮ−１）が直列
接続された回路として動作するため、全スキャンパス３
３２に同一周波数のクロックを与える必要がある。そこ
で、図９１および図９２の如く、隣接する各スキャンパ
ス３３２の間には、書き込み用クロックＴ０のタイミン
グと読み出し用クロックＴ１のタイミングとの間のずれ
を吸収して各スキャンパス３３２のシフト動作を同期さ
せるためのラッチ回路（図９１および図９２中の
「Ｌ」）を介在させている。該ラッチ回路（「Ｌ」）
は、Ｔ０，Ｔ１が負（ネガティブ）入力され、Ｔ０，Ｔ
１＝「Ｌｏｗ」のときに信号を出力するよう構成されて
いる。本実施例によっても、上記各実施例と同様の効果
を得ることができる。
【０２５６】｛第１６の実施例｝図１２１および図１２
２は、本発明の第１６の実施例の半導体メモリおよびそ
の検査装置を示す図であって、本実施例の半導体メモリ
の検査装置は、図６３に示した第１２の実施例に類似し
ている。図１２１および図１２２はＧ−Ｇ線にて破断さ
れている。本実施例のアドレス入力用スキャンパス３３
２は、第１２の実施例（図６３）中のアドレス入力用ス
キャンパス３３２（Ａ−ＳＣＡＮ）に代えてＢ−ＳＣＡ
Ｎが用いられる。Ｂ−ＳＣＡＮの内部構成を、図１２３
に示す。該Ｂ−ＳＣＡＮは、Ｙアドレスがない場合にＸ
アドレスのみを入力するよう構成されたもので、第１２
の実施例（図７０）の回路に類似している。すなわち、
ＸＡ０〜ＸＡ６の七個のＦＦ（「Ａ」）が直列に接続さ
れてなり、隣接する他のシングルポートＲＡＭの同様の
Ｂ−ＳＣＡＮに接続される。ただし、本実施例では、図
７０に示された回路と異なり、ＣＨＤＩＲ信号が「１」
に設定された場合にテストアドレス端子ＴＡ（ＴＡ０，
ＴＡ１，ＴＡ２，…）側が選択される。図１２１に示す
ように、テストアドレス端子ＴＡはＲＡＭのピンとして
設けられる。したがって、任意の順序でアドレスを設定
しテストを行うことができる。つまり、Ｂ−ＳＣＡＮは
ＣＨＤＩＲ信号が「０」の状態ではシリアルシフト動作
によるアドレス設定が可能である。また、ＣＨＤＩＲ信
号が「１」の状態では、テストアドレス端子ＴＡにより
パラレルにアドレス設定が可能である。なお、テストア
ドレス端子ＴＡに対するアドレス信号はＬＳＩの外部ピ
ンから与えてもよいし、ＬＳＩ内部に搭載したテスト用
アドレス発生回路（図６０の３０１に相当）により与え
てもよい。このテスト用アドレス発生回路は、メモリＬ
ＳＩテスト装置に備えられているようなアルゴリズミッ
クパターン発生器を用いればよい。
【０２５７】｛第１７の実施例｝ ＜構成＞本発明の第１７の実施例はＤＦＴ−ＲＡＭ形式
の半導体メモリの検査装置であって、図１３３はその制
御信号発生回路６１０の概略を示す回路図である。一般
に、テストピンは通常動作時には使用しないため、テス
ト実行時に使用しないピンとセレクタで切り替えられる
ことが多い。しかしながら、ピンによってはタイミング
がずれるといった問題でセレクタを挿入できないものが
ある。また、内部周波数と同じ周波数で動作できないピ
ンだと、テストピンとして使用できない。本実施例の半
導体メモリの検査装置は、外部からの信号がシフトレジ
スタのシフトタイミングより遅い場合等において、かか
るタイミングのずれを修正するため等に適用されるもの
であって、具体的には、メモリコアに接続されたテスト
回路に制御信号を送信するための複数個のシフトレジス
タについて、内部のデータを巡回させることで実質的に
データのシフトを遅延させ、上述のタイミング修正を行
うものである。すなわち、本実施例では、制御信号発生
回路６１０内のシフトレジスタとして内部にループが形
成された巡回性のシフトレジスタ（以下、巡回シフトレ
ジスタと称す）６００を適用したものである。該巡回シ
フトレジスタ６００は制御信号発生回路６１０内で図１
３３のように接続されている。図１３３中の各巡回シフ
トレジスタ６００中のＳＩはシフト禁止信号（ＳＩ）を
入力するピン、ＳＯは後続する巡回シフトレジスタ６０
０へ出力データ（ＳＯ）を出力するための出力ピン、Ｄ
Ｏは出力データ（ＤＯ）を出力するためのデータ出力ピ
ンである。また、ＲＵＮＢＩＳＴは図６３に示したのと
同様のＲＵＮＢＩＳＴ信号を入力するための端子、ＳＩ
ＮＨ−ＣはＳＩＮＨ信号（シフト禁止信号）を入力する
ための端子、ＳＲ ＳＩＮＨＤＯ，ＳＲ ＳＩＮＨＤ
Ｉ，ＳＲ ＳＩＮＨＡ１，ＳＲ ＳＩＮＨＡ０はテスト
回路に禁止信号を送信する端子である。
【０２５８】一の巡回シフトレジスタ６００の内部構成
を図１３４に示す。該巡回シフトレジスタ６００は、シ
フトインするデータ信号としてピンＳＩからのＳＩ信号
とピンＳＯへのＳＯ信号とを選択するシフトインセレク
タ６０１と、データ出力（ＤＯ）用の第１のレジスタ部
６０３と、後続する巡回シフトレジスタ６００へＳＯ信
号を出力する第２のレジスタ部６０４とを備える。そし
て、第１のレジスタ部６０３および第２のレジスタ部６
０４は夫々フリップフロップ６０６ａ，６０６ｂおよび
セレクタ６０７ａ，６０７ｂを備えている。
【０２５９】前記シフトインセレクタ６０１の「０」側
入力端子はピンＳＩに接続され、「１」側入力端子は前
記第２のレジスタ部６０４の第２のフリップフロップ６
０６ｂの出力端子（すなわちＳＯ端子）に接続される。
前記第１のレジスタ部６０３の第１のセレクタ６０７ａ
の「０」側入力端子は前記シフトインセレクタ６０１の
出力端子に接続され、「１」側入力端子は第１のフリッ
プフロップ６０６ａの出力端子に接続される。前記第１
のレジスタ部６０３の第１のフリップフロップ６０６ａ
の入力端子は前記第１のセレクタ６０７ａの出力端子に
接続され、該第１のフリップフロップ６０６ａの出力端
子はＤＯ端子に接続される。前記第２のレジスタ部６０
４の第２のセレクタ６０７ｂの「０」側入力端子は前記
第１のレジスタ部６０３の第１のフリップフロップ６０
６ａの出力端子に接続され、「１」側入力端子は前記第
２のフリップフロップ６０６ｂの出力端子に接続され
る。前記第２のレジスタ部６０４の第２のフリップフロ
ップ６０６ｂの入力端子は前記第２のセレクタ６０７ｂ
の出力端子に接続され、該第２のフリップフロップ６０
６ｂの出力端子はＳＯ端子に接続される。
【０２６０】このように、各レジスタ部６０３，６０４
に、一個のフリップフロップ６０６ａ，６０６ｂと、該
フリップフロップ６０６ａ，６０６ｂへの入力信号を選
択するセレクタ６０７ａ，６０７ｂとを有せしめること
で、各フリップフロップ６０６ａ，６０６ｂからの出力
を帰還させて再びフリップフロップ６０６ａ，６０６ｂ
に再入力することを可能としている。また、シフトイン
セレクタ６０１の一方の入力端子に第２のレジスタ部６
０４のフリップフロップの出力端子を接続することで、
ＲＵＮＢＩＳＴ信号の切り換えにより、ＳＯ信号を第１
のレジスタ部６０３へ再入力することを可能としてい
る。
【０２６１】かかる制御信号発生回路６１０は、図１３
５および図１３６のようにテスト回路６１１に接続され
る。なお、図１３５および図１３６はＫ−Ｋ線にて破断
されている。図１３５および図１３６中のＳＲ ＳＩＮ
ＨＡ１およびＳＲ ＳＩＮＨＡ０はアドレス入力用スキ
ャンパス（Ａ−ＳＣＡＮ−１，Ａ−ＳＣＡＮ−０）を制
御するためのシフト禁止信号（ＳＩＮＨＡ１，ＳＩＮＨ
Ａ０）を発生する巡回シフトレジスタ、ＳＲ ＳＩＮＨ
ＤＯはデータ出力用スキャンパス（ＤＯ−ＳＣＡＮ−
１）を制御するためのシフト禁止信号（ＳＩＮＨＤＯ）
を発生する巡回シフトレジスタ、ＳＲ ＳＩＮＨＤＩは
データ入力用スキャンパス（ＤＩ−ＳＣＡＮ−０）を制
御するためのシフト禁止信号（ＳＩＮＨＤＩ）を発生す
る巡回シフトレジスタ、ＳＲ ＳＩＷは書き込み信号
（ＷＥＣ）入力用レジスタを制御するためのＳＩＷ信号
を発生する巡回シフトレジスタ、ＳＲ ＳＩＣは読み出
し信号（ＲＥＣ）入力用レジスタを制御するための巡回
シフトレジスタ、ＳＲ ＳＩＤはデータ入力用の巡回シ
フトレジスタ、ＳＲ ＣＭＰＥＮはデータ出力用スキャ
ンパスに比較イネーブル信号（ＣＭＰＥＮ）を送信する
ための巡回シフトレジスタ、ＳＲ ＥＸＰはデータ出力
用スキャンパスに期待値信号（ＥＸＰ）を送信するため
の巡回シフトレジスタである。また、図１３５および図
１３６中の６１３はテストパターン生成回路、６１４は
アドレスパターン発生回路、６１５はＲＡＭコア、Ａ０
０〜Ａ０３はＲＡＭコア６１５の書き込み用アドレスピ
ン、Ａ１０〜Ａ１３は読み出し用アドレスピン、ＤＩ０
〜ＤＩ３はデータ入力用ピン、ＤＯ０〜ＤＯ３はデータ
出力用ピンである。そして、前記テストパターン生成回
路６１３は、前記アドレスパターン発生回路６１４と、
複数個の２ビットの前記巡回シフトレジスタ６００（Ｓ
Ｒ ＳＩＮＨＡ１，ＳＲ ＳＩＮＨＡ０，ＳＲ ＳＩＮ
ＨＤＯ，ＳＲ ＳＩＮＨＤＩ，ＳＲ ＳＩＷ，ＳＲ Ｓ
ＩＣ，ＳＲ ＳＩＤ，ＳＲ ＣＭＰＥＮ，ＳＲ ＥＸ
Ｐ）から構成される。
【０２６２】＜動作＞上記構成の半導体メモリの検査装
置の動作を説明する。まず、シフトレジスタの初期値を
設定する。この場合、ＳＩＮＨ−Ｃ＝０、ＲＵＮＢＩＳ
Ｔ＝０に設定し、シフトレジスタをシフト可能にする。
そして、入力端子ＳＩより初期値データを入力する。次
に、シフトレジスタの値を保持する。ここでは、ＳＩＮ
Ｈ−Ｃ＝１に設定し、シフトレジスタのシフト動作を禁
止し、データを保持する。そして、テスト信号を発生す
る。この際、ＳＩＮＨ−Ｃ＝０、ＲＵＮＢＩＳＴ＝１に
設定する。例えばシフトレジスタに“１０”が設定され
ておればＤＯ信号として“１０１０…”を発生する。
【０２６３】そして、ＲＥＣ＝“０”のときＲＡＭコア
６１５の読み出しが行われる。また、ＷＥＣが“０”の
ときＲＡＭコア６１５にデータが書き込まれる。データ
出力用スキャンパス（ＤＯ−ＳＣＡＮ−１）はＣＭＰＥ
Ｎ＝“１”のときＲＡＭコア６１５のデータ出力と期待
値（ＥＸＰ）との比較を行い、これらの値が異なる場合
はデータ出力用スキャンパス（ＤＯ−ＳＣＡＮ−１）の
値が“０”になる。
【０２６４】次に、データ出力用スキャンパス（ＤＯ−
ＳＣＡＮ）に“１１１…”を設定する。ＲＡＭコア６１
５のテストを実行するためには、データ出力用スキャン
パス（ＤＯ−ＳＣＡＮ）のすべてを“１”に設定する必
要がある。また、ＳＲ ＳＩＮＨＤＩおよびＳＲ ＳＩ
ＮＨＤＯを“００”に設定し、シフト禁止信号（ＳＩＮ
ＨＤＩ，ＳＩＮＨＤＯ）として“０００…”を出力し、
データ入力用スキャンパス（ＤＩ−ＳＣＡＮ）およびデ
ータ出力用スキャンパス（ＤＯ−ＳＣＡＮ）が通常動作
周波数でシフト動作が可能であるようにする。また、Ｓ
ＩＤを“１”に設定し、データ入力用スキャンパス（Ｄ
Ｉ−ＳＣＡＮ）を“１”に初期設定する。
【０２６５】１．ＡＬＬ−０のＷＲＩＴＥ／ＲＥＡＤ動
作 ここで、テスト実行時の動作例として、ＡＬＬ−０のＷ
ＲＩＴＥ／ＲＥＡＤ動作を説明する。該ＡＬＬ−０のＷ
ＲＩＴＥ／ＲＥＡＤテストは、すべてのデータとして
“０”を入力した後、かかる全“０”のデータを読み出
す方法である。
【０２６６】まず、データ入力用スキャンパス（ＤＩ−
ＳＣＡＮ）を全て“０”（ＡＬＬ−０）に設定する。こ
の場合、ＳＲ ＳＩＮＨＤＯを“１１”に設定し、デー
タ出力用スキャンパス（ＤＯ−ＳＣＡＮ）がシフト動作
を禁止し全てのデータについて“１”（ＡＬＬ−１）の
状態を保持する。このとき、ＲＡＭコア６１５への書き
込みは行わないのでＳＲ ＳＩＷは“１１”に設定す
る。また、ＲＡＭコア６１５への読み出しは行わないの
で、ＳＲ ＳＩＣは“１１”に設定する。さらに、ＲＡ
Ｍコア６１５のデータ出力と期待値（ＥＸＰ）の比較は
行わないのでＳＲＣＭＰＥＮは“００”に設定する。
【０２６７】次に、アドレス入力用スキャンパス（Ａ−
ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１）にアドレスの初期値
を設定する。この場合、ＳＲ ＳＩＮＨＡ０，ＳＲ Ｓ
ＩＮＨＡ１に夫々“００”を設定する。アドレスパター
ン発生回路６１４からＳＩＡ信号を送信してＲＡＭコア
６１５のアドレスの初期値を設定する。このとき、ＳＲ
ＳＩＮＨＤＩ，ＳＲ ＳＩＮＨＤＯは夫々“１”に設
定し、データ入力用スキャンパス（ＤＩ−ＳＣＡＮ）お
よびデータ出力用スキャンパス（ＤＯ−ＳＣＡＮ）のシ
フト動作を禁止しておく。このときＲＡＭコア６１５へ
の書き込みは行わないので、ＳＲ ＳＩＷは“１１”に
設定する。ＲＡＭコア６１５への読み出しは行わないの
でＳＲ ＳＩＣは“１１”に設定する。ＲＡＭコア６１
５のデータ出力と期待値（ＥＸＰ）との比較は行わない
のでＳＲ ＣＭＰＥＮは“００”に設定する。
【０２６８】続いて、ＡＬＬ−０の書き込みを実行す
る。この場合、ＳＲ ＳＩＮＨＡ０，ＳＲ ＳＩＮＨＡ
１に夫々“００”を設定する。アドレスパターン発生回
路６１４からＳＩＡ信号を出力してアドレッシングを行
う。このとき、ＳＲ ＳＩＮＨＤＩ，ＳＲ ＳＩＮＨＤ
Ｏは夫々“１１”に設定し、データ入力用スキャンパス
（ＤＩ−ＳＣＡＮ）およびデータ出力用スキャンパス
（ＤＯ−ＳＣＡＮ）のシフト動作を禁止しておく。ＲＡ
Ｍコア６１５への書き込みを行うためＳＲ ＳＩＷは
“００”にする。ＲＡＭコア６１５の読み出しは行わな
いのでＳＲ ＳＩＣは“１１”に設定する。ＲＡＭコア
６１５のデータ出力と期待値（ＥＸＰ）との比較は行わ
ないのでＳＲ ＣＭＰＥＮは“００”にする。
【０２６９】次に、アドレス入力用スキャンパス（Ａ−
ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１）にアドレスの初期値
を設定する。この場合、ＳＲ ＳＩＮＨＡ０，ＳＲ Ｓ
ＩＮＨＡ１に夫々“００”を設定する。アドレスパター
ン発生回路６１４からのＳＩＡ信号によってアドレスの
初期値を設定する。このときＳＲ ＳＩＮＨＤＩおよび
ＳＲ ＳＩＮＨＤＯは夫々“１１”に設定し、データ入
力用スキャンパス（ＤＩ−ＳＣＡＮ）およびデータ出力
用スキャンパス（ＤＯ−ＳＣＡＮ）のシフト動作を禁止
しておく。このとき、ＲＡＭコア６１５への書き込みを
行わないのでＳＲ ＳＩＷは“１１”にする。また、Ｒ
ＡＭコア６１５の読み出しは行わないのでＳＲ ＳＩＣ
は“１１”に設定する。また、ＲＡＭコア６１５のデー
タ出力と期待値（ＥＸＰ）の比較は行わないのでＳＲ
ＣＭＰＥＮは“００”にする。
【０２７０】そして、ＡＬＬ−０の読み出しを実行す
る。この場合、ＳＲ ＳＩＮＨＡ０，ＳＲ ＳＩＮＨＡ
１に夫々“００”を設定する。アドレスパターン発生回
路６１４からのＳＩＡ信号により通常動作でアドレッシ
ングを行う。このとき、ＳＲＳＩＮＨＤＩおよびＳＲ
ＳＩＮＨＤＯは夫々“１１”に設定し、データ入力用ス
キャンパス（ＤＩ−ＳＣＡＮ）およびデータ出力用スキ
ャンパス（ＤＯ−ＳＣＡＮ）のシフト動作を禁止してお
く。また、ＲＡＭコア６１５の書き込み信号ＳＲ ＳＩ
Ｗを“１１”に設定し、ＲＡＭコア６１５への書き込み
を禁止する。さらに、読み出し信号ＳＲ ＳＩＣを“１
１”に設定し、ＲＡＭコア６１５の読み出しを行う。Ｓ
Ｒ ＣＭＰＥＮを“１１”に、ＳＲ ＥＸＰを“００”
に設定し、ＲＡＭコア６１５のデータ出力と期待値（Ｅ
ＸＰ）との比較を行う。このとき、ＲＡＭコア６１５に
故障があれば、データ出力用スキャンパス（ＤＯ−ＳＣ
ＡＮ）の対応するビットに“０”が格納される。
【０２７１】２．マーチテスト 次に、マーチテストを例に説明する。このテストは、第
２の従来例で説明した通り、全てのＲＡＭの全てのアド
レス指定データについて、初期状態である初期格納デー
タ（例えば、“０”）から新規の格納データ（“１”）
に更新するものである。
【０２７２】まず、ＡＬＬ−０のＷＲＩＴＥ／ＲＥＡＤ
動作と同様、データ入力用スキャンパス（ＤＩ−ＳＣＡ
Ｎ）をＡＬＬ−０に設定する。次に、アドレス入力用ス
キャンパス（Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１）に
アドレスの初期値を設定する。そして、ＡＬＬ−０の書
き込みを実行する。
【０２７３】次に、アドレス入力用スキャンパス（Ａ−
ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１）にアドレスの初期値
を設定する。そして、データ入力用スキャンパス（ＤＩ
−ＳＣＡＮ）に“１”を設定する。ＳＲ ＳＩＮＨＡ
０、ＳＲ ＳＩＮＨＡ１、ＳＲＳＩＮＨＤＯに夫々“１
１”を設定する。ＳＲ ＳＩＮＨＤＩを“００”に、Ｓ
ＩＤを“１”に設定し、データ入力用スキャンパス（Ｄ
Ｉ−ＳＣＡＮ）にＡＬ−１を設定する。そして、アドレ
ス入力用スキャンパス（Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡ
Ｎ−１）にアドレスの初期値を設定する。
【０２７４】しかる後、“０”の読み出しおよび“１”
の書き込みを行う。この場合、ＳＲＳＩＮＨＡ０および
ＳＲ ＳＩＮＨＡ１に夫々“０１”を設定する。アドレ
スパターン発生回路６１４からのＳＩＡ信号により通常
動作の半分（１／２）の周波数でアドレッシングを行
う。このとき、ＳＲ ＳＩＮＨＤＩおよびＳＲ ＳＩＮ
ＨＤＯは夫々“１１”に設定し、データ入力用スキャン
パス（ＤＩ−ＳＣＡＮ）およびデータ出力用スキャンパ
ス（ＤＯ−ＳＣＡＮ）のシフト動作を禁止しておく。ま
た、ＲＡＭコア６１５のＳＲ ＳＩＷを“１０”に、Ｓ
Ｒ ＳＩＣを“０１”に夫々設定し、交互に“０”の読
み出しおよび“１”の書き込みを行う。ＳＲ ＣＭＰＥ
Ｎを“０１”に、ＳＲ ＥＸＰを“００”に夫々設定
し、ＲＡＭコア６１５のデータ出力と期待値（ＥＸＰ）
との比較を行う。このとき、ＲＡＭコア６１５に故障が
あればデータ出力用スキャンパス（ＤＯ−ＳＣＡＮ）の
対応するビットに“０”が格納される。
【０２７５】そして、テスト結果の出力時に、２ビット
の巡回シフトレジスタ６００（ＳＲＳＩＮＨＡ１，ＳＲ
ＳＩＮＨＡ０，ＳＲ ＳＩＮＨＤＯ，ＳＲ ＳＩＮＨ
ＤＩ）に“０１”を設定する。このときシフト動作信号
ＳＩＮＨＡ０，ＳＩＮＨＡ１，ＳＩＮＨＤＩ，ＳＩＮＨ
ＤＯは“０１０１０１…”を発生する。したがって、Ｒ
ＡＭコア６１５のテスト回路中のスキャンパスは、通常
動作の半分（１／２）の動作周波数でシフトアウトを行
うので、テスト用データ出力ピンに低周波数対応の出力
ピンに割り当てることができる。
【０２７６】このように、第１のセレクタおよび第２の
セレクタをいずれも他方の入力端子に切り換え、各レジ
スタ部のフリップフロップに再びその出力データを入力
しているので、各レジスタ部がシフトしても、データは
各レジスタ部の内部で巡回し、夫々再び元のフリップフ
ロップ内に取り込まれ、実質的にシフト動作を停止させ
るのと同様の作用を得ることができ、上述したタイミン
グのずれを修正することができる。したがって、テスト
用のピンを減らすことができるとともに、テスト結果の
出力ピンに、内部周波数と同じ周波数で動作できないピ
ンを用いることができる。
【０２７７】｛第１８の実施例｝ ＜構成＞図１３７は本発明の第１８の実施例の半導体メ
モリの検査装置（ＤＦＴ−ＲＡＭ）を示す図である。本
実施例のＤＦＴ−ＲＡＭは、図１３７の如く、２ビット
の巡回シフトレジスタ６００をＤＦＴ−ＲＡＭのテスト
回路の他の制御信号の発生回路にも拡張して適用したも
ので、制御信号発生回路６２１と、アドレス発生回路６
２２と、バーインパターン発生回路６２３と、データ入
力回路６２４とを組み合わせたテストパターン発生回路
６２５と、図８２で示したのと同様の回路タイミング修
正手段（３２１，３２２，３２３，３２５，３２６，３
２７，３４４，３４５）とを備える。そして、該制御信
号発生回路６２１、アドレス発生回路６２２、バーイン
パターン発生回路６２３、およびデータ入力回路６２４
は直列に接続されている。なお、図５０または図５２に
示した通りバーンインパターン発生回路はアドレス発生
回路または制御信号発生回路と簡単に組み合わせること
ができるが、ここでは他の回路から独立に構成してい
る。
【０２７８】かかるテストパターン発生回路６２５をさ
らに詳しく図示すると図１３８および図１３９のように
なる。なお、図１３８および図１３９はＬ−Ｌ線にて破
断されている。また、図１３８および図１３９では簡便
のため、ＭＥＭＴＳＴ０およびＭＥＭＴＳＴ１を一本の
信号にまとめてＭＥＭＴＳＴとし、ＩＮＳＦＦＡ０およ
びＩＮＳＦＦＡ１，ＩＮＳＦＦＩ０，ＩＮＳＦＦＯ１を
一本の信号にまとめてＭＥＭＴＳＴとし、ＳＥＬＳＩＭ
とＥＸＰを一本の信号にまとめてＥＸＰとする。また、
本実施例ではビットライトの機能のテストは仮定してい
ない。なお、図１３８および図１３９中の制御信号発生
回路６２１、アドレス発生回路６２２、バーインパター
ン発生回路６２３、およびデータ入力回路６２４は、図
８２の第１３の実施例中のテストパターン生成回路３０
１に相当している。
【０２７９】図１３８および図１３９中の各制御信号の
機能について説明する。ＳＭ信号は各シフトレジスタの
シフトモードの切り替え信号である。ＳＩＮＨＡ１Ｘは
読み出し用Ｘアドレス部シフトレジスタのシフト禁止信
号である。ＳＩＮＨＡ１Ｙは読み出し用Ｙアドレス部シ
フトレジスタのシフト禁止信号である。ＳＩＮＨＡ０Ｘ
は書き込み用Ｘアドレス部シフトレジスタのシフト禁止
信号である。ＳＩＮＨＡ０Ｙは書き込み用Ｙアドレス部
シフトレジスタのシフト禁止信号である。ＳＩＮＨＤＯ
はデータ入力部シフトレジスタのシフト禁止信号であ
る。ＳＩＮＨＤＩはデータ出力部シフトレジスタのシフ
ト禁止信号である。これらＳＩＮＨＡ１Ｘ，ＳＩＮＨＡ
１Ｙ，ＳＩＮＨＡ０Ｘ，ＳＩＮＨＡ０Ｙ，ＳＩＮＨＤ
Ｏ，ＳＩＮＨＤＩは夫々“１”を出力することで、図１
４０および図１４１に示したテスト回路６３１中の各ス
キャンパスのシフト動作を禁止する。ここで、図１４０
および図１４１は本実施例の半導体メモリの検査装置の
ＲＡＭコアおよびテスト回路を示す図であり、これらは
Ｍ−Ｍ線にて破断されている。
【０２８０】また、ＭＥＭＴＳＴは、ＭＥＭＴＳＴ＝
“１”のときにテスト回路６３１中の各スキャン（Ａ−
ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１，ＤＩ−ＳＣＡＮ−
０，ＤＩ−ＳＣＡＮ−１）をパラレルにし、ＭＥＭＴＳ
Ｔ＝“０”にてテストパターン生成回路６１３の各スキ
ャン（Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１，ＤＩ−Ｓ
ＣＡＮ−０，ＤＩ−ＳＣＡＮ−１）を直列に接続する。
【０２８１】ＳＩＷ０は書き込み信号であり、ＳＩＷ＝
“０”のときＲＡＭへの書き込みが行われる。ＳＩＣは
読み出し信号であり、ＳＩＣ＝“０”のときＲＡＭへの
読み出しがおこなわれる。
【０２８２】ＳＩＤはデータ入力部シフトレジスタおよ
びデータ出力部のシフトレジスタの入力データである。
また、ＣＭＰＥＮは比較イネーブル信号、ＥＸＰは期待
値であり、データ出力部シフトレジスタはＣＭＰＥＮ＝
“１”のとき、ＲＡＭコア６３２のデータ出力と期待値
（ＥＸＰ）との比較をおこない、もし、異なれば、シフ
トレジスタの値が“０”になる。
【０２８３】ＣＨＤＩＲはアドレス部シフトレジスタの
シフト動作の方向を示し、ＣＨＤＩＲ＝“０”のときは
シフトレジスタは順方向にシフトし、ＣＨＤＩＲ＝
“１”のときはシフトレジスタは逆方向にシフトする。
【０２８４】ＷＩＮＨ信号はＲＡＭのライトパルスジェ
ネレータの制御信号であり、ＷＩＮＨ信号が“１”のと
きＲＡＭへの書き込みを禁止する。
【０２８５】そして、図１３８および図１３９に示した
テストパターン発生回路６２５中、ＳＩＮＨＡＸ１ｃ，
ＥＸＸＹｃ，ＳＩＮＨＡＸ０ｃ，ＳＩＮＨＤＯｃ，ＳＩ
ＮＨＤＩｃ，ＭＥＭＴＳＴｃ，ＳＩＷ０ｃ，ＳＩＣｃ，
ＳＩＤｃ，ＣＭＰＥＮｃ，ＥＸＰｃ，ＣＨＤＩＲｃ，Ｓ
ＩＮＨ−ＬＸｃといった制御信号を発生する制御信号発
生回路６２１は、第１７の実施例における図１３３中の
制御信号発生回路６１０および図１３４に示したよう
に、２ビットの巡回シフトレジスタ６００を全て直列に
接続したものである。なお、ＳＩＮＨ−ＬＸｃはアドレ
ス発生回路６２２のシフトレジスタ禁止信号である。
【０２８６】＜動作＞ １）通常動作時 まず、ＲＡＭの通常動作時には、ＢＵＲＮＩＮ＝０、Ｒ
ＡＭＢＩＳＴ＝０、ＳＭＸ＝０、ＷＩＮＨＸ＝０、ＩＮ
ＳＦＦＸ＝０に設定する。このとき、ＳＩＤ，ＳＩＣ，
ＳＩＷ０，ＳＩＡを除くテストバスは夫々“０”にし、
ＲＡＭのテスト回路を動作不能状態（ディセーブル）に
する。また、ＳＩＤ，ＳＩＣ，ＳＩＷ０，ＳＩＡの各信
号についてはこれらがいずれの値であっても、ＭＥＭＴ
ＳＴ信号が“０”のときＲＡＭに影響を及ぼさない。こ
れは、図１３９および図１４０より、ＲＡＭのテスト回
路用のシフトレジスタＡ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ
−１，ＤＩ−ＳＣＡＮ−０，ＤＯ−ＳＣＡＮ−１は直列
に接続され、ＳＩＤ，ＳＩＣ，ＳＩＷ０，ＳＩＡの各信
号は各シフトレジスタには入力されないことに起因す
る。
【０２８７】２）スキャンテスト時 ＬＯＧＩＣ部のスキャンテスト時には、ＢＵＲＮＩＮ＝
０、ＲＡＭＢＩＳＴ＝０、ＳＭＸ＝１／０、ＷＩＮＨＸ
＝０／１、ＩＮＳＦＦＸ＝１に設定する。ここで、ＲＡ
Ｍとロジック部のスキャンパスは図６２に示したように
接続されているとする。このときＲＡＭのテスト回路は
ＭＥＭＴＥＳＴを“０”にすると、ＲＡＭ内の各シフト
レジスタを１本のスキャンパスにし、さらにＳＭ信号を
ＬＯＧＩＣのテストに用いるＳＭ信号と同じ信号を発生
するように制御信号発生回路を構成する。このことでＤ
ＦＴ−ＲＡＭ内のスキャンパスをロジック部のスキャン
パスと同等に扱うことができる。なお、他のテスト信号
はスキャンテストに影響を及ぼさないように“０”にす
る。
【０２８８】なお、スキャンテストでＲＡＭのテストを
行うときはＷＩＮＨＸ信号を“０”にしてＲＡＭの書き
込みを許可する。ＲＡＭのテストを行わないときはＷＩ
ＮＨ信号を“１”にＲＡＭの書き込みを禁止する。
【０２８９】３）バーインテスト実行時 バーインテスト実行時には、ＢＵＲＮＩＮ＝“１”に設
定する。ここでは、ダイナミックバーインパターンがＢ
ＵＲＮＩＮ信号のみで発生される。ＳＩＡ信号、ＳＩＤ
信号、ＳＩＣ信号、およびＳＩＷ０信号は、バーインパ
ターン発生回路６２３にて生成され、テスト回路６３１
に供給される。本実施例では、ＢＵＲＮＩＮ信号が
“１”のときにセレクタがＳＩＡ信号、ＳＩＤ信号、Ｓ
ＩＣ信号、およびＳＩＷ０信号を選択するように構成さ
れる。ＳＩＮＨＡ１Ｘ，ＳＩＮＨＡ１Ｙ，ＳＩＮＨＡ０
Ｘ，ＳＩＮＨ０Ｙ，ＳＩＮＨＤＯ，ＳＩＮＨＤＩは夫々
“０”にし、各スキャンパスのシフト動作を行う。本実
施例では、ＢＵＲＮＩＮ信号はバーイン実行時に“１”
となっているので、制御信号発生回路６２１の出力ＳＩ
ＮＨＡＸ１ｃ，ＳＩＮＨＡＹ１ｃ，ＳＩＮＨＡＸ０ｃ，
ＳＩＮＨＤＯｃ，ＳＩＮＨＤＩｃとＢＵＲＮＩＮ信号の
反転信号とのＡＮＤを夫々とることにより“０”の設定
を行って各スキャンパスのシフト動作を行っている。
【０２９０】そして、ＭＥＭＴＳＴは“１”にし、各ス
キャンパスをパラレル状態にする。本実施例ではＭＥＭ
ＴＳＴｃ信号とＢＵＲＮＩＮ信号のＯＲをとることで
“１”を生成して各スキャンパスをパラレル状態にす
る。ＳＭ信号は“１”にしシフトモードにする。ここで
はＳＭ信号とＢＵＲＮＩＮ信号のＯＲをとることでＳＭ
信号を“１”にしている。比較イネーブル信号（ＣＭＰ
ＥＮ）、ＥＸＰ信号はＢＵＲＮＩＮ時にはＲＡＭのテス
ト回路６３１に対して動作に影響を及ぼさない。ＢＵＲ
ＮＩＮ時は“０”に固定するように、夫々の信号とＢＵ
ＲＮＩＮ信号の反転信号とのＡＮＤを取っている。ＣＨ
ＤＩＥＲ信号およびＥＸＸＹ信号はＢＵＲＮＩＮ時には
“０”もしくは“１”に固定する必要がある。本実施例
ではＢＵＲＮＩＮ時はＣＨＤＩＥＲ信号およびＥＸＸＹ
信号を“０”に固定するように、夫々の信号とＢＵＲＮ
ＩＮ信号の反転信号とのＡＮＤをとっている。ＷＩＮＨ
信号はＢＵＲＮＩＮ時は、ＲＡＭの書き込みはＳＩＷで
制御するため“１”に固定する必要がある。ここではＷ
ＩＮＨ信号とＢＵＲＮＩＮ信号の反転信号とのＡＮＤを
取ることで“１”への固定を実現している。
【０２９１】４）ＲＡＭテスト時 ＲＡＭテストモードに設定されたときには、ＢＵＲＮＩ
Ｎ＝０、ＲＡＭＢＩＳＴ＝１、ＳＭＸ＝１、ＷＩＮＨＸ
＝０、ＩＮＳＦＦＸ＝１に設定する。ＳＩＮＨＡＸ１，
ＳＩＮＨＡＸ０，ＳＩＮＨＤＩ，ＳＩＮＨＤ０は“１”
を発生しＲＡＭ内のテスト回路６３１の各シフトレジス
タのシフト動作を禁止し、シフトレジスタの値を保持す
る。ＳＩＷ０信号は“１”を発生して、ＲＡＭコア６３
２への書き込みを禁止する。ＷＩＮＨ信号は“１”を発
生し、ＲＡＭコア６３２への書き込みを禁止する。比較
イネーブル信号（ＣＭＰＥＮ）は“０”を発生し、ＲＡ
Ｍコア６３２からの出力と期待値（ＥＸＰ）との比較を
禁止する。
【０２９２】実際に制御信号発生回路６２１およびアド
レス発生回路６２２がテストパターン発生しているとき
（ＲＵＮＢＩＳＴ＝“１”）、アドレス発生回路６２２
にてＳＩＡ信号を発生する。
【０２９３】ＳＭ，ＩＮＳＦＦ，ＷＩＮＨ信号は夫々Ｓ
ＭＸ，ＩＮＳＦＦＸ，ＷＩＮＨＸ信号がそのままＤＦＴ
−ＲＡＭに与えられる。
【０２９４】ＳＩＷ０は制御信号が発生するＳＩＷｃと
アドレス発生回路６２２から発生されるＳＩＷ０ａのＯ
Ｒをとったものである。
【０２９５】比較イネーブル信号（ＣＭＰＥＮ）は制御
信号として発生されたＣＭＰＥＮｃとアドレス発生回路
６２２から発生されるＣＭＰＥＮａのＡＮＤをとったも
のである。
【０２９６】他の信号は制御信号発生回路６２１が出力
するデータをＤＦＴ−ＲＡＭに入力する。
【０２９７】５）テストパターンの説明 次に制御信号発生回路６２１が生成するテストパターン
について具体的に説明する。
【０２９８】（ＡＬＬ“１”／“０”テスト）ＡＬＬ
“１”／“０”テストは次の手順で実施する。
【０２９９】１．ＤＯ−ＳＣＡＮを“１１１．．．１”
に設定する。
【０３００】２．ＤＩ−ＳＣＡＮを“１１１．．．１”
に設定する。
【０３０１】３．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１
の初期設定する。
【０３０２】４．順方向アドレッシングでＤＩ−ＳＣＡ
ＮのデータをＲＡＭに書き込む、ＤＩ−ＳＣＡＮのすべ
てのシフトレジスタには１が書き込まれているので、結
果的にはａｌｌ“１”書き込みを行う事になる。
【０３０３】５．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１
の初期設定する。
【０３０４】６．ＲＡＭのデータを読み出し期待値との
比較を行う。
【０３０５】すなわち、ＡＬＬ“１”読み出しを行う。
【０３０６】７．上記２．〜６．に対し裏（反転）パタ
ーンを行う。すなわちＡＬＬ“０”書き込み／ＡＬＬ
“０”読み出しを行う。
【０３０７】８．２．〜７．に対し逆アドレッシングで
同様のテストを行う。
【０３０８】９．テスト結果を出力する。
【０３０９】（マーチテスト）マーチテストテストは次
の手順で実施する。
【０３１０】１．ＤＯ−ＳＣＡＮを“１１１．．．１”
に設定する。
【０３１１】２．ＤＩ−ＳＣＡＮを“１１１．．．１”
に設定する。
【０３１２】３．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１
の初期設定する。
【０３１３】４．順方向アドレッシングでＤＩのデータ
をＲＡＭに書き込む。
【０３１４】５．順方向アドレッシングで、１ｒｅａｄ
／０ｗｒｉｔｅを行う。
【０３１５】６．ＤＩ−ＳＣＡＮを“０００．．．０”
に設定する。
【０３１６】７．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１
の初期設定する。
【０３１７】８．逆方向アドレッシングで、０ｒｅａｄ
／１ｗｒｉｔｅを行う。
【０３１８】９．２．〜８．に対し裏（反転）パターン
を行う。
【０３１９】１０．テスト結果出力する。
【０３２０】（ローバー／カラムバー／チェッカーボー
ドパターンテスト） １．ＤＯ−ＳＣＡＮを“１１１．．．１”に設定する。
【０３２１】２．ＤＩ−ＳＣＡＮを“１１１．．．１”
に設定する。
【０３２２】３．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１
の初期設定する。
【０３２３】４．アドレス発生回路６２２で順方向アド
レッシング行いながら、特定のアドレスのみＤＩ−ＳＣ
ＡＮのデータをＲＡＭに書き込む。
【０３２４】（特定のアドレスに対しのみ、ＡＬＬ
“１”ｗｒｉｔｅを行う。） ５．ＤＩ−ＳＣＡＮを“０００．．．０”に設定する。
【０３２５】６．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１
の初期設定する。
【０３２６】７．アドレス発生回路６２２で順方向アド
レッシング行いながら、４．で書き込まれなかったアド
レスに対してＤＩ−ＳＣＡＮのデータをＲＡＭに書き込
む。 （ＡＬＬ“０”ｗｒｉｔｅを行う。） ８．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１の初期設定す
る。
【０３２７】９．アドレス発生回路６２２で順方向アド
レッシング行いながら、４で“１”書き込みを行ったア
ドレスに対して“１”ｒｅａｄを行う。
【０３２８】１０．Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−
１の初期設定する。
【０３２９】１１．アドレス発生回路６２２で順方向ア
ドレッシング行いながら、７で“０”書き込みを行った
アドレスに対して“０”ｒｅａｄを行う。
【０３３０】１２．２．〜１１．に対し裏（反転）パタ
ーンを行う。
【０３３１】１３．２．〜１２．に対し逆アドレッシン
グを行う。
【０３３２】１４．テスト結果を出力する。
【０３３３】以上のようなテストパターンを実行するた
めには時は以下のように制御信号生成回路を設定すると
よい。
【０３３４】ＳＭ＝“１”（これにより、ＤＦＴ部分を
スキャンモードにする。） ＭＥＭＴＳＴ＝“１”（これにより、ＤＦＴの各スキャ
ンをパラレルにする。） ＷＩＮＨ＝“０”（これにより、ＲＡＭのＷｒｉｔｅ
Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒをイネーブル状態にす
る。） （ＤＯ−ＳＣＡＮを“１１１．．．１”に設定）テスト
を始めるまえにＤＯ−ＳＣＡＮに故障判定用にデータと
してあらかじめＤＯ−ＳＣＡＮに“１１１．．．１”を
設定する。テスト実行時にフェイルしたデータのｂｉｔ
が“０”になり故障ビットのがわかる。ＤＯ−ＳＣＡＮ
の入力データとしてＳＩＤ＝“１”にするので、制御信
号発生回路の巡回シフトレジスタＳＩＤには“１１”を
設定する。
【０３３５】（ＤＯ−ＳＣＡＮを“１１１．．．１”に
設定）ＲＡＭに書き込みたいデータをＳＩＤより設定す
る。本実施例のＢＩＳＴコントローラはＤＩ−ＳＣＡＮ
を以下のようなパターンに設定する。
【０３３６】“１１１．．．” “０００．．．” “０１０１．．” “１０１０．．” このとき、ＣＭＰＥＮ＝“０”，ＳＩＮＨ−ＤＯ＝
“１”にして、ＤＯ−ＳＣＡＮのデータが変化しないよ
うにする。また、ＳＩＮＨ−ＡＸ０，ＳＩＮＨ−ＡＸ１
＝“１”にしてＡ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１が
変化しないようにする。
【０３３７】（Ａ−ＳＣＡＮ−０，Ａ−ＳＣＡＮ−１の
初期設定）ＲＡＭの初期アドレス値の設定を行う。
【０３３８】このときＣＭＰＥＮ＝“０”，ＳＩＮＨ−
ＤＯ＝“１”にして、ＤＯ−ＳＣＡＮのデータが変化し
ないようにする。また、ＳＩＮＨ−ＤＩ＝“１”にし
て、ＳＩ−ＳＣＡＮのデータが変化しないようにする。
【０３３９】（アドレッシング）ＲＡＭのアドレスはア
ドレス発生回路６２２が生成するＳＩＡ信号をアドレス
用スキャンレジスタより入力することで与えられる。
【０３４０】制御信号発生回路６２１で生成される書き
込み信号ＳＩＷ０ｃおよび比較イネーブル信号ＣＭＰＥ
Ｎｃについて、ＡＬＬ“０”／“１”テスト、ローバー
／カラムバー／チェッカーボードパターンテストを行う
場合のＲＡＭの書き込み動作時には、ＳＩＷ＝“０”，
ＣＭＰＥＮ＝“０”にするとよいので、制御信号を発生
回路のＳＩＷ０＝“００”、ＣＭＰＥＮ＝“００”、Ｒ
ＡＭの読み出し時はＳＩＷ＝“１１”、ＣＭＰＥＮ＝
“１１”を設定する。
【０３４１】通常のアドレッシングは、ＳＩＮＨＡ０
Ｘ，ＳＩＮＨＡ０Ｙ，ＳＩＮＨＡ１Ｘ，ＳＩＮＨＡ１Ｙ
を夫々“０”にし、シフト動作可能にする。
【０３４２】マーチテストはアドレスを２サイクルで１
回シフトする。そこでＳＩＮＨＬＸ＝“０１”に設定す
ることでアドレス発生回路６２２を２サイクルでアドレ
スを発生するようにする。同様にＡ−ＳＣＡＮ−０，Ａ
−ＳＣＡＮ−１は２サイクルで１回シフトするためＳＩ
ＮＨＡ０Ｘ，ＳＩＮＨＡ０Ｙ，ＳＩＮＨＡ１Ｘ，ＳＩＮ
ＨＡ１Ｙは夫々“０１０１０１．．．”を発生する。
【０３４３】ローバー／カラムバー／チェッカーボード
パターンテストにおいては、（アドレス発生回路６２２
の明細書に記述されているように）アドレス発生回路６
２２が、各パターンに対して、書き込み信号ＳＩＷ０ａ
および比較イネーブル信号ＣＭＰＥＮａを発生する。ま
たＲＡＭのアドレスが２ｎでないときはＲＡＭのアドレ
ス部のシフトレジスタが存在しないアドレスのとき書き
込み禁止、比較禁止を行うため、ＳＩＷ０ａ信号と比較
イネーブル信号（ＣＭＰＥＮ）を発生する。
【０３４４】テストパターン発生回路６２５から生成さ
れる比較イネーブル信号（ＣＭＰＥＮ）は、アドレス発
生回路６２２からのＣＭＰＥＮａ信号と制御信号発生回
路６２１からのＣＭＰＥＮｃ信号とのＡＮＤをとる。Ｓ
ＩＷ０信号はアドレス発生回路６２２が生成するＳＩＷ
ａ信号と制御信号発生回路６２１からのＳＩＷｃ信号と
のＯＲをとる。
【０３４５】ＳＩＮＨ−Ａ０＝“０”，ＳＩＮＨ−Ａ１
＝“０”に設定してシングルボードＲＡＭのようにアド
レッシングしたり、ＳＩＮＨ−Ａ０＝“０”，ＳＩＮＨ
−Ａ１＝“１”にしてライトボードのみアドレッシング
できる。
【０３４６】ＣＨＤＩＲ＝“１”にすることで逆方向ア
ドレッシングが可能である。
【０３４７】ＥＸＸＹを“１”に設定して下位アドレス
と上位アドレスを入れ換えてアドレッシングを行う。
【０３４８】（ＲＡＭに書き込みを行う）ＳＩ−ＳＣＡ
Ｎの設定値をＲＡＭに書き込む。例えばＳＩ−ＳＣＡＮ
には“１１１．．．１”に設定するとＲＡＭにはＡＬＬ
“１”ｗｒｉｔｅが行われる。ＳＩＷ＝“０”に設定す
る。このとき、ＣＭＰＥＮ＝“０”，ＳＩＮＨ−ＤＯ＝
“１”にし、ＤＯ−ＳＣＡＮのデータが変化しないよう
にする。また、ＳＩＮＨ−ＤＩ＝“１”にし、ＳＩ−Ｓ
ＣＡＮのデータ変化しないようにする。
【０３４９】（ＲＡＭの読み出しを行う）ＲＡＭの出力
データを読みだし期待値（ＥＸＰ）との比較を行う。出
力データと期待値が異なるときＤＯ−ＳＣＡＮの故障し
ているビットのＦＦが“０”にリセットされる。ＷＲＩ
ＴＥ命令同様シングルボードＲＡＭと同様のアドレッシ
ングやリードポートのみのアドレッシングが可能であ
る。またＣＨＤＩＲ＝“１”にすることで逆方向のアド
レッシングが可能である。
【０３５０】このとき、ＳＩＮＨ−ＤＯ＝“１”に設定
して、ＤＯ−ＳＣＡＮのデータがシフトしないようにす
る。
【０３５１】（“１”ｗｒｉｔｅ／“０”ｒｅａｄを行
う）本命令ではＳＩ−ＳＣＡＮの設定値をＲＡＭに書き
込み、ＲＡＭの出力データを読みだし期待値（ＥＸＰ）
との比較を行う。例えばＳＩ−ＳＣＡＮに“１１１
１．．１”を設定し、ＥＸＰ＝“０”にすると、“１”
ｗｒｉｔｅ／“０”ｒｅａｄになる。制御信号発生回路
の巡回シフトレジスタにＳＩＣ＝“０１”，ＳＩＷ＝
“１０”、ＣＭＰＥＮ＝“１０”を設定することで、 ＳＩＣ＝“０１０１０１．．．” ＳＩＷ＝“１０１０１０．．．” ＣＭＰＥＮ＝“１０１０１０．．．” ＳＩＮＨ−Ａ０／ＳＩＮＨ−Ａ１＝“０１０１０
１．．．”にする。ＣＨＤＩＲ＝“１”にすることで逆
方向にアドレッシングが可能である。
【０３５２】（テスト結果出力）ＳＩＮＨＡ０Ｘ，ＳＩ
ＮＨＡ１Ｘ，ＳＩＮＨＡ１Ｘ，ＳＩＮＨＡ１Ｙ，ＳＩＮ
ＨＤＩ，ＳＩＮＨＤＯの設定については第１７の実施例
に示したのと同様にして行う。他の信号についてはテス
ト回路６３１に影響を及ぼさないように各巡回シフトレ
ジスタ６００に“００”を設定する。
【０３５３】以上のように、２ビットの巡回シフトレジ
スタ６００により構成した簡単な回路でＤＦＴ−ＲＡＭ
に適したテスト信号を発生することができる。
【０３５４】また、同じ回路を直列に接続し構成してい
るので、ＲＡＭのテストピンに対し簡単に機能拡張／縮
小ができる。
【０３５５】さらに、シフト禁止信号を発生する回路を
巡回シフトレジスタ６００で発生することにより、シフ
ト動作速度を自由に変更する。特にテスト実行時は通常
動作テストを行い、テスト結果出力時は通常動作よりも
周波数を下げて、高速動作に対応していない出力ピンか
らも出力できる。
【０３５６】｛第１９の実施例｝ ＜構成＞図１４２は本発明の第１９の実施例における自
己修正機能付き半導体メモリの検査装置の全体の概要を
示すブロック図である。該自己修復機能付き半導体メモ
リの検査装置は、ＲＡＭに故障があった場合でも、冗長
回路によりシステム動作することを目的として構成され
たもので、７０１は電源の投入を検出しリセット信号を
出力する公知のパワーオンリセット回路（Power On Res
et Circuit）、７０２はパワーオンリセット回路７０１
からのリセット信号に基づいてＲＡＭテストを行うセル
フテスト回路（Self Test Circuit）、７０３はテスト
回路付きＲＡＭ（RAM with Test Circuit）、７０４は
データに生じる誤りを補償する冗長回路（Redundancy C
ircuit）、７０５は所定の論理構成が施された論理回路
（Logic Circuit）、７０６はデータに誤りが生じたか
否かを二値データで表示するレジスタ回路（Register C
ircuit：不良データ桁指定手段：二値データ保持手段）
である。該半導体メモリの検査装置は、１チップのＬＳ
Ｉ上に構成されてもよいし、複数のチップや個別部品に
より構成されてもよい。なお、テスト回路付きＲＡＭ７
０３内にレジスタ機能を持つ場合は（例えば、図１、ま
たは、図６，図１１，図１７，図１８，図１９，図２
０，図２１のように、データ帰還用のループ配線が設け
られた複数のフリップフロップが設けられている場
合）、レジスタ回路７０６を省略することができる。
【０３５７】前記セルフテスト回路７０２は、図１４３
の如く、マイクロコンピュータ（Microcomputer）７０
２ａを用いるものである。マイクロコンピュータ７０２
ａ内のＲＯＭやＲＡＭ（図示せず）に格納されたプログ
ラムによりセルフテスト動作が制御される。なお、テス
ト結果（Test Result）をマイクロコンピュータ７０２
ａに取り込み、マイクロコンピュータ７０２ａの入出力
ポートからシステム外部（例えば上位階層のシステム）
に伝達することも可能である。これにより、上位階層の
システムによる故障の認識が可能になり、上位階層のシ
ステムの保守が容易になる。例えば、冗長回路７０４で
は救済できない程度の多数の故障が発生した場合に、上
位階層のシステムがこれを認識し、システム動作を停止
することができる。なお、図１４３中のReset Signalは
前記パワーオンリセット回路７０１からのリセット信
号、Test Patternは前記テスト回路付きＲＡＭ７０３へ
出力するテストパターン信号、Register Controlは前記
レジスタ回路７０６へ出力するレジスタ制御信号であ
る。
【０３５８】先ず、前記冗長回路７０４として、１ビッ
トだけ救済可能に構成されているものを説明する。ここ
で、図１４４は図１４２のテスト回路付きＲＡＭ７０３
と冗長回路７０４の詳細な接続例を示す図である。テス
ト回路付きＲＡＭ７０３としては例えば図６４および図
６５の構成のものを用いればよい。図１４４において、
ＳＯ＜０＞〜ＳＯ＜５＞（以下、ＳＯ＜＞と略記する）
の信号はテスト結果の信号であり、例えば図９５の構成
部品である各スキャンＦＦ（例えば図６９）のシリアル
出力信号ＳＯである。また、図１４４中のテスト回路付
きＲＡＭ７０３において、Ａ＜０＞〜Ａ＜３＞（以下、
Ａ＜＞と略記する）はアドレス信号、ＤＩ＜０＞〜ＤＩ
＜５＞（以下、ＤＩ＜＞と略記する）はデータ入力端
子、ＷＥはライトイネーブル端子、ＤＯ＜０＞〜ＤＯ＜
５＞（以下、ＤＯ＜＞と略記する）はデータ出力端子、
ＢＷＣ＜０＞〜ＢＷＣ＜５＞（以下、ＢＷＣ＜＞と略記
する）はビットライト制御端子である。この例ではアド
レス信号数が４、データビット数が６のＲＡＭを示して
いる。なお、ＢＷＣ＜＞はデータビット毎に書き込みを
制御する信号である。例えば、ＢＷＣ＜３＞＝“１”，
ＢＷＣ＜０＞＝“０”，ＢＷＣ＜１＞＝“０”，ＢＷＣ
＜２＞＝“０”，ＢＷＣ＜４＞＝“０”，ＢＷＣ＜５＞
＝“０”に設定しＷＥ信号をアクティブにした場合、Ｄ
Ｉ＜３＞のデータは書き込まれない。
【０３５９】該冗長回路７０４は、図１４５および図１
４６に示したような回路構成とされる。該冗長回路７０
４において、ＤＩ＜０＞〜ＤＩ＜４＞（以下、ＤＩ＜＞
と略記する）はデータ入力信号出力端子、ＤＯ＜０＞〜
ＤＯ＜４＞（以下、ＤＯ＜＞と略記する）はデータ出力
信号入力端子、Ｇ＜０＞〜Ｇ＜５＞（以下、Ｇ＜＞と略
記する）はテスト結果入力端子、ＢＷＣ＜０＞〜ＢＷＣ
＜５＞（以下、ＢＷＣ＜＞と略記する）はビットライト
制御信号出力端子、ＸＤＩ＜０＞〜ＸＤＩ＜４＞（以
下、ＸＤＩ＜＞と略記する）はデータ入力端子、ＸＤＯ
＜０＞〜ＸＤＯ＜４＞（以下、ＸＤＯ＜＞と略記する）
はデータ出力端子、ＸＢＷＣ＜０＞〜ＸＢＷＣ＜４＞
（以下、ＸＢＷＣ＜＞と略記する）はビットライト制御
端子である。
【０３６０】また、該冗長回路７０４中の７１１〜７１
５は、ＤＩ＜＞とＸＤＩ＜＞の間を接続する信号線Ｌｄ
ｉ０〜Ｌｄｉ４中に配され、いずれかの信号線に不良ビ
ットデータが与えられた際に、当該信号線（“１”側）
を切断するとともに当該信号線を境にして順次隣接する
信号線（“０”側）に切換接続するセレクタである。７
２１〜７２５は、ＢＷＣ＜＞とＸＢＷＣ＜＞の間を接続
する信号線Ｌｂｗ０〜Ｌｂｗ４中に配され、いずれかの
信号線Ｌｂｗ０〜Ｌｂｗ４に不良ビットが与えられた際
に、当該信号線（“１”側）を切断するとともに当該信
号線を境にして順次隣接する信号線（“０”側）に切換
接続するセレクタである。７３１〜７３５は、ＤＯ＜＞
とＸＤＯ＜＞の間を接続する信号線Ｌｄｏ０〜Ｌｄｏ５
中に配され、いずれかの信号線Ｌｄｏ０〜Ｌｄｏ５に不
良ビットが与えられた際に、当該信号線（“１”側）を
切断するとともに当該信号線を境にして順次隣接する信
号線（“０”側）に切換接続するセレクタである。
【０３６１】そして、７４０は、前記セレクタ７１１〜
７１５，７２１〜７２５を切り換え制御するものであっ
て、複数の信号線Ｌｄｉ０〜Ｌｄｉ４，Ｌｂｗ０〜Ｌｂ
ｗ４，Ｌｄｏ０〜Ｌｄｏ５のうち、不良ビットであると
指定された信号線を境とする一方向側（ＬＳＢ側）の信
号線のセレクタに“１”を出力し、他方向側（ＭＳＢ
側）の信号線に“０”を出力する二値信号指定部であ
る。
【０３６２】具体的には、該二値信号指定部７４０は、
５個のＡＮＤ回路（論理積回路）７４１〜７４５から構
成されている。最もＬＳＢ側の第１のＡＮＤ回路７４１
の一方の入力端子は前記レジスタ回路７０６のＧ＜０＞
端子に接続され、他方の入力端子は前記レジスタ回路７
０６のＧ＜１＞端子に接続される。前記第１のＡＮＤ回
路７４１に隣接する第２のＡＮＤ回路７４２の一方の入
力端子は、前記第１のＡＮＤ回路７４１の出力端子に接
続され、他方の入力端子は前記レジスタ回路７０６のＧ
＜２＞端子に接続される。前記第２のＡＮＤ回路７４２
に隣接する第３のＡＮＤ回路７４３の一方の入力端子
は、前記第２のＡＮＤ回路７４２の出力端子に接続さ
れ、他方の入力端子は前記レジスタ回路７０６のＧ＜３
＞端子に接続される。前記第３のＡＮＤ回路７４３に隣
接する第４のＡＮＤ回路７４４の一方の入力端子は、前
記第３のＡＮＤ回路７４３の出力端子に接続され、他方
の入力端子は前記レジスタ回路７０６のＧ＜４＞端子に
接続される。前記第４のＡＮＤ回路７４４に隣接する第
５のＡＮＤ回路７４５の一方の入力端子は、前記第４の
ＡＮＤ回路７４４の出力端子に接続され、他方の入力端
子は前記レジスタ回路７０６のＧ＜５＞端子に接続され
る。
【０３６３】また、前記第１のＡＮＤ回路７４１の出力
端子は、前記セレクタ７１１，７２１，７３２の切換制
御端子に接続される。前記第２のＡＮＤ回路７４２の出
力端子は、前記セレクタ７１２，７２２，７３３の切換
制御端子に接続される。前記第３のＡＮＤ回路７４３の
出力端子は、前記セレクタ７１３，７２３，７３４の切
換制御端子に接続される。前記第４のＡＮＤ回路７４４
の出力端子は、前記セレクタ７１４，７２４，７３５の
切換制御端子に接続される。前記第５のＡＮＤ回路７４
５の出力端子は、前記セレクタ７１５，７２５の切換制
御端子に接続される。そして、前記セレクタ７３１の切
換制御端子は前記レジスタ回路７０６のＧ＜０＞端子に
接続される。
【０３６４】さらに、図１４５中の７５０は、前記レジ
スタ回路７０６からのＧ＜＞信号に基づいてＢＷＣ＜＞
へ書き込み抑制信号（“１”）を送信するための制御素
子群であって、Ｇ＜＞についての各信号線について信号
を反転させるインバータ回路７５１と、一方の端子に前
記インバータ回路７５１からの信号を入力し他方の端子
に前記セレクタ７２１〜７２５からの信号を入力するＯ
Ｒ回路７５２とから構成される。なお、ＢＷＣ＜＞端子
が存在しないＲＡＭに対しては該制御素子群７５０は省
略できる。
【０３６５】＜動作＞上記構成の半導体メモリの検査装
置の動作を説明する。まず、パワーオンリセット回路７
０１により電源の投入を検出し、セルフテスト回路７０
２にリセット信号を与える。これにより、セルフテスト
回路７０２はＲＡＭのテストを自動的に開始する。セル
フテスト回路７０２はテスト回路付きＲＡＭ７０３内の
ＲＡＭコアがテストされ、そのテスト結果がテスト回路
付きＲＡＭ７０３から出力される。
【０３６６】レジスタ回路７０６はセルフテスト回路７
０２がＲＡＭテストを終了した後でテスト結果を取り込
むようにセルフテスト回路７０２により制御される。レ
ジスタ回路７０６はパラレルのレジスタ回路７０６でも
よいし、直列シフトレジスタでもよい。冗長回路７０４
はテスト結果に応じてＲＡＭの入力／出力データやビッ
トライト制御信号と論理回路７０５間の接続の切り換え
を行う。ＲＡＭに故障があっても、その故障ビットを使
用しないように接続の切り換えが行われ、システムの通
常の機能を維持することができる。
【０３６７】アドレス信号や制御信号は論理回路７０５
からテスト回路付きＲＡＭ７０３に与えられる。
【０３６８】ＸＤＩ＜＞，ＸＢＷＣ＜＞，ＸＤＯ＜＞が
ＬＳＩ上の他の論理回路７０５と接続されて、ＬＳＩと
しての所望の動作を実現する。
【０３６９】Ｇ＜＞端子にはＲＡＭテスト結果に応じ
て、故障ビットに対しては“０”、故障のないビットに
対しては“１”が設定されると仮定して説明を行う。
【０３７０】ＲＡＭに故障が全くない場合、Ｇ＜５＞か
らＧ＜０＞は全て“１”になる。この結果、Ｆ＜５＞か
らＦ＜１＞は全て“１”になる。
【０３７１】このとき、以下に示すような信号経路が構
成される。
【０３７２】(1) ＤＩ＜４＞〜ＤＩ＜０＞（信号線）
に対してはＸＤＩ＜４＞からＸＤＩ＜０＞の信号が供給
され、ＤＩ＜５＞（予備線）に対しては固定の“０”又
は“１”が供給される。
【０３７３】(2) ＢＷＣ＜４＞〜ＢＷＣ＜０＞（信号
線）に対してはＸＢＷＣ＜４＞からＸＢＷＣ＜０＞の信
号が供給され、ＢＷＣ＜５＞（予備線）に対しては固定
の“１”が供給される（“１”は書き込み抑制状態であ
り、ビット番号５に対しては書き込みは行われない）。
【０３７４】(3) ＸＤＯ＜４＞からＸＤＯ＜０＞に対
してはＤＯ＜４＞〜ＤＯ＜０＞（信号線）の信号が供給
される。つまり、ビット番号５が未使用状態になり、デ
ータ入出力が５ビットのＲＡＭとして動作する。なお、
ＤＯ＜５＞は予備線である。
【０３７５】例えば、ビット番号３に故障がある場合、
Ｇ＜５＞，Ｇ＜４＞，Ｇ＜２＞，Ｇ＜１＞，Ｇ＜０＞は
“１”になり、Ｇ＜３＞は“０”になる。この結果、Ｆ
＜５＞，Ｆ＜４＞，Ｆ＜３＞は“０”になり、Ｆ＜２
＞，Ｆ＜１＞は“１”になる。このとき、以下に示すよ
うな信号経路が構成される。
【０３７６】(1) ＤＩ＜５＞に対してはＸＤＩ＜４＞信
号が、ＤＩ＜４＞に対してはＸＤＩ＜３＞信号が、ＤＩ
＜３＞に対してはＸＤＩ＜２＞信号が、ＤＩ＜２＞に対
してはＸＤＩ＜２＞信号が、ＤＩ＜１＞に対してはＸＤ
Ｉ＜１＞信号が、ＤＩ＜０＞に対してはＸＤＩ＜０＞信
号が、夫々供給される。
【０３７７】(2) ＢＷＣ＜５＞に対してはＸＢＷＣ＜４
＞信号が、ＢＷＣ＜４＞に対してはＸＢＷＣ＜３＞信号
が、ＢＷＣ＜３＞に対してはインバータ回路７５１とＯ
Ｒ回路７５２により“１”が、ＢＷＣ＜２＞に対しては
ＸＢＷＣ＜２＞信号が、ＢＷＣ＜１＞に対してはＸＢＷ
Ｃ＜１＞信号が、ＢＷＣ＜０＞に対してはＸＢＷＣ＜０
＞信号が、夫々供給される（“１”は書き込み抑制状態
であり、不良となっているビット番号３に対しては書き
込みは行われない）。
【０３７８】(3) ＸＤＯ＜４＞に対してはＤＯ＜５＞信
号が、ＸＤＯ＜３＞に対してはＤＯ＜４＞信号が、ＸＤ
Ｏ＜２＞に対してはＤＯ＜２＞信号が、ＸＤＯ＜１＞に
対してはＤＯ＜１＞信号が、ＸＤＯ＜０＞に対してはＤ
Ｏ＜０＞信号が、夫々供給される。
【０３７９】つまり、ビット番号３が未使用状態にな
り、データ入出力が５ビットのＲＡＭとして動作する。
【０３８０】以上のように、データ入出力に１ビットの
故障が存在しても所望（５ビット）のＲＡＭとして動作
できる。
【０３８１】｛第２０の実施例｝図１４７に本発明の第
２０の実施例のセルフテスト回路７０２を示す。図１４
７の回路は第１９の実施例において図１４３に示した回
路と同等の機能を持つものであるが、専用のテストパタ
ーン発生回路（Pattern Generator）７０２ｂを付加し
ている。これは、マイクロコンピュータの動作速度がＲ
ＡＭの動作速度に比べて遅い場合に有効である。専用の
テストパターン発生回路により、高速なテストパターン
発生が可能になり、ＲＡＭのアクセスタイム不良などの
故障を検出できるようになる。テストパターン発生回路
としては、例えば図１３８および図１３９に示した回路
を用いればよい。その他の構成は、図１４２乃至図１４
６に示したものと同様であるため説明を省略する。かか
るその他の構成については、本実施例によっても第１９
の実施例と同様の効果を得ることができる。
【０３８２】｛第２１の実施例｝ ＜構成＞図１４８および図１４９は本発明の第２１の実
施例の半導体メモリの検査装置の冗長回路７０４ａ（７
０４）を示す図であり、図中のＤＩ＜＞−ＸＤＩ＜＞お
よびＢＷＣ＜＞−ＸＢＷＣ＜＞に関して、上端（ＭＳ
Ｂ）のビットに対してはセレクタ（第１９の実施例にお
けるセレクタ７１５，７２５）で固定値を入力する代わ
りにゲート回路（ＯＲ回路）７６１，７６２で固定値を
入力している。また、故障のビットに対する入力データ
やビットライト制御信号は、隣接するどちらのビットの
値を用いてもよいことに着目して、二値信号指定部７４
０からの制御信号をＦ＜１＞〜Ｆ＜５＞からＧ＜０＞お
よびＦ＜１＞〜Ｆ＜４＞に変更している。この結果、Ｆ
＜５＞信号を作成するためのＡＮＤ回路（第１９の実施
例におけるＡＮＤ回路７４５）が不要になっている。
【０３８３】＜動作＞上記構成の半導体メモリの検査装
置の動作を説明する。ＲＡＭに故障が全くない場合、Ｇ
＜５＞からＧ＜０＞は全て“１”になる。この結果、Ｆ
＜４＞からＦ＜１＞は全て“１”になる。
【０３８４】このとき、以下に示すような信号経路が構
成される。
【０３８５】(1) ＤＩ＜４＞からＤＩ＜０＞に対して
ＸＤＩ＜４＞からＸＤＩ＜０＞の信号が供給され、ＤＩ
＜５＞に対しては固定の“１”が供給される。
【０３８６】(2) ＢＷＣ＜４＞からＢＷＣ＜０＞に対
してはＸＢＷＣ＜４＞からＸＢＷＣ＜０＞の信号が供給
され、ＢＷＣ＜５＞に対しては固定の“１”が供給され
る（“１”は書き込み抑制状態であり、ビット番号５に
対しては書き込みは行われない）。
【０３８７】(3) ＸＤＯ＜４＞からＸＤＯ＜０＞に対
してはＤＯ＜４＞からＤＯ＜１＞の信号が供給される。
つまり、ビット番号５が未使用状態になり、データ入出
力が５ビットのＲＡＭとして動作する。
【０３８８】例えば、ビット番号３に故障がある場合、
Ｇ＜５＞，Ｇ＜４＞，Ｇ＜２＞，Ｇ＜１＞，Ｇ＜０＞は
“１”になり、Ｇ＜３＞は“０”になる。この結果、Ｆ
＜４＞，Ｆ＜３＞は“０”になり、Ｆ＜２＞，Ｆ＜１＞
は“１”になる。
【０３８９】このとき、以下に示すような信号経路が構
成される。
【０３９０】(1) ＤＩ＜５＞に対してはＸＤＩ＜４＞信
号が、ＤＩ＜４＞に対してはＸＤＩ＜３＞信号が、ＤＩ
＜３＞に対してはＸＤＩ＜３＞信号が、ＤＩ＜２＞に対
してはＸＤＩ＜２＞信号が、ＤＩ＜１＞に対してはＸＤ
Ｉ＜１＞信号が、ＤＩ＜０＞に対してはＸＤＩ＜０＞信
号が、夫々供給される。
【０３９１】(2) ＢＷＣ＜５＞に対してはＸＢＷＣ＜４
＞信号が、ＢＷＣ＜４＞に対してはＸＢＷＣ＜３＞信号
が、ＢＷＣ＜３＞に対してはインバータ回路７５１とＯ
Ｒ回路７５２により“１”が、ＢＷＣ＜２＞に対しては
ＸＢＷＣ＜２＞信号が、ＢＷＣ＜１＞に対してはＸＢＷ
Ｃ＜１＞信号が、ＢＷＣ＜０＞に対してはＸＢＷＣ＜０
＞信号が、夫々供給される（“１”は書き込み抑制状態
であり、ビット番号３に対しては書き込みは行われな
い）。
【０３９２】ＸＤＯ＜４＞に対してはＤＯ＜５＞信号
が、ＸＤＯ＜３＞に対してはＤＯ＜４＞信号が、ＸＤＯ
＜２＞に対してはＤＯ＜２＞信号が、ＸＤＯ＜１＞に対
してはＤＯ＜１＞信号が、ＸＤＯ＜０＞に対してはＤＯ
＜０＞信号が、夫々供給される。
【０３９３】つまり、ビット番号３が未使用状態にな
り、データ入出力が５ビットのＲＡＭとして動作する。
【０３９４】以上のように、データ入出力に１ビットの
故障が存在しても所望（５ビット）のＲＡＭとして動作
できる。
【０３９５】図１４５および図１４６の回路と図１４８
および図１４９の回路では故障ビットのＤＩ＜＞端子に
接続される信号が異なる。例えば、ビット番号３に故障
がある場合、図１４５および図１４６の回路ではＤＩ＜
３＞に対してはＸＤＩ＜２＞信号が接続されていたが、
図１４８および図１４９の回路ではＤＩ＜３＞に対して
はＸＤＩ＜３＞信号が接続される。ビット番号３は使用
されないので、システム動作上は差異はない。
【０３９６】｛第２２の実施例｝ ＜構成＞図１５０は本発明の第２２の実施例において、
図１４２のテスト回路付きＲＡＭ７０３と冗長回路７０
４ｂの詳細な接続例を示す他の実施例の図である。図１
５０では、２ビットの不良を救済する冗長回路７０４ｂ
を用いている。
【０３９７】図１５１および図１５２は図１５０で用い
られる２ビットの冗長回路７０４ｂの回路図である。該
冗長回路７０４ｂは、データ入出力に２ビットの故障が
存在しても、所望のＲＡＭとして動作できるものであ
る。すなわち、本実施例では、一方向に沿って不良ビッ
トを検出した後、さらに逆方向に沿って不良ビットを検
出することで、合計２ビットの不良データを帆しょぅす
るものである。図１５１および図１５２は、６ビットデ
ータ入出力のＲＡＭを用意して４ビットデータ入出力の
ＲＡＭとして用いる場合の冗長回路７０４ｂを示してい
る。図１５１および図１５２中のＹＤＩ＜＞はデータ入
力端子、ＹＢＷＣ＜＞はビットライト制御端子、ＹＤＯ
＜＞はデータ出力端子である。
【０３９８】具体的には、図１４８および図１４９で示
した第２１の実施例と同様の構成に付加して、前記ＹＤ
Ｉ＜＞からの信号切り換え用のセレクタ７７１〜７７３
およびゲート回路（ＯＲ回路）７７４、前記ＹＢＷＣ＜
＞からの信号切り換え用のセレクタ７８１〜７８３およ
びゲート回路（ＯＲ回路）７８４、および前記ＹＤＩ＜
＞への信号切り換え用のセレクタ７９１〜７９４が設け
られている。
【０３９９】このうち、７７１〜７７３は、セレクタ７
１１〜７１４（一次セレクタ部）とＹＤＩ＜＞の間を接
続する信号線Ｌｙｄｉ０〜Ｌｙｄｉ３中に配され、いず
れかの信号線に不良ビットデータが与えられた際に、当
該信号線（“１”側）を切断するとともに当該信号線を
境にして順次隣接する信号線（“０”側）に切換接続す
るセレクタ（二次セレクタ部）である。また、ゲート回
路（ＯＲ回路）７７４は下端（ＬＳＢ）のビット（すな
わち、ＤＩ＜０＞）に対して固定値を入力するためのも
ので、一方の端子にはＹＤＩ＜０＞端子が接続され、他
方の端子には後述する第２の二値信号指定部８００のＡ
ＮＤ回路（論理積回路）８０３の出力端子が接続され
る。
【０４００】また、７８１〜７８３は、セレクタ７２１
〜７２４（一次セレクタ部）とＹＢＷＣ＜＞の間を接続
する信号線Ｌｙｂｗ０〜Ｌｙｂｗ３中に配され、いずれ
かの信号線Ｌｙｂｗ０〜Ｌｙｂｗ３に不良ビットが与え
られた際に、当該信号線（“１”側）を切断するととも
に当該信号線を境にして順次隣接する信号線（“０”
側）に切換接続するセレクタ（二次セレクタ部）であ
る。７９１〜７９４は、セレクタ７３１〜７３５（一次
セレクタ部）とＹＤＯ＜＞の間を接続する信号線Ｌｘｄ
ｏ０〜Ｌｘｄｏ４中に配され、いずれかの信号線Ｌｘｄ
ｏ０〜Ｌｘｄｏ４に不良ビットが与えられた際に、当該
信号線（“１”側）を切断するとともに当該信号線を境
にして順次隣接する信号線（“０”側）に切換接続する
セレクタ（二次セレクタ部）である。また、ゲート回路
（ＯＲ回路）７８４は下端（ＬＳＢ）のビット（すなわ
ち、制御素子群７５０のＢＷＣ＜０＞に接続されたＯＲ
回路７５２）に対して固定値を入力するためのもので、
一方の端子にはＹＢＷＣ＜０＞端子が接続され、他方の
端子には後述する第２の二値信号指定部８００のＡＮＤ
回路８０３の出力端子が接続される。
【０４０１】そして、８００は、前記セレクタ７７１〜
７７３，７８１〜７８３を切り換え制御するものであっ
て、複数の信号線Ｌｙｄｉ０〜Ｌｙｄｉ３，Ｌｙｂｗ０
〜Ｌｙｂｗ３，Ｌｘｄｏ０〜Ｌｘｄｏ４のうち、不良ビ
ットであると指定された信号線を境とする一方向側（Ｌ
ＳＢ側）の信号線のセレクタ７７１，７７２，７８１，
７８２，７９１〜７９３およびＯＲ回路７７４，７８４
に“０”を出力し、他方向側（ＭＳＢ側）の信号線のセ
レクタ７７１，７７２，７８１，７８２，７９１〜７９
３およびＯＲ回路７７４，７８４に“１”を出力する第
２の二値信号指定部（二次制御回路）である。なお、前
記した第１の二値信号指定部７４０（一次制御回路）と
は、ＬＳＢ側とＭＳＢ側とでは、不良ビットが逆方向か
ら検出される。これは、両二値信号指定部７４０，８０
０とでＬＳＢ側とＭＳＢ側の両方から不良ビットを検出
することで、合計２ビットの故障を検出するためであ
る。
【０４０２】具体的には、該二値信号指定部８００は、
３個のＡＮＤ回路（二次論理積回路）８０１〜８０３か
ら構成されている。この場合、第１の二値信号指定部７
４０の４個のＡＮＤ回路７４１〜７４４は、ＡＮＤ回路
８０１〜８０５に対して一次論理積回路として機能す
る。最もＭＳＢ側の第５のＡＮＤ回路８０１の一方の入
力端子は前記レジスタ回路７０６のＧ＜５＞端子に接続
され、他方の入力端子は前記レジスタ回路７０６のＧ＜
４＞端子に接続される。前記第５のＡＮＤ回路８０１に
隣接する第６のＡＮＤ回路８０２の一方の入力端子は、
前記第１のＡＮＤ回路８０１の出力端子に接続され、他
方の入力端子は前記レジスタ回路７０６のＧ＜３＞端子
に接続される。前記第６のＡＮＤ回路８０２に隣接する
第７のＡＮＤ回路８０３の一方の入力端子は、前記第６
のＡＮＤ回路８０２の出力端子に接続され、他方の入力
端子は前記レジスタ回路７０６のＧ＜２＞端子に接続さ
れる。
【０４０３】また、前記第５のＡＮＤ回路８０１の出力
端子Ｈ＜４＞は、前記セレクタ７７２，７８２，７９３
の切換制御端子に接続される。前記第６のＡＮＤ回路８
０２の出力端子Ｈ＜３＞は、前記セレクタ７７１，７８
１，７９２の切換制御端子に接続される。前記第７のＡ
ＮＤ回路８０３の出力端子は、前記ＯＲ回路７７４，７
８４の一方の端子およびセレクタ７９１の切換制御端子
に接続される。
【０４０４】その他の構成は、第２１の実施例と同様で
あるため説明を省略する。
【０４０５】＜動作＞図１５１および図１５２の回路動
作について説明する。ＲＡＭに故障が全くない場合、レ
ジスタ回路７０６のＧ＜５＞からＧ＜０＞は全て“１”
になる。この結果、第１の二値信号指定部７４０の出力
端子Ｆ＜４＞〜Ｆ＜１＞は全て“１”になり、さらに第
２の二値信号指定部８００の出力端子Ｈ＜２＞〜Ｈ＜４
＞も全て“１”になる。このとき、以下に示すような信
号経路が構成される。
【０４０６】(1) ＤＩ＜４＞からＤＩ＜１＞に対して
ＹＤＩ＜３＞からＹＤＩ＜０＞の信号が供給され、ＤＩ
＜５＞およびＤＩ＜０＞に対しては固定の“１”が供給
される。
【０４０７】(2) ＢＷＣ＜４＞からＢＷＣ＜１＞につ
いてのＯＲ回路７５２（制御素子群７５０）に対して
は、ＹＢＷＣ＜３＞からＹＢＷＣ＜０＞の信号が供給さ
れ、ＢＷＣ＜５＞およびＢＷＣ＜０＞についてのＯＲ回
路７５２（制御素子群７５０）に対しては固定の“１”
が供給される（“１”は書き込み抑制状態であり、ビッ
ト番号５に対しては書き込みは行われない）。したがっ
て、全てのＢＷＣ＜＞に対して“１”が供給される。
【０４０８】(3) ＹＤＯ＜３＞からＹＤＯ＜０＞に対
してはＤＯ＜４＞からＤＯ＜１＞の信号が供給される。
つまり、ビット番号５および０が未使用状態になり、デ
ータ入出力が４ビットのＲＡＭとして動作する。
【０４０９】ここで、例えば、ビット番号２および４に
故障がある場合、レジスタ回路７０６の出力端子のうち
Ｇ＜５＞，Ｇ＜３＞，Ｇ＜１＞，Ｇ＜０＞は“１”にな
り、Ｇ＜４＞およびＧ＜２＞は“０”になる。この結
果、第１の二値信号指定部７４０の出力端子のうちＦ＜
４＞，Ｆ＜３＞，Ｆ＜２＞は“０”になり、Ｆ＜１＞は
“１”になる。また、第２の二値信号指定部８００の出
力端子Ｈ＜４＞，Ｈ＜３＞，Ｈ＜２＞は“０”になる。
【０４１０】このとき、以下に示すような信号経路が構
成される。
【０４１１】(1) ＤＩ＜５＞に対してはＹＤＩ＜３＞信
号が、ＤＩ＜４＞に対してはＹＤＩ＜３＞信号が、ＤＩ
＜３＞に対してはＹＤＩ＜２＞信号が、ＤＩ＜２＞に対
してはＹＤＩ＜２＞信号が、ＤＩ＜１＞に対してはＹＤ
Ｉ＜１＞信号が、ＤＩ＜０＞に対してはＹＤＩ＜０＞信
号が、夫々供給される。
【０４１２】(2) ＢＷＣ＜５＞に対してはＹＢＷＣ＜３
＞信号が、ＢＷＣ＜４＞に対してはインバータ回路７５
１とＯＲ回路７５２により“１”が、ＢＷＣ＜３＞に対
してはＹＢＷＣ＜２＞信号が、ＢＷＣ＜２＞に対しては
インバータ回路７５１とＯＲ回路７５２により“１”
が、ＢＷＣ＜１＞に対してはＹＢＷＣ＜１＞信号が、Ｂ
ＷＣ＜０＞に対してはＹＢＷＣ＜０＞信号が、夫々供給
される（“１”は書き込み抑制状態であり、ビット番号
４および２に対しては書き込みは行われない）。また、
ＹＤＯ＜３＞に対してはＤＯ＜５＞信号が、ＹＤＯ＜２
＞に対してはＤＯ＜３＞信号が、ＹＤＯ＜１＞に対して
はＤＯ＜１＞信号が、ＹＤＯ＜０＞に対してはＤＯ＜０
＞信号が、夫々出力される。
【０４１３】つまり、ビット番号４および２が未使用状
態になり、データ入出力が４ビットのＲＡＭとして動作
する。
【０４１４】このように、図１５１および図１５２の回
路構成によると、 （１） Ｆ＜＞信号を発生するＡＮＤ回路の働きにより
ＬＳＢ側から不良ビットの検索を行う。
【０４１５】（２） Ｈ＜＞信号を発生するＡＮＤ回路
の働きによりＭＳＢ側から不良ビットの検索を行う。
【０４１６】（３） （１）および（２）の検索結果を
もとに不良ビットを選択しないようにセレクタ７１１〜
７１４，７２１〜７２４，７３１〜７３５，７７１〜７
７３，７８１〜７８３，７９１〜７９４を切り替える。
【０４１７】以上のように、データ入出力に２ビットの
故障が存在しても、図１５１および図１５２の回路は２
種類の検索方向を用いることにより、所望（４ビット）
のＲＡＭとして動作できる。すなわち、２ビットまでの
不良を救済できる。
【０４１８】｛第２３の実施例｝ ＜構成＞図１５３および図１５４は本発明の第２３の実
施例の半導体メモリの検査装置の冗長回路を示す図であ
る。なお、図１５３および図１５４中、上記各実施例と
同様の機能を有する要素については同一符号を付してい
る。
【０４１９】本実施例の半導体メモリの検査装置の冗長
回路７０４ａ，７０４ｃは、第１の階層において１ビッ
トの不良データ補償を行った後、かかる不良情報を除去
し、さらに第２の階層において１ビットの不良データ補
償を行うものである。第２２の実施例における図１５１
および図１５２の回路に代えて使用される２ビットの冗
長回路であって、特に冗長回路７０４ａは図１４８およ
び図１４９に示したものと同様のものであり、また冗長
回路７０４ｃ（破線で囲まれた部分：以下、２段目冗長
回路と称する）は前記冗長回路７０４ａに足対してさら
に２段階目の冗長回路を付加（階層化）するものであ
る。
【０４２０】前記２段目冗長回路７０４ｃにおいて、８
１１〜８１３は、セレクタ７１１〜７１４（第１層セレ
クタ部）とＹＤＩ＜＞との間を接続する信号線Ｌｙｄｉ
０〜Ｌｙｄｉ３中に配され、いずれかの信号線に不良ビ
ットデータが与えられた際に、当該信号線（“１”側）
を切断するとともに当該信号線を境にして順次隣接する
信号線（“０”側）に切換接続するセレクタ（第２層セ
レクタ部）である。８２１〜８２３は、セレクタ７２１
〜７２４（第１層セレクタ部）とＹＢＷＣ＜＞との間を
接続する信号線Ｌｙｂｗ０〜Ｌｙｂｗ３中に配され、い
ずれかの信号線に不良ビットが与えられた際に、当該信
号線（“１”側）を切断するとともに当該信号線を境に
して順次隣接する信号線（“０”側）に切換接続するセ
レクタ（第２層セレクタ部）である。８３１〜８３３
は、第１の二値信号指定部７４０（一次制御回路）と後
述する第２の二値信号指定部８４０との間を接続する信
号線中に配され、いずれかの信号線に不良ビットデータ
が与えられた際に、当該信号線（“１”側）を切断する
とともに当該信号線を境にして順次隣接する信号線
（“０”側）に切換接続する制御用セレクタである。該
制御用セレクタ８３１〜８３３および前記第２の二値信
号指定部８４０から、セレクタ８１１〜８１３，８２１
〜８２３，７９１〜７９４（第２層セレクタ部）を切り
換える二次制御回路が構成される。なお、前記ＹＤＩ＜
＞への信号切り換え用のセレクタ７３１〜７３５（第１
層セレクタ部），７９１〜７９４（第２層セレクタ部）
は図１５１および図１５２で示した第２２の実施例のも
のと同様である。
【０４２１】また、図中のＤＩ＜＞とＹＤＩ＜＞とを結
ぶ信号線およびＢＷＣ＜＞とＹＢＷＣ＜＞とを結ぶ信号
線に関して、上端（ＭＳＢ）のビットに対してゲート回
路（ＯＲ回路）８６１，８６２で固定値を入力してい
る。また、８６３はレジスタ回路７０６からのＧ＜０
＞，Ｇ＜１＞の論理和をとるＯＲ回路である。
【０４２２】そして、８４０は、前記セレクタ８１１〜
８１３，８２１〜８２３，７９１〜７９４を切り換え制
御するものであって、複数の信号線のうち、不良ビット
であると指定された信号線を境とする一方向側（ＬＳＢ
側）の信号線のセレクタに“１”を出力し、他方向側
（ＭＳＢ側）の信号線に“０”を出力する第２の二値信
号指定部である。
【０４２３】具体的には、該第２の二値信号指定部８４
０は、４個のＡＮＤ回路（二次論理積回路）８４１〜８
４３から構成されている。最もＬＳＢ側の第５のＡＮＤ
回路８４１の一方の入力端子は前記ＯＲ回路８６３の出
力端子に接続され、他方の入力端子は前記セレクタ８３
１の出力端子に接続される。前記第５のＡＮＤ回路８４
１に隣接する第６のＡＮＤ回路８４２の一方の入力端子
は前記第５のＡＮＤ回路８４１の出力端子に接続され、
他方の入力端子は前記セレクタ８３２の出力端子に接続
される。前記第６のＡＮＤ回路８４２に隣接する第７の
ＡＮＤ回路８４３の一方の入力端子は前記第６のＡＮＤ
回路８４２の出力端子に接続され、他方の入力端子は前
記セレクタ８３３の出力端子に接続される。
【０４２４】また、前記第５のＡＮＤ回路８４１の出力
端子ＸＦ＜１＞は、前記セレクタ８１２，８２２，７９
２の切換制御端子に接続される。前記第６のＡＮＤ回路
８４２の出力端子は、前記セレクタ８１３，８２３，７
９３の切換制御端子に接続される。前記第７のＡＮＤ回
路８４３の出力端子は、前記らＯＲ回路８６１，８６２
およびセレクタ７９４の切換制御端子に接続される。な
お、前記ＯＲ回路８６３の出力端子は前記セレクタ８１
１，８２１，７９１の切換制御端子に接続される。
【０４２５】なお、本実施例では、１段階目の不良情報
としてはレジスタ回路７０６からのＧ＜＞信号が用いら
れ、２段階目では前記ＯＲ回路８６３およびセレクタ８
３１〜８３３からのＸＧ＜＞信号が用いられている。
【０４２６】＜動作＞上記構成において、まず、Ｆ＜＞
信号を発生する第１の二値信号指定部７４０の各ＡＮＤ
回路７４１〜７４４の働きにより、Ｇ＜＞信号に対して
ＬＳＢ側から順にＭＳＢ側へ向けて不良ビットの検索を
行い、６ビットデータの内の５ビットを選択して２段目
冗長回路７０４ｃに供給している。
【０４２７】次に、２段目冗長回路７０４ｃ内では、上
記のＧ＜＞信号の内、１段目の冗長回路７０４ａで不良
と判定されたビットを除去したものをＸＧ＜＞信号とし
て内部で信号処理し、さらに、ＸＦ信号を発生する第２
の二値信号指定部８４０の各ＡＮＤ回路８４１〜８４３
の働きによりＸＧ＜＞信号に対してＬＳＢ側から順にＭ
ＳＢ側へ向けて不良ビットの検索を行い、５ビットデー
タの内の４ビットを選択してＹＤＩ＜＞，ＹＢＷＣ＜
＞，ＸＤＯ＜＞の選択的接続を行う。このように、容易
に２ビットの不良データに対して動作を補償することが
できる。
【０４２８】｛第２４の実施例｝ ＜構成＞次に、３ポートＲＡＭ等の多ポートＲＡＭに対
する冗長回路の例について説明する。図１５５は本発明
の第２４の実施例において、冗長回路７０４とテスト回
路付き３ポートＲＡＭ７０３ｄの接続を示す回路図であ
る。テスト回路付き３ポートＲＡＭ７０３ｄとしては例
えば図１１３および図１１４に示すものを用いればよ
い。
【０４２９】ここで、ＳＯ１＜０＞〜ＳＯ１＜５＞（以
下、ＳＯ１＜＞と略記する）およびＳＯ２＜０＞〜ＳＯ
２＜５＞（以下、ＳＯ２＜＞と略記する）の信号は夫々
ポート１およびポート２のテスト結果の信号であり、例
えば図９５の構成部品である各スキャンＦＦ（例えば図
６９）のシリアル出力信号ＳＯである。
【０４３０】ここで、説明する３ポートＲＡＭは次に示
す機能を有するＲＡＭを想定している。
【０４３１】（１） ＷＥ端子がアクティブの時、ＢＷ
Ｃ＜＞がアクティブなビットに対してのみ、Ａ＜＞端子
で指定されるアドレスに対してＤＩ＜＞端子のデータを
書き込む。
【０４３２】（２） Ａ１＜０＞〜Ａ１＜３＞（以下、
Ａ１＜＞と略記する）端子で指定されるアドレスに対し
て読み出しを行い、ＤＯ１＜＞端子に出力する。
【０４３３】（３） Ａ２＜０＞〜Ａ２＜３＞（以下、
Ａ２＜＞と略記する）端子で指定されるアドレスに対し
て読み出しを行い、ＤＯ２＜＞端子に出力する。
【０４３４】これらの（１）から（３）の動作は同時に
行うことが可能である。なお、ＢＷＣ＜＞端子のないＲ
ＡＭの場合は、この信号に関する回路は省略できる。図
１５５中の７０６ａは、３ポートＲＡＭのように読み出
しポートが複数ある場合に、この不良情報をポート（Ｓ
Ｏ１＜＞，ＳＯ２＜＞）間でＡＮＤ演算し、ＲＡＭ全体
の不良情報を作成するＡＮＤ回路（論理積回路）であ
る。
【０４３５】図１５６は冗長回路７０４ｄのうち、ＸＤ
Ｏ１＜０＞〜ＸＤＯ１＜４＞（以下、ＸＤＯ１＜＞と略
記する）、ＤＯ１＜０＞〜ＤＯ１＜５＞（以下、ＤＯ１
＜＞と略記する）、ＸＤＯ２＜０＞〜ＸＤＯ２＜４＞
（以下、ＸＤＯ２＜＞と略記する）、およびＤＯ２＜０
＞〜ＤＯ２＜５＞（以下、ＤＯ２＜＞と略記する）に関
連する部分のみを示した回路図である。なお、図１５５
の冗長回路７０４ｄのＤＩ＜＞およびＢＷＣ＜＞，ＸＢ
Ｃ＜＞，ＸＤＩ＜＞端子に関しては図１４８および図１
４９と同じ回路を用いればよいので図１５６では省略し
ている。
【０４３６】図１５６中の８７１〜８７５は、ＤＯ１＜
＞とＸＤＯ１＜＞の間を接続する信号線中に配され、い
ずれかの信号線に不良ビットが与えられた際に、当該信
号線（“１”側）を切断するとともに当該信号線を境に
して順次隣接する信号線（“０”側）に切換接続するセ
レクタである。また、８８１〜８８５は、ＤＯ２＜＞と
ＸＤＯ２＜＞の間を接続する信号線中に配され、いずれ
かの信号線に不良ビットが与えられた際に、当該信号線
（“１”側）を切断するとともに当該信号線を境にして
順次隣接する信号線（“０”側）に切換接続するセレク
タである。
【０４３７】そして、８９０は、前記セレクタ８７１〜
８７５，８８１〜８８５を切り換え制御するものであっ
て、複数の信号線のうち、不良ビットであると指定され
た信号線を境とする一方向側（ＬＳＢ側）の信号線のセ
レクタに“１”を出力し、他方向側（ＭＳＢ側）の信号
線に“０”を出力する二値信号指定部である。
【０４３８】具体的には、該二値信号指定部８９０は、
４個のＡＮＤ回路（論理積回路）８９１〜８９４から構
成されている。最もＬＳＢ側の第１のＡＮＤ回路８９１
の一方の入力端子は前記レジスタ回路７０６のＧ＜０＞
端子に接続され、他方の入力端子は前記レジスタ回路７
０６のＧ＜１＞端子に接続される。前記第１のＡＮＤ回
路８９１に隣接する第２のＡＮＤ回路８９２の一方の入
力端子は、前記第１のＡＮＤ回路８９１の出力端子に接
続され、他方の入力端子は前記レジスタ回路７０６のＧ
＜２＞端子に接続される。前記第２のＡＮＤ回路８９２
に隣接する第３のＡＮＤ回路８９３の一方の入力端子
は、前記第２のＡＮＤ回路８９２の出力端子に接続さ
れ、他方の入力端子は前記レジスタ回路７０６のＧ＜３
＞端子に接続される。前記第３のＡＮＤ回路８９３に隣
接する第４のＡＮＤ回路８９４の一方の入力端子は、前
記第３のＡＮＤ回路８９３の出力端子に接続され、他方
の入力端子は前記レジスタ回路７０６のＧ＜４＞端子に
接続される。
【０４３９】また、前記第１のＡＮＤ回路８９１の出力
端子は、前記セレクタ８７２，８８２の切換制御端子に
接続される。前記第２のＡＮＤ回路８９２の出力端子
は、前記セレクタ８７３，８８３の切換制御端子に接続
される。前記第３のＡＮＤ回路８９３の出力端子は、前
記セレクタ８７４，８８４の切換制御端子に接続され
る。前記第４のＡＮＤ回路８９４の出力端子は、前記セ
レクタ８７５，８８５の切換制御端子に接続される。そ
して、前記セレクタ８７１，８８１の切換制御端子は前
記レジスタ回路７０６のＧ＜０＞端子に接続される。
【０４４０】＜動作＞上記構成において、図１５６の如
く、２つの読み出しポートの出力端子ＤＯ１＜＞，ＤＯ
２＜＞に関するセレクタ８７１〜８７５，８８１〜８８
５は同一の制御信号、すなわち、レジスタ回路７０６か
らのＧ＜０＞信号および二値信号指定部８９０からのＦ
＜１＞〜Ｆ＜４＞信号により制御される。
【０４４１】図１５５では、夫々のポートのテスト結果
であるＳＯ１＜＞およびＳＯ２＜＞の信号は不良ビット
が“０”、不良のないビットが“１”に設定されると仮
定している。本実施例の場合、読み出しポートが複数
（３ポート）あるため、ＡＮＤ回路（論理積回路）７０
６ａにて不良情報をポート（ＳＯ１＜＞，ＳＯ２＜＞）
間でＡＮＤ演算し、ＲＡＭ全体の不良情報を作成する。
例えば、ポート１でＳＯ１＜２＞＝“０”になる不良が
存在し、ポート２に不良が存在しないと仮定すると、Ｒ
ＡＭ全体ではビット番号２が不良であり、ポート２に関
しても冗長回路７０４ｄ内のセレクタの切り替えが必要
である。ＡＮＤ回路７０６ａの働きによりＧ＜２＞＝
“０”，Ｇ＜０＞＝Ｇ＜１＞＝Ｇ＜３＞＝Ｇ＜４＞＝Ｇ
＜５＞＝“１”，になるのでビット番号２を使用しない
ようにセレクタが切り替えられる。逆にポート番号２に
不良が存在したとしても、同様のセレクタ切り替えが行
われる。
【０４４２】なお、図１５１および図１５２や図１５３
および図１５４に示したような多ビット冗長回路７０４
ａ〜７０４ｃのような階層構造を図１５５の回路に適用
すれば、当然マルチポートＲＡＭに対しても多ビット不
良の救済が行える。
【０４４３】｛変形例｝ （１）図１６は第１の変形例を示す論理回路図、図１７
は第２の変形例を示す論理回路図、図１８は第３の変形
例を示す論理回路図、図１９は第４の変形例を示す論理
回路図である。これらの変形例は、データ入力信号
（Ｄ）を必要に応じてパススルーさせることを可能とす
るものであって、図１６、図１７、図１８および図１９
中のＱはデータ出力端子、２７１はセレクタ回路であ
る。該セレクタ回路２７１は、図示しないＲＡＭからの
データ入力信号（Ｄ）が入力される信号入力端子“０
と、フリップフロップ回路２３４のデータ出力端子Ｏ１
に接続される信号入力端子“１”と、外部からの制御信
号（ＩＮＳＦＦ）が入力される一個の制御入力端子とを
有している。そして、制御信号（ＩＮＳＦＦ）がＨｉｇ
ｈのときは信号入力端子“１”に接続されたフリップフ
ロップ回路２３４のデータ出力端子Ｏ１からのデータが
データ出力端子Ｑに出力される。この場合、第１の実施
例乃至第３の実施例と同様の効果を奏し得ることは言う
までもない。一方、制御信号（ＩＮＳＦＦ）がＬｏｗの
ときは信号入力端子“０”に入力されたデータ入力信号
（Ｄ）がそのままデータ出力端子Ｑに出力される。な
お、図１９に示した第４の変形例中の２７２はＮＯＴ回
路、２７３はＯＲ回路であって、データ入力信号（Ｄ）
をパススルーさせている間にフリップフロップ回路２３
４のシフト動作を停止させるために設けられている。す
なわち、制御信号（ＩＮＳＦＦ）がＬｏｗのとき、デー
タ入力信号（Ｄ）はセレクタ回路２７１を介してデータ
出力端子Ｑに出力されるが、この間、ＮＯＴ回路２７２
の出力はＨｉｇｈとなり、故にＯＲ回路２７３の出力は
常にＨｉｇｈとなって、クロック信号（Ｔ）の立ち上が
りの検出を不能とする。これにより、フリップフロップ
回路２３４のシフト禁止を確実に行い、消費電力を低減
し得る。
【０４４４】（２）また、図２０は本発明の第５の変形
例を示す論理回路図、図２１は本発明の第６の変形例を
示す論理回路図である。図２０および図２１中の２５３
ａ，２５３ａは、外部からのシフトモード制御信号（Ｓ
Ｍ）に基づいて、シリアル入力信号（ＳＩ）とデータ入
力信号（Ｄ）とを選択して出力するセレクタ回路（セレ
クタ手段）、２５４ａ，２６４ａは、外部からシフト禁
止信号（ＳＩＮＨ）が入力されたときにフリップフロッ
プ回路２３４の出力データを帰還させてデータ保持する
セレクタ回路（データ保持制御手段）である。第５の変
形例によって第２の実施例と同様の効果を奏し得、ま
た、第６の変形例によって第３の実施例と同様の効果を
奏し得る。
【０４４５】（３）図６に示す第２の実施例、図１１に
示す第３の実施例、図１７に示す第２の変形例、図１８
に示す第３の変形例、および図１９に示す第４の変形例
において、第１のセレクタ回路２５２，２６２の信号入
力端子にデータ入力信号（Ｄ）を入力し、第２のセレク
タ回路２５３の信号入力端子にシリアル入力信号（Ｓ
Ｉ）を入力していたが、第１のセレクタ回路２５２，２
６２の信号入力端子にシリアル入力信号（ＳＩ）を入力
し、第２のセレクタ回路２５３の信号入力端子にデータ
入力信号（Ｄ）を入力するよう構成してもよい。この場
合でも、上記各実施例および各変形例と同様の効果が得
られることは言うまでもない。
【０４４６】（４）第４の実施例では、カウンタ４３を
図２６に示したように構成していたが、例えば図５５
（第７の変形例）または図５６（第８の変形例）に示す
ように構成してもよい。図５５および図５６では、アド
レスをインクリメントまたはディクリメントした直後で
あるか否かを検知しこの時点で１を加算するＯＲ回路
（加算素子）と、該ＯＲ回路からの信号およびアドレス
発生用シフトレジスタ（ＡＤＤＲ）３５のフリップフロ
ップα−１が入力されるＡＮＤ回路と、該ＡＮＤ回路か
らの信号に基づいてアドレスのインクリメントまたはデ
ィクリメント動作直前のアドレス内容を記憶してＯＲ回
路に入力するＦＦ（記憶素子）とを備えている。
【０４４７】（５）第１２の実施例では、図７０のよう
にＹアドレスがない場合の接続方式を適用していたが、
図９３の如く、４個のＸアドレスおよび１個のＹアドレ
スが設定されている場合に、Ｘアドレスのデータを先頭
にするかＹアドレスのデータを先頭にするかを、ＸＹ切
り換え信号（ＥＸＸＹ）にてセレクタ３５１を切り換え
ることで選択し得るように構成（第９の変形例）しても
よい。さらに、４個のＸアドレスおよび３個のＹアドレ
スが設定されている場合には、セレクタ３５１の接続を
図９４（第１０の変形例）のようにしてもよい。
【０４４８】（６）第１２の実施例では、「０１０１」
または「１０１０」といったテストデータに容易に対応
し得るように、データ出力用スキャンパス３３２（ＤＯ
−ＳＣＡＮ）として図６８のような構成を採用していた
が、テストデータを「００００」または「１１１１」に
限定するような場合等においては、図９５に示したよう
な構成（第１１の変形例）であってもよい。
【０４４９】さらに、テストデータを「００００」また
は「１１１１」に限定するような場合等においては、図
９６に示した構成（第１２の変形例）であってもよい。
この場合、期待データ（ＥＸＰ）信号および比較イネー
ブル信号（ＣＭＰＥＮ）を各スキャンＦＦ（「Ｄ」）に
直接入力するのではなく、ＮＯＴ回路、ＮＡＮＤ回路お
よびＮＯＲ回路を有する論理回路部３５２を介して変換
期待データ（ＥＸＰ０，ＥＸＰ１Ｃ）信号に変換してテ
ストデータを与える。
【０４５０】さらにまた、第１２の実施例と同様にテス
トデータを「０１０１」または「１０１０」とする場
合、図９７に示した構成（第１３の変形例）または図９
８に示した構成（第１４の変形例）であってもよい。こ
の場合、期待データ（ＥＸＰ）信号および比較イネーブ
ル信号（ＣＭＰＥＮ）は、ＮＯＴ回路、ＮＡＮＤ回路お
よびＮＯＲ回路等を有する論理回路部３５３，３５４を
介して変換期待データ（ＥＸＰ０，ＥＸＰ１Ｃ）信号に
変換してテストデータを与える。そうすると、図６８と
同様、「０１０１」または「１０１０」といったテスト
データに容易に対応し得る。
【０４５１】（７）第１２の実施例においては、スキャ
ンＦＦとして、前記した第１の実施例乃至第３の実施
例、および第１の変形例乃至第６の変形例の回路を適用
していたが、期待データ信号との比較をする必要がない
場合は、例えば図９９に示すような構造（第１５の変形
例）を適用してもよい。この場合のデータ取り込み時の
動作タイミングチャートは図１００のように、シフト動
作を示すタイミングチャートは図１０１のように、シフ
ト禁止動作を示すタイミングチャートは図１０２のよう
になる。
【０４５２】あるいは、図１０３に示すような構造（第
１６の変形例）であってもよい。この場合のデータ取り
込み時の動作タイミングチャートは図１０４のように、
シフト動作を示すタイミングチャートは図１０５のよう
に、シフト禁止動作を示すタイミングチャートは図１０
６のようになる。
【０４５３】さらに、制御信号（ＳＩＮＨ）を省略でき
る場合は、図１０７に示すような構造（第１７の変形
例）であってもよい。この場合のデータ取り込み時の動
作タイミングチャートは図１０８のように、シフト動作
を示すタイミングチャートは図１０９のようになる。
【０４５４】さらに、制御信号（ＳＩＮＨ）を省略でき
る場合は、図１１０に示すような構造（第１８の変形
例）であってもよい。この場合のデータ取り込み時の動
作タイミングチャートは図１１１のように、シフト動作
を示すタイミングチャートは図１１２のようになる。
【０４５５】（８）第１２の実施例における図６４およ
び図６５、第１４の実施例における図８７および図８
８、第１５の実施例における図９１および図９２の回路
に代えて、図１１３および図１１４に示す回路（第１９
の変形例）を適用してもよい。図１１３および図１１４
はＥ−Ｅ線にて破断されている。ここで、図９１および
図９２に示した第１５の実施例が１Ｗｒｉｔｅ １Ｒｅ
ａｄの２ポートＲＡＭであったのに対して、図１１３お
よび図１１４に示す第１９の変形例は１Ｗｒｉｔｅ ２
Ｒｅａｄの３ポートＲＡＭである。Ａ０＜ＭＳＢ：０＞
はマルチプレクサ方式の書き込み用（Ｗｒｉｔｅ）アド
レス、Ａ１＜ＭＳＢ：０＞およびＡ２＜ＭＳＢ：０＞は
マルチプレクサ方式の読み出し用（Ｒｅａｄ）アドレス
である。なお、図１１５に第１９の変形例の半導体メモ
リの検査装置のＲＡＭコア３３１の書き込み用ポートの
状態を示すタイミングチャートを、図１１６に同じくＲ
ＡＭコア３３１の読み出し用ポートの状態を示すタイミ
ングチャートを図１１７に３ポートＲＡＭ全体の書き込
み用ポートの状態を示すタイミングチャートを、図１１
８に３ポートＲＡＭ全体の読み出し用ポートの状態を示
すタイミングチャートを示しておく。なお、図１１３お
よび図１１４におけるＴ０，Ｔ１，Ｔ２はクロック信号
であり、これらは互いに異なる周波数を設定することが
可能である。
【０４５６】（９）また、図１１３および図１１４に示
す第１９の変形例の回路に代えて、図１１９および図１
２０に示す回路（第２０の変形例）を適用してもよい。
図１１９および図１２０はＦ−Ｆ線にて破断されてい
る。第２０の変形例の回路は２個のポートを書き込み
（Ｗｒｉｔｅ）および読み出し（Ｒｅａｄ）のいずれに
も兼用しようというものである（２ポートＲＡＭ）。
【０４５７】（１０）第１６の実施例におけるＢ−ＳＣ
ＡＮとして、図１２３に示す構造のものを適用していた
が、図１２４（第２１の変形例）および図１２５（第２
２の変形例）に示したもののうちいずれかを用いればよ
い。図１２４に示した回路は、４個のＸアドレスおよび
１個のＹアドレスが設定されている場合に、図１２３に
示した回路に代えて、Ｘアドレスのデータを先頭にする
かＹアドレスのデータを先頭にするかを、ＸＹ切り換え
信号（ＥＸＸＹ）にてセレクタ３５１を切り換えること
で選択し得るように構成したものであり、第９の変形例
（図９３）に類似した構成とされている。また、図１２
５に示した回路は、４個のＸアドレスおよび３個のＹア
ドレスが設定されている場合に、図１２３および図１２
４に示した回路に代えて用いられるもので、第１０の変
形例（図９４）に類似して構成されている。
【０４５８】ただし、図１２４乃至図１２５の回路は、
図９３および図９４に示された回路と異なり、ＣＨＤＩ
Ｒ信号が「１」に設定された場合にテストアドレス端子
ＴＡ（ＴＡ０，ＴＡ１，ＴＡ２，…）側が選択される。
図１２１に示すように、テストアドレス端子ＴＡはＲＡ
ＭＫピンとして設けられる。したがって、任意の順序で
アドレスを設定しテストを行うことができる。つまり、
Ｂ−ＳＣＡＮはＣＨＤＩＲ信号が「０」の状態ではシリ
アルシフト動作によるアドレス設定が可能である。ま
た、ＣＨＤＩＲ信号が「１」の状態では、テストアドレ
ス端子ＴＡによりパラレルにアドレス設定が可能であ
る。なお、テストアドレス端子ＴＡに対するアドレス信
号はＬＳＩの外部ピンから与えてもよいし、ＬＳＩ内部
に搭載したテスト用アドレス発生回路（図６０の３０１
に相当）により与えてもよい。このテスト用アドレス発
生回路は、メモリＬＳＩテスト装置に備えられているよ
うなアルゴリズミックパターン発生器を用いればよい。
【０４５９】（１１）図１２６および図１２７に示した
回路は、図９１および図９２に示した第１５の実施例
（１Ｗｒｉｔｅ １Ｒｅａｄの２ポートＲＡＭ）の変形
例（第２３の変形例）である。図１２６および図１２７
はＨ−Ｈ線にて破断されている。第２３の変形例では、
Ｂ−ＳＣＡＮ−０とＢ−ＳＣＡＮ−１のテストアドレス
端子ＴＡを共通に接続してＲＡＭのピンとして設けてい
る。別々のアドレスを与えるテストを行う必要がある場
合は、Ｂ−ＳＣＡＮ−０とＢ−ＳＣＡＮ−１で独立した
２系統のテストアドレス端子ＴＡをＲＡＭピンとして設
けてもよい。
【０４６０】（１２）図１２８および図１２９に示した
回路は、図１１３および図１１４に示した第１９の変形
例の回路のさらなる変形例（第２４の変形例）である。
図１２８および図１２９はＩ−Ｉ線にて破断されてい
る。第２４の変形例では、第１９の変形例（図１１３お
よび図１１４）のアドレス入力用スキャンパス３３２
（Ａ−ＳＣＡＮ）に代えてＢ−ＳＣＡＮが用いられてい
る。図１２８および図１２９では、Ｂ−ＳＣＡＮ−０、
Ｂ−ＳＣＡＮ−１およびＢ−ＳＣＡＮ−２のテストアド
レス端子ＴＡを共通に接続してＲＡＭのピンとして設け
ている。なお、別々のアドレスを与えるテストを行う場
合は、独立のテストアドレス端子ＴＡをＲＡＭピンとし
て設けても良い。
【０４６１】（１３）図１３０および図１３１に示した
回路は、図１１９および図１２０に示した第２０の変形
例のさらなる変形例（第２５の変形例）である。図１３
０および図１３１はＪ−Ｊ線にて破断されている。第２
５の変形例では、第２０の変形例（図１１９および図１
２０）中のアドレス入力用スキャンパス３３２（Ａ−Ｓ
ＣＡＮ）に代えてＢ−ＳＣＡＮが用いられている。図１
３０および図１３１では、Ｂ−ＳＣＡＮ−０とＢ−ＳＣ
ＡＮ−１のテストアドレス端子ＴＡを共通に接続してＲ
ＡＭのピンとして設けている。別々のアドレスを与える
テストを行う必要がある場合には、Ｂ−ＳＣＡＮ−０と
Ｂ−ＳＣＡＮ−１で独立した２系統のテストアドレス端
子ＴＡをＲＡＭ用のピンとして設けてもよい。
【０４６２】（１４）第１９の実施例および第２０の実
施例で説明したセルフテスト回路７０２は、図１４３お
よび図１４７に限定するものではない。例えば、セルフ
テスト回路７０２は通常のランダムロジック回路で構成
してもよい。
【０４６３】（１５）上記各実施例では、前記テスト回
路付きＲＡＭ７０３からのテスト結果がシステムの通常
動作時に変化してしまうため、図１４２、図１４４、図
１５０、および図１５５のようにレジスタ回路７０６を
設け、これにデータを記憶させて保持していたが、テス
ト回路付きＲＡＭ７０３からのテスト結果がシステムの
通常動作時に変化しない場合（例えば、図１、または、
図６，図１１，図１７，図１８，図１９，図２０，図２
１のように、データ帰還用のループ配線が設けられた複
数のフリップフロップが設けられている場合）は、レジ
スタ回路７０６を省略しても差し支えない。
【０４６４】（１６）図１５３および図１５４に示した
第２３の実施例の回路は２段階の階層的な冗長回路を構
成していたが、かかる階層を増やすことにより更に多ビ
ットの不良救済が行える。例えば、３ビット救済を行う
には、破線で囲まれた部分を１ビット分減らした回路を
さらに追加すればよい。なお、図１５３および図１５４
は不良ビットの検索はＬＳＢ（最小桁ビット）側からに
限定して示したが、どのような検索順序でもよい（ＭＳ
Ｂ（最大桁ビット）側からでもよいし、ランダムな順序
でもよい）。
【０４６５】（１７）上記各実施例では、二値信号指定
部７４０について下位ビット側から不良ビットを検出し
ていたが、上位ビット側から不良ビットを検出してもよ
い。この場合、第２２の実施例の第２の二値信号指定部
８００は下位ビット側から不良ビットを検出し、また、
第２３の実施例の第２の二値信号指定部８４０は上位ビ
ット側から不良ビットを検出しても、下位ビット側から
不良ビットを検出してもよい。
【０４６６】
【発明の効果】本発明請求項１によると、一相のクロッ
ク信号を用いるだけで、期待値データと入力データとの
比較結果に応じてフリップフロップ回路を特定の値にリ
セットするように構成でき、第１の従来例に比べて、テ
スト用のクロック信号を省略でき、しかも複雑な二相ク
ロック信号が不要となり、このクロック信号を供給する
ための複雑なクロックドライバ回路が不要になるという
効果がある。
【０４６７】本発明請求項２によると、タイミング停止
回路にデータ保持制御信号が入力されると、クロック信
号の入力の如何にかかわらずフリップフロップ回路への
タイミング信号を停止するよう構成しているので、フリ
ップフロップ回路のデータを簡単な構成で確実にかつ容
易に保持し得るという効果がある。
【０４６８】本発明請求項３によると、データ保持制御
信号を受けたときに、データ保持制御手段の第２のセレ
クタ回路がループ配線から伝達されるフリップフロップ
回路からの出力データを選択し、かかる出力データを第
１のセレクタ回路を通じてフリップフロップ回路へ帰還
させるようにしているので、この間は、フリップフロッ
プ回路がシフト動作を行っても、再びデータが帰還され
てデータが保持される。したがって、データ保持を確実
にかつ容易に行うことができるという効果がある。
【０４６９】本発明請求項４によると、データ保持制御
信号を受けたときに、データ保持制御手段にてフリップ
フロップ回路からの出力データを帰還させるよう構成し
ているので、データ保持を確実にかつ容易に行うことが
できるという効果がある。
【０４７０】本発明請求項５によると、リセット動作を
比較回路からの出力信号に基づいて行っているので、請
求項１乃至請求項４の構成をとる場合にリセット動作が
容易になるという効果がある。
【０４７１】本発明請求項６によると、比較回路から出
力信号が出力されたときにフリップフロップ回路の出力
帰還を確実にかつ容易に禁止できるという効果がある。
【０４７２】
【０４７３】
【０４７４】
【０４７５】
【０４７６】
【０４７７】
【０４７８】
【０４７９】
【０４８０】
【０４８１】
【０４８２】
【０４８３】
【０４８４】
【０４８５】
【０４８６】
【０４８７】
【０４８８】
【０４８９】
【０４９０】
【０４９１】
【０４９２】
【０４９３】
【０４９４】
【０４９５】
【０４９６】
【０４９７】
【０４９８】
【０４９９】
【図面の簡単な説明】
【図１】 本発明の第１の実施例の半導体メモリの検査
装置を示す論理回路図である。
【図２】 本発明の第１の実施例の半導体メモリの検査
装置のフリップフロップ回路のデータ取り込み時の動作
を示すタイミングチャートである。
【図３】 本発明の第１の実施例の半導体メモリの検査
装置のフリップフロップ回路のシフト動作を示すタイミ
ングチャートである。
【図４】 本発明の第１の実施例の半導体メモリの検査
装置のフリップフロップ回路のシフト禁止動作を示すタ
イミングチャートである。
【図５】 本発明の第１の実施例の半導体メモリの検査
装置の比較回路の比較動作を示すタイミングチャートで
ある。
【図６】 本発明の第２の実施例の半導体メモリの検査
装置を示す論理回路図である。
【図７】 本発明の第２の実施例の半導体メモリの検査
装置のフリップフロップ回路のデータ取り込み時の動作
を示すタイミングチャートである。
【図８】 本発明の第２の実施例の半導体メモリの検査
装置のフリップフロップ回路のシフト動作を示すタイミ
ングチャートである。
【図９】 本発明の第２の実施例の半導体メモリの検査
装置のフリップフロップ回路のシフト禁止動作を示すタ
イミングチャートである。
【図１０】 本発明の第２の実施例の半導体メモリの検
査装置の比較回路の比較動作を示すタイミングチャート
である。
【図１１】 本発明の第３の実施例の半導体メモリの検
査装置を示す論理回路図である。
【図１２】 本発明の第３の実施例の半導体メモリの検
査装置のフリップフロップ回路のデータ取り込み時の動
作を示すタイミングチャートである。
【図１３】 本発明の第３の実施例の半導体メモリの検
査装置のフリップフロップ回路のシフト動作を示すタイ
ミングチャートである。
【図１４】 本発明の第３の実施例の半導体メモリの検
査装置のフリップフロップ回路のシフト禁止動作を示す
タイミングチャートである。
【図１５】 本発明の第３の実施例の半導体メモリの検
査装置の比較回路の比較動作を示すタイミングチャート
である。
【図１６】 本発明の第１の変形例を示す論理回路図で
ある。
【図１７】 本発明の第２の変形例を示す論理回路図で
ある。
【図１８】 本発明の第３の変形例を示す論理回路図で
ある。
【図１９】 本発明の第４の変形例を示す論理回路図で
ある。
【図２０】 本発明の第５の変形例を示す論理回路図で
ある。
【図２１】 本発明の第６の変形例を示す論理回路図で
ある。
【図２２】 第１の従来例の半導体メモリの検査装置の
スキャンレジスタを示す回路図である。
【図２３】 図２２に示した第１の従来例のスキャンレ
ジスタにより構成したスキャンレジスタを示すブロック
図である。
【図２４】 本発明の第４の実施例の検査装置に複数個
の半導体メモリを接続した状態を示すブロック図であ
る。
【図２５】 本発明の第４の実施例の半導体メモリの検
査装置を示す回路ブロック図である。
【図２６】 本発明の第４の実施例の半導体メモリの検
査装置における算術論理演算部の論理構成等を示す回路
ブロック図である。
【図２７】 本発明の第４の実施例の半導体メモリの検
査装置の半加算器の内部構成を示す回路図である。
【図２８】 本発明の第４の実施例の半導体メモリの検
査装置において四次のテストパターンの発生動作を示す
回路ブロック図である。
【図２９】 本発明の第４の実施例の半導体メモリの検
査装置において四次のテストパターンり発生時の等価回
路を示す回路ブロック図である。
【図３０】 本発明の第４の実施例の半導体メモリの検
査装置におけるカウント動作を示す回路ブロック図であ
る。
【図３１】 本発明の第４の実施例の半導体メモリの検
査装置におけるカウント時の等価回路を示す回路ブロッ
ク図である。
【図３２】 本発明の第５の実施例の半導体メモリの検
査装置を示す回路ブロック図である。
【図３３】 本発明の第５の実施例の半導体メモリの検
査装置における算術論理演算部の論理構成を示す回路ブ
ロック図である。
【図３４】 本発明の第５の実施例の半導体メモリの検
査装置の動作時の回路ブロック図である。
【図３５】 本発明の第６の実施例の半導体メモリの検
査装置を示す回路ブロック図である。
【図３６】 本発明の第６の実施例の半導体メモリの検
査装置の動作時の等価回路を示す回路ブロック図であ
る。
【図３７】 本発明の第７の実施例の半導体メモリの検
査装置を示す回路ブロック図である。
【図３８】 本発明の第７の実施例の半導体メモリの検
査装置の動作時の状態を示す回路ブロック図である。
【図３９】 本発明の第８の実施例の半導体メモリの機
能テスト時のチェッカーボードパターンを示す図であ
る。
【図４０】 本発明の第８の実施例の半導体メモリの検
査装置のチェッカーボードパターンが記憶された二次元
パターン記憶部を示す図である。
【図４１】 本発明の第８の実施例の半導体メモリの検
査装置のチェッカーボードパターン生成時の等価回路を
示す図である。
【図４２】 本発明の第８の実施例の半導体メモリの機
能テスト時のカラムバーパターンを示す図である。
【図４３】 本発明の第８の実施例の半導体メモリの検
査装置のカラムバーパターンが記憶された二次元パター
ン記憶部を示す図である。
【図４４】 本発明の第８の実施例の半導体メモリの検
査装置のカラムバーパターン生成時の等価回路を示す図
である。
【図４５】 本発明の第８の実施例の半導体メモリの機
能テスト時のローバーパターンを示す図である。
【図４６】 本発明の第８の実施例の半導体メモリの検
査装置のローバーパターンが記憶された二次元パターン
記憶部を示す図である。
【図４７】 本発明の第８の実施例の半導体メモリの検
査装置のローバーパターン生成時の等価回路を示す図で
ある。
【図４８】 本発明の第９の実施例の半導体メモリの検
査装置を示す回路ブロック図である。
【図４９】 本発明の第９の実施例の検査装置に複数個
の半導体メモリを接続した状態を示すブロック図であ
る。
【図５０】 本発明の第１０の実施例の半導体メモリの
検査装置を示す回路ブロック図である。
【図５１】 本発明の第１０の実施例の半導体メモリの
検査装置における各入力端子の設定を示す図である。
【図５２】 本発明の第１０の実施例の半導体メモリの
検査装置のダイナミックバーイン用パターン発生回路の
論理構成等を示す回路ブロック図である。
【図５３】 本発明の第１０の実施例の半導体メモリと
検査装置との接続状態を示す回路ブロック図である。
【図５４】 本発明の第１１の実施例の半導体メモリの
検査装置の論理構成を示す回路ブロック図である。
【図５５】 本発明の第７の変形例の半導体メモリの検
査装置の半加算器の内部構成を示す回路図である。
【図５６】 本発明の第８の変形例の半導体メモリの検
査装置の半加算器の内部構成を示す回路図である。
【図５７】 第２の従来例の半導体メモリの検査装置を
示す回路ブロック図である。
【図５８】 第２の従来例の半導体メモリの検査装置の
一部を示す回路ブロック図である。
【図５９】 第３の従来例の半導体メモリの検査装置に
複数個の半導体メモリを接続した状態を示すブロック図
である。
【図６０】 提案例の半導体メモリの検査装置を示すブ
ロック図である。
【図６１】 提案例の半導体メモリの検査装置の動作を
示す図である。
【図６２】 本発明の第１２の実施例の半導体メモリの
検査装置のＲＡＭの接続状態を示す図である。
【図６３】 本発明の第１２の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図６４】 本発明の第１２の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図６５】 本発明の第１２の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図６６】 本発明の第１２の実施例の半導体メモリの
検査装置のデータ入力用スキャンパスを示すブロック図
である。
【図６７】 本発明の第１２の実施例のアドレス入力用
スキャンパスおよびデータ入力用スキャンパスの内部回
路を示すブロック図である。
【図６８】 本発明の第１２の実施例の半導体メモリの
検査装置のデータ出力用スキャンパスを示すブロック図
である。
【図６９】 本発明の第１２の実施例のデータ出力用ス
キャンパスの内部回路を示すブロック図である。
【図７０】 本発明の第１２の実施例の半導体メモリの
検査装置について複数個のＲＡＭを連結した状態を示す
図である。
【図７１】 一般的なライトパルス発生器を示す図であ
る。
【図７２】 ライトパルス発生器の動作を示すタイミン
グチャートである。
【図７３】 本発明の第１２の実施例の半導体メモリの
検査装置におけるＢＩＳＴ信号およびＳＩ信号の状態を
示す図である。
【図７４】 本発明の第１２の実施例のスキャンテスト
動作を示すフローチャートである。
【図７５】 本発明の第１２の実施例のＲＡＭテスト動
作を示すフローチャートである。
【図７６】 本発明の第１２の実施例の半導体メモリの
検査装置の動作を示す図である。
【図７７】 本発明の第１２の実施例のシングルポート
ＲＡＭの各端子の状態を示すタイミングチャートであ
る。
【図７８】 本発明の第１２の実施例のＲＡＭコアの状
態を示すタイミングチャートである。
【図７９】 本発明の第１２の実施例の半導体メモリの
検査装置におけるＳＩＮＨ１信号の状態を示す図であ
る。
【図８０】 本発明の第１２の実施例の半導体メモリの
検査装置におけるＳＩ信号の入力例を示す図である。
【図８１】 本発明の第１２の実施例の半導体メモリの
検査装置におけるＳＩ信号に対するＳＩＮＨ−ＦＦ信
号、ＲＵＮＢＩＳＴ信号、ＳＩＮＨ０信号およびＳＩＮ
Ｈ１信号の状態を示す図である。
【図８２】 本発明の第１３の実施例の半導体メモリの
検査装置を示すブロック図である。
【図８３】 本発明の第１３の実施例の半導体メモリの
検査装置におけるＢＩＳＴ信号およびＳＩ信号の状態を
示す図である。
【図８４】 本発明の第１３の実施例の半導体メモリの
検査装置におけるＳＩ信号の入力例を示す図である。
【図８５】 本発明の第１３の実施例の半導体メモリの
検査装置におけるＳＩ信号に対するＳＩＮＨ−ＦＦ信
号、ＲＵＮＢＩＳＴ信号、ＳＩＮＨ０信号およびＳＩＮ
Ｈ１信号の状態を示す図である。
【図８６】 本発明の第１３の実施例の半導体メモリの
検査装置におけるＳＩＮＨ１信号の状態を示す図であ
る。
【図８７】 本発明の第１４の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図８８】 本発明の第１４の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図８９】 本発明の第１４の実施例の半導体メモリの
検査装置を示す図である。
【図９０】 本発明の第１４の実施例の半導体メモリの
検査装置を示す図である。
【図９１】 本発明の第１５の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図９２】 本発明の第１５の実施例の半導体メモリの
検査装置のＲＡＭコアおよびテスト回路を示すブロック
図である。
【図９３】 第９の変形例の半導体メモリの検査装置に
おいて複数個のアドレスが連結された状態を示すブロッ
ク図である。
【図９４】 第１０の変形例の半導体メモリの検査装置
において複数個のアドレスが連結された状態を示すブロ
ック図である。
【図９５】 第１１の変形例の半導体メモリの検査装置
のデータ出力用スキャンパスを示すブロック図である。
【図９６】 第１２の変形例の半導体メモリの検査装置
のデータ出力用スキャンパスを示すブロック図である。
【図９７】 第１３の変形例の半導体メモリの検査装置
のデータ出力用スキャンパスを示すブロック図である。
【図９８】 第１４の変形例の半導体メモリの検査装置
のデータ出力用スキャンパスを示すブロック図である。
【図９９】 第１５の変形例のスキャンＦＦを示す図で
ある。
【図１００】 第１５の変形例のスキャンＦＦのデータ
取り込み時の動作を示すタイミングチャートである。
【図１０１】 第１５の変形例のスキャンＦＦのシフト
動作を示すタイミングチャートである。
【図１０２】 第１５の変形例のスキャンＦＦのシフト
禁止動作を示すタイミングチャートである。
【図１０３】 第１６の変形例のスキャンＦＦを示す図
である。
【図１０４】 第１６の変形例のスキャンＦＦのデータ
取り込み時の動作を示すタイミングチャートである。
【図１０５】 第１６の変形例のスキャンＦＦのシフト
動作を示すタイミングチャートである。
【図１０６】 第１６の変形例のスキャンＦＦのシフト
禁止動作を示すタイミングチャートである。
【図１０７】 第１７の変形例のスキャンＦＦを示す図
である。
【図１０８】 第１７の変形例のスキャンＦＦのデータ
取り込み時の動作を示すタイミングチャートである。
【図１０９】 第１７の変形例のスキャンＦＦのシフト
動作を示すタイミングチャートである。
【図１１０】 第１８の変形例のスキャンＦＦを示す図
である。
【図１１１】 第１８の変形例のスキャンＦＦのデータ
取り込み時の動作を示すタイミングチャートである。
【図１１２】 第１８の変形例のスキャンＦＦのシフト
動作を示すタイミングチャートである。
【図１１３】 第１９の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１１４】 第１９の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１１５】 第１９の変形例の半導体メモリの検査装
置の書き込み用ポートの状態を示すタイミングチャート
である。
【図１１６】 第１９の変形例の半導体メモリの検査装
置の読み出し用ポートの状態を示すタイミングチャート
である。
【図１１７】 第１９の変形例の半導体メモリの検査装
置の書き込み用ポートの状態を示すタイミングチャート
である。
【図１１８】 第１９の変形例の半導体メモリの検査装
置の読み出し用ポートの状態を示すタイミングチャート
である。
【図１１９】 第２０の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２０】 第２０の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２１】 第１６の実施例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２２】 第１６の実施例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２３】 第１６の実施例の半導体メモリの検査装
置のＢ−ＳＣＡＮの構成を示すブロック図である。
【図１２４】 第２１の変形例の半導体メモリの検査装
置のＢ−ＳＣＡＮの構成を示すブロック図である。
【図１２５】 第２２の変形例の半導体メモリの検査装
置のＢ−ＳＣＡＮの構成を示すブロック図である。
【図１２６】 第２３の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２７】 第２３の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２８】 第２４の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１２９】 第２４の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１３０】 第２５の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１３１】 第２５の変形例の半導体メモリの検査装
置のＲＡＭコアおよびテスト回路を示すブロック図であ
る。
【図１３２】 第４の従来例の半導体メモリの検査装置
のＲＡＭの接続状態を示す図である。
【図１３３】 本発明の第１７の実施例の半導体メモリ
の検査装置の制御信号発生回路を示す図である。
【図１３４】 本発明の第１７の実施例の半導体メモリ
の検査装置の巡回性のシフトレジスタを示す図である。
【図１３５】 本発明の第１７の実施例の半導体メモリ
の検査装置のＲＡＭコア、テスト回路および制御信号発
生回路を示す図である。
【図１３６】 本発明の第１７の実施例の半導体メモリ
の検査装置のＲＡＭコア、テスト回路および制御信号発
生回路を示す図である。
【図１３７】 本発明の第１８の実施例の半導体メモリ
の検査装置のＲＡＭコア、テスト回路およびテストパタ
ーン発生回路を示す図である。
【図１３８】 本発明の第１８の実施例の半導体メモリ
の検査装置のテストパターン発生回路を示す図である。
【図１３９】 本発明の第１８の実施例の半導体メモリ
の検査装置のテストパターン発生回路を示す図である。
【図１４０】 本発明の第１８の実施例の半導体メモリ
の検査装置のＲＡＭコアおよびテスト回路を示す図であ
る。
【図１４１】 本発明の第１８の実施例の半導体メモリ
の検査装置のＲＡＭコアおよびテスト回路を示す図であ
る。
【図１４２】 本発明の第１９の実施例における自己修
正機能付き半導体メモリの検査装置のブロック図であ
る。
【図１４３】 本発明の第１９の実施例の半導体メモリ
の検査装置のセルフテスト回路の構成例を示す図であ
る。
【図１４４】 本発明の第１９の実施例の半導体メモリ
の検査装置におけるテスト回路付きＲＡＭと冗長回路の
詳細な接続例を示す図である。
【図１４５】 本発明の第１９の実施例の半導体メモリ
の検査装置における１ビット救済可能な冗長回路を示す
図である。
【図１４６】 本発明の第１９の実施例の半導体メモリ
の検査装置における１ビット救済可能な冗長回路を示す
図である。
【図１４７】 本発明の第２０の実施例の半導体メモリ
の検査装置のセルフテスト回路の構成例を示す図であ
る。
【図１４８】 本発明の第２１の実施例の半導体メモリ
の検査装置における１ビット救済可能な冗長回路を示す
図である。
【図１４９】 本発明の第２１の実施例の半導体メモリ
の検査装置における１ビット救済可能な冗長回路を示す
図である。
【図１５０】 本発明の第２２の実施例の半導体メモリ
の検査装置におけるテスト回路付きＲＡＭと冗長回路の
詳細な接続例を示す図である。
【図１５１】 本発明の第２２の実施例の半導体メモリ
の検査装置における２ビットの冗長回路の回路図であ
る。
【図１５２】 本発明の第２２の実施例の半導体メモリ
の検査装置における２ビットの冗長回路の回路図であ
る。
【図１５３】 本発明の第２３の実施例の半導体メモリ
の検査装置における２ビットの冗長回路の回路図であ
る。
【図１５４】 本発明の第２３の実施例の半導体メモリ
の検査装置における２ビットの冗長回路の回路図であ
る。
【図１５５】 本発明の第２４の実施例の半導体メモリ
の検査装置におけるテスト回路付きＲＡＭと冗長回路の
詳細な接続例を示す図である。
【図１５６】 本発明の第２４の実施例の半導体メモリ
の検査装置における冗長回路の一部を示す図である。
【図１５７】 第５の従来例の半導体メモリの検査装置
を示す図である。
【図１５８】 第５の従来例の半導体メモリの検査装置
を示す図である。
【符号の説明】
２３１ スキャンレジスタ、２３２ 比較回路、２３３
セレクタ回路、２３４ フリップフロップ回路、２３
５ ＯＲ回路、２４１ Ｅｘ．ＯＲ回路、２４２ ＮＯ
Ｔ回路、２４３ ＮＡＮＤ回路、２５１ スキャンレジ
スタ、２５２第１のセレクタ回路、２５３ 第２のセレ
クタ回路、２５４ ループ回路、２６１ スキャンレジ
スタ、２６２ 第１のセレクタ回路、２６３ 第２のセ
レクタ回路、２６４ 帰還禁止素子、２３２ａ 比較回
路、２４１ａ Ｅｘ．ＯＲ回路、２４３ａ ＮＡＮＤ回
路、２５２ａ，２５３ａ セレクタ回路、２６２ａ，２
６３ａ セレクタ回路、３０ 検査装置、３１ 半導体
メモリ、３１ａ〜３１ｃ半導体メモリ、３２ アドレス
入力用シフトレジスタ、３２ａ〜３２ｃ アドレス入力
用シフトレジスタ、３３ データ入力用レジスタ、３４
比較回路、３４ａ〜３４ｃ 比較回路、３４Ｚ 比較
禁止部、３５ アドレス発生部、３７有効アドレス数格
納部、３８ 第１のＡＮＤ回路群、３９ 第２のＡＮＤ
回路群、４１ 期待値発生回路、４２ ＯＲ回路群、４
３ カウンタ、４４ ＯＲ回路、５１〜６０ 論理積回
路、６１〜６４ 排他的論理和回路、６５〜６８ 論理
和回路、７１ 論理和回路、７２ 論理積回路、７３
半加算器、７４ スイッチ、８１ ＯＲ回路群、８２
第２のＡＮＤ回路群、８４ 比較回路、８４ａ，８４ｂ
比較回路、９１〜９４ 論理和回路、９５〜９９ 論
理積回路、１０１論理積回路群、１１１ 二次元パター
ン記憶部、１１３ 期待値発生回路、１１５ 論理和回
路、１２１ ダイナミックバーイン用パターン発生回
路、１２１ｘ ダイナミックバーイン用パターン発生回
路、１２２ ＬＦＳＲ回路、１２７シフトレジスタ、１
３０ 論理和回路、１４０ データ入力用シフトレジス
タ、１４１〜１４３ ＦＦ、３０１ テストパターン生
成回路、３０２ テスト回路、３０３ ＲＡＭコア、３
１２，３１３ シフトレジスタ、３１５ ＲＡＭ、３１
６ スキャンパス、３１７ フリップフロップ、３１９
パイプライン、３２１，３２２ フリップフロップ、
３２３ セレクタ、３２４ ＡＮＤ回路、３２５ ＮＯ
Ｔ回路、３２６ ＯＲ回路、３２７ ＮＯＲ回路、３３
１ ＲＡＭコア、３３１ 非同期ＲＡＭコア、３３２
スキャンパス、３３２ａ レジスタ、３３２ｂ 第１の
セレクタ、３３２ｃ 第２のセレクタ、３３２ｄ ＯＲ
回路、３３２ｅ ＮＡＮＤ回路、３３２ｆ ＡＮＤ回
路、３３３ ライトパルス発生器、３３４ セレクタ、
３３５ ＮＯＴ回路、３３６ ビットライト禁止信号入
力用ＡＮＤ回路、３３７ セレクタ、３４１ セレク
タ、３４４ ＡＮＤ回路、３４５ マーク検出手段、３
４６ シフトレジスタ、３４７ ＮＡＮＤ回路、３５１
セレクタ、３５２ 論理回路部、３５３，３５４ 論
理回路部、６００ 巡回性のシフトレジスタ、６０１
シフトインセレクタ、６０３ 第１のレジスタ部、６０
４ 第２のレジスタ部、６０６ａ 第１のフリップフロ
ップ、６０６ｂ第２のフリップフロップ、６０７ａ 第
１のセレクタ、６０７ｂ 第２のセレクタ、６１０ 制
御信号発生回路、６１１ テスト回路、６１３ テスト
パターン生成回路、６１４ アドレスパターン発生回
路、６１５ ＲＡＭコア、６１５メモリコア、６２１
制御信号発生回路、６２２ アドレス発生回路、６２３
バーインパターン発生回路、６２４ データ入力回路、
６２５ テストパターン発生回路、６３１ テスト回
路、６３２ ＲＡＭコア、７０１ パワーオンリセット
回路、７０２ セルフテスト回路、７０２ａ マイクロ
コンピュータ、７０３ ＲＡＭ、７０４ 冗長回路、７
０４ａ 冗長回路、７０４ｂ 冗長回路、７０４ｃ 冗
長回路、７０４ｄ 冗長回路、７０５ 論理回路、７０
６ レジスタ回路、７０６ａ ＡＮＤ回路、７１１〜７
１５ セレクタ、７２１〜７２５セレクタ、７３１〜７
３５ セレクタ、７４０ 信号指定部、７４１〜７４５
ＡＮＤ回路、７５０ 制御素子群、７５１ インバータ
回路、７５２ ＯＲ回路、７７１〜７７３ セレクタ、
７７４ ＯＲ回路、７８１〜７８３ セレクタ、７８４
ＯＲ回路、７９１〜７９４ セレクタ、８００ 信号
指定部、８０１〜８０３ ＡＮＤ回路、８１１〜８１３
セレクタ、８２１〜８２３ セレクタ、８３１〜８３
３ セレクタ、８４０ 信号指定部、８４１〜８４３
ＡＮＤ回路、８６１，８６２ ＯＲ回路、８６３ ＯＲ
回路、８７１〜８７５ セレクタ、８８１〜８８５ セ
レクタ、８９０ 信号指定部、８９１〜８９４ ＡＮＤ
回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−310046（ＪＰ，Ａ) 特開 平４−221781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G11C 29/00 671

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のスキャンレジスタを直列に接続し
    てスキャンパスを構成してなる半導体メモリの検査装置
    において、 前記スキャンレジスタは、 外部からの比較イネーブル信号に基づいて外部からの期
    待データ信号と外部からのデータ入力信号とを比較する
    比較回路と、 外部からのシフトモード制御信号に基づいて、直列デー
    タ信号と前記データ入力信号とを選択して出力するセレ
    クタ手段と、 前記セレクタ手段からの出力データが所定のタイミング
    で取り込まれるフリップフロップ回路と、 前記比較回路からの信号に基づいて前記フリップフロッ
    プ回路を特定の値にリセットするリセット手段と、 外部からデータ保持制御信号が入力されないときは外部
    からの周期的なクロック信号に基づく前記所定のタイミ
    ングにしたがって前記フリップフロップ回路のデータ取
    り込みを許容する一方、外部から前記データ保持制御信
    号が入力されたときは前記フリップフロップ回路のデー
    タを前記フリップフロップ回路に保持させ続けるデータ
    保持制御手段とを備える半導体メモリの検査装置。
  2. 【請求項２】 前記データ保持制御手段は、前記データ
    保持制御信号が入力された際に前記クロック信号の入力
    の如何にかかわらず前記フリップフロップ回路へ前記所
    定のタイミングを規定するタイミング信号を停止するタ
    イミング停止回路を含む、請求項１記載の半導体メモリ
    の検査装置。
  3. 【請求項３】 前記セレクタ手段および前記データ保持
    制御手段は、 出力端子、制御入力端子、および一対の信号入力端子を
    有する第１のセレクタ回路と、 出力端子、制御入力端子、および一対の信号入力端子を
    有し、前記出力端子が前記第１のセレクタの一方の信号
    入力端子に接続される第２のセレクタ回路とを備え、 前記セレクタ手段は、 前記第２のセレクタ回路の一方の信号入力端子に接続さ
    れ前記直列データ信号が入力される第１の入力端子と、 前記第１のセレクタ回路の他方の信号入力端子に接続さ
    れ前記データ入力信号が入力される第２の入力端子と、 前記第１のセレクタ回路の前記制御入力端子に接続され
    前記シフトモード制御信号が入力される第３の入力端子
    とを備え、 前記データ保持制御手段は、 前記第２のセレクタ回路の他方の信号入力端子に接続さ
    れ前記フリップフロップ回路のデータ出力端子に接続さ
    れるデータ帰還用のループ配線と、 前記第２のセレクタ回路の前記制御入力端子に接続され
    前記データ保持制御信号が入力される第４の入力端子と
    を備える、請求項１記載の半導体メモリの検査装置。
  4. 【請求項４】 前記データ保持制御手段は、 前記フリップフロップ回路のデータ出力端子に接続され
    るデータ帰還用のループ配線と、 前記データ保持制御信号を受けたときに、前記セレクタ
    手段からの出力データに代えて、前記ループ配線にて伝
    達される前記フリップフロップ回路からの出力データを
    選択し、該フリップフロップ回路へ出力するデータ選択
    回路とを備える、請求項１記載の半導体メモリの検査装
    置。
  5. 【請求項５】 前記比較回路の出力信号が前記フリップ
    フロップ回路のリセット入力端子に与えられる、請求項
    １、請求項２、請求項３または請求項４記載の半導体メ
    モリの検査装置。
  6. 【請求項６】 前記リセット手段は、前記比較回路の出
    力信号に基づいて前記フリップフロップ回路の前記出力
    データの帰還を禁止する帰還禁止素子を備える、請求項
    ３または請求項４記載の半導体メモリの検査装置。
  7. 【請求項７】 複数のスキャンレジスタを直列に接続し
    てスキャンパスを構成してなる半導体メモリの検査装置
    において、 前記スキャンレジスタは、 クロック信号と期待データ信号とデータ入力信号とを受
    け、前記期待データ信号と前記データ入力信号とを比較
    しその比較結果をクロック信号に同期して出力 する比較
    回路と、 前記クロック信号を受けるクロック端子と、前記スキャ
    ンパスの直列データ信号を受けて前記クロック信号に同
    期して当該直列データ信号を取り込むためのデータ入力
    端子と、前記比較回路の比較結果を受けて特定の値にリ
    セットするためのリセット端子とを含んだフリップフロ
    ップ回路とを備える半導体メモリの検査装置。
  8. 【請求項８】 前記スキャンレジスタは、前記直列デー
    タ信号および前記フリップフロップ回路の出力するデー
    タ信号を選択して前記フリップフロップ回路のデータ入
    力端子に出力するセレクタ手段をさらに備える請求項７
    記載の半導体メモリの検査装置。
  9. 【請求項９】 前記セレクタ手段は、前記データ入力信
    号をさらに選択して前記フリップフロップ回路のデータ
    入力端子に出力する、請求項８記載の半導体メモリの検
    査装置。
  10. 【請求項１０】 前記スキャンレジスタは、前記クロッ
    ク信号の入力の如何にかかわらず前記フリップフロップ
    回路への前記クロック信号の供給を停止する停止回路を
    備える、請求項７記載の半導体メモリの検査装置。
  11. 【請求項１１】 前記セレクタ手段は、前記データ入力
    信号および前記直列データ信号を選択して前記フリップ
    フロップ回路のデータ入力端子に出力する、請求項１０
    記載の半導体メモリの検査装置。
  12. 【請求項１２】 複数のスキャンレジスタを直列に接続
    してスキャンパスを構成してなる半導体メモリの検査装
    置において、 期待データ信号とデータ入力信号とを受け、前記期待デ
    ータ信号と前記データ入力信号とを比較しその比較結果
    を出力する比較回路と、 クロック信号を受けるクロック端子および前記スキャン
    パスの直列データ信号を受けるデータ入力端子を有し、
    前記クロック信号に同期して前記直列データ信号を取り
    込むフリップフロップ回路と、 前記フリップフロップ回路のデータ出力端子から前記フ
    リップフロップ回路の前記データ入力端子にデータを帰
    還させるためのループ配線と、 前記比較回路の比較結果に基づいて、前記ループ配線に
    より前記フリップフロ ップ回路の出力データの帰還を禁
    止する帰還禁止素子とを含む、半導体メモリの検査装
    置。
  13. 【請求項１３】 前記スキャンレジスタは、前記帰還禁
    止素子の出力および前記スキャンパスの直列データ信号
    を選択して前記フリップフロップ回路のデータ入力端子
    へ出力するセレクタ手段を備える、請求項１２記載の半
    導体メモリの検査装置。
  14. 【請求項１４】 前記スキャンレジスタは、前記データ
    入力信号および前記セレクタ手段の出力端子から出力さ
    れるデータを入力し、そのいずれかを選択して前記フリ
    ップフロップ回路のデータ入力端子へ出力する別のセレ
    クタ手段をさらに備える、請求項１３記載の半導体メモ
    リの検査装置。
  15. 【請求項１５】 前記スキャンレジスタは、前記データ
    入力信号および前記直列データ信号を選択して出力する
    セレクタ手段と、前記セレクタ手段の出力および前記帰
    還禁止素子の出力を選択して前記フリップフロップ回路
    のデータ入力端子へ出力する別のセレクタ手段とを備え
    る、請求項１２記載の半導体メモリの検査装置。
  16. 【請求項１６】 前記比較回路は、比較イネーブル信号
    を受けてその比較イネーブル信号に基づき比較結果を出
    力する、請求項７〜１５のいずれかに記載の半導体メモ
    リの検査装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3691170B2 (ja) * 1996-08-30 2005-08-31 株式会社ルネサステクノロジ テスト回路
JP3614993B2 (ja) * 1996-09-03 2005-01-26 株式会社ルネサステクノロジ テスト回路
JPH11265597A (ja) 1998-01-16 1999-09-28 Mitsubishi Electric Corp 半導体集積回路装置
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JP2002071758A (ja) 2000-08-29 2002-03-12 Mitsubishi Electric Corp 半導体集積回路のテスト装置
JP4659244B2 (ja) * 2001-03-21 2011-03-30 富士通セミコンダクター株式会社 半導体記憶装置
WO2005017915A1 (ja) * 2003-08-18 2005-02-24 Fujitsu Limited 記憶装置および記憶装置の試験方法
JP4894376B2 (ja) * 2006-06-29 2012-03-14 富士通セミコンダクター株式会社 半導体集積回路装置
US8195995B2 (en) 2008-07-02 2012-06-05 Infineon Technologies Ag Integrated circuit and method of protecting a circuit part of an integrated circuit
JP2009043405A (ja) * 2008-10-20 2009-02-26 Panasonic Corp 半導体テスト回路と半導体テスト方法
KR102032892B1 (ko) * 2015-05-06 2019-10-16 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
JP6360610B1 (ja) 2017-11-22 2018-07-18 力晶科技股▲ふん▼有限公司 Ｓｒａｍ装置のための冗長回路、ｓｒａｍ装置、及び半導体装置
KR102453710B1 (ko) * 2018-02-12 2022-10-11 삼성전자주식회사 반도체 장치

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