JPH05241882A - 組込み自己試験用回路および自己試験を実行する方法 - Google Patents

組込み自己試験用回路および自己試験を実行する方法

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JPH05241882A
JPH05241882A JP4324604A JP32460492A JPH05241882A JP H05241882 A JPH05241882 A JP H05241882A JP 4324604 A JP4324604 A JP 4324604A JP 32460492 A JP32460492 A JP 32460492A JP H05241882 A JPH05241882 A JP H05241882A
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circuit
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test
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JP4324604A
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Nicholas J M Spence
ニコラス・ジェイ・エム・スペンス
Glen D Caby
グレン・ディー・キャビー
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors

Abstract

(57)【要約】 【目的】組込み自己試験（ＢＩＳＴ）のための組合わせ
型データ生成器およびデータ分析器が提供される。 【構成】 組込み自己試験回路は、集積回路内で被試験
回路の動作を確認する。ＢＩＳＴは線形帰還シフト・レ
ジスタ（ＬＦＳＲ）により一連の試験ベクトルを生成
し、この試験ベクトルを被試験回路に送る。試験ベクト
ルに応答して被試験回路から出力された信号は送り返さ
れて、所定の方法でＬＦＳＲ内に蓄積して、試験シグネ
チャとなる。このようにして、試験ベクトルを生成する
ＬＦＳＲ内の同一の部品が試験シグネチャの蓄積をも行
う。蓄積した試験シグネチャは次の試験ベクトルとして
用いることもできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に、組込み自己
試験回路に関する。さらに詳しくは、組込み自己試験の
ための組合わせ型データ生成器およびデータ分析器に関
する。
【０００２】
【従来の技術】多くの回路設計において、特に用途を特
定した集積回路（ＡＳＩＣ--application specific int
egrated circuit ）においては、アーキテクチャ内に組
込み自己試験（ＢＩＳＴ--built-in self test）機能を
持ち、製造中やその後の稼動中の現場でのチェックのた
めに効率的な試験を行えるようにすることが望ましい。
ＢＩＳＴ回路設計の利点としては、製造者が試験される
回路の機能と動作のチェックを行うための専用の試験装
置を組み込むための時間と費用とを負担する必要がない
という試験効率の良さがあげられる。ＢＩＳＴ回路は集
積回路（ＩＣ）内に入れられるので、外部の制御信号に
より作動されて回路の機能試験を行うことができる。さ
らに、ＢＩＳＴ回路を用いると、被試験回路をＩＣの通
常の動作速度、たとえば５０ＭＨｚで確認することがで
きる。これに対して多目的の市販のＩＣテスタは、通常
１ＭＨｚで動作する。
【０００３】
【発明が解決しようとする課題】ＢＩＳＴ法の欠点は、
ＢＩＳＴ回路素子のためにＩＣ内に物理的な面積を割り
当てなければならないことで、このために通常の機能部
品のためのスペースが小さくなる。このように、ＢＩＳ
Ｔ回路をチップ上に持つことの利点や特徴と、ＢＩＳＴ
回路がなければ通常の機能に利用することのできるＩＣ
の物理的面積が失われることとのバランスをとらなけれ
ばならない。
【０００４】このため、必要とされるのは、最小限の使
用可能なＩＣ面積を用いる改善されたＢＩＳＴ回路であ
る。
【０００５】図１には従来のＢＩＳＴ回路が示され、こ
れには被試験回路１２に対して無作為の試験ベクトルを
送るデータ生成器１０が含まれ、回路１２は試験ベクト
ル上で動作して、その結果の出力信号を発生し、データ
分析器１４に送る。データ生成器１０とデータ分析器１
４との同期および制御は、コントローラ１６により実行
される。データ分析器１４の通常の動作では、シグネチ
ャ・アルゴリズムが利用され、被試験回路１２から出力
された信号が所定の方法で蓄積され、データ分析器１４
の内部レジスタに格納される。線形帰還型シフト・レジ
スタ（ＬＦＳＲ）として知られるこのような蓄積レジス
タは、当産業では広く認知されている。共通の組の試験
ベクトルを与えられたとき、正常に動作している被試験
回路１２は、試験パターンが被試験回路１２を通じて与
えられ、データ分析器１４に蓄積されると、同じ出力信
号と同じ結果のシグネチャとを発生することになってい
る。蓄積プロセスの最後で、結果のシグネチャは端子１
８を介してオフ・ロードされて、既存の良好な回路によ
り以前発生された有効なシグネチャと比較される。有効
なシグネチャと一致しない被試験回路は、不良と判定さ
れる。上記に解説された従来の技術のＢＩＳＴ回路は、
ＩＣ内に余剰の面積を有する用途に関しては、満足の行
く動作を行う。しかし多くの回路設計は、スペースに敏
感で、使用可能なＩＣ面積を効率よく利用して機能部品
のための面積を最大限にすることを必要としている。こ
のため、ＢＩＳＴ回路にはいくつかの利点があるにも関
わらず、ＢＩＳＴ機能部のスペース上の要件を最小限に
することを重要視しなければならない。
【０００６】
【課題を解決するための手段】簡単に述べると、本発明
は、試験ベクトルを生成して、この試験ベクトルに応答
して被試験回路から出力される信号を蓄積することによ
り、被試験回路の動作を試験する組込み自己試験（ＢＩ
ＳＴ）回路によって構成される。線形帰還型シフト・レ
ジスタ（ＬＦＳＲ）には、被試験回路から出力された信
号を受け取るために結合された第１入力と、被試験回路
に試験ベクトルを送るための出力とが含まれる。
【０００７】また別の観点においては、本発明は、被試
験回路の組込み自己試験（ＢＩＳＴ）回路を実行する方
法であって、本方法は、線形帰還型シフト・レジスタ
（ＬＦＳＲ）により試験ベクトルを生成する段階と、こ
の試験ベクトルを被試験回路に送ってそれに応答して出
力信号を設ける段階と、ＬＦＳＲ内に所定の方法により
被試験回路から出力された信号を蓄積して試験シグネチ
ャ（test signature）を設ける段階とから構成される。
【０００８】図２では、ＢＩＳＴ回路２０は集積回路の
一部として示され、これには被試験回路２４にＮビット
の幅の試験ベクトルを送る出力を有する組合わせ型デー
タ生成器／データ分析器２２が含まれる。被試験回路２
４から出力されるＮビットの幅の信号は、データ生成器
／分析器２のデータ入力に与えられ、Ｎビットの試験ベ
クトルに対する被試験回路２４からの応答を蓄積する。
この蓄積のプロセスは、通常ＬＦＳＲにより実行され、
試験サイクルが終了すると与えられた組の試験ベクトル
に応答して、被試験回路２４のシグネチャが発生され
る。
【０００９】コントローラ２６は、データ生成器／分析
器２２の動作を同期させ制御する制御信号を発生する。
試験サイクル中に、所定の数の試験ベクトルが被試験回
路２４に送られ、その応答はデータ生成器／分析器２２
内に試験シグネチャとして蓄積される。たとえば、ラン
ダム・アクセス・メモリ（ＲＡＭ）型の被試験回路で
は、試験ベクトルはアドレス可能なメモリ位置のそれぞ
れに書き込まれ、ＬＦＳＲに読み戻される。試験サイク
ルが終了すると、データ生成器／分析器２２は、端子２
８を通じて結果の試験シグネチャを順次、比較回路構成
（図示せず）に送り込み、既知の良品回路から以前に演
算された有効シグネチャとつき合わせて評価して、被試
験回路２４が正常に動作しているか否かを判定する。
【００１０】本発明の１つの重要な特徴は、データ生成
器の機能とデータ分析器の機能とを、共通の部品を用い
る１つの回路内に組み合わせたことである。そのために
ＢＩＳＴ機能のための物理的な面積は、図１に示される
従来の技術による実行例に比較して半分以上小さくなっ
ている。
【００１１】図３に、データ生成器／分析器２２の詳細
をさらに示すが、これにはＬＦＳＲとして構築される４
個の直列に結合されたセルであるセル１，セル２，セル
３およびセルＮが含まれる。ＬＦＳＲの通常の長さは１
６であるが、妥当な数のセルであればこの直列チェーン
に含めることができる。チェーンにセルを追加すると、
試験シグネチャの幅が広くなり、与えられた組の試験ベ
クトルに対して独自のシグネチャが増えるので試験性能
が改善される。独自の試験シグネチャの数が多くなる
と、被試験回路内の第２不良が第１不良を打ち消して有
効シグネチャを発生する機会が減る。
【００１２】セル１が詳細に示されるが、セル２ないし
Ｎが同一の構成を持つという理解を前提とする。セル１
は、読み込み（READ）制御信号を受け取るために結合さ
れた第１入力を有するＡＮＤゲート３０によって構成さ
れる。ＡＮＤゲート３０の出力は、排他的ＯＲゲート３
２の第１入力に結合され、このゲートの出力はマルチプ
レクサ３４の第１入力に結合されている。マルチプレク
サ３４の第２入力は、走査入力（SCAN IN ）信号を受け
取る。セル１に関しては、走査入力信号は、接地電位に
送られ、論理１を受け取ってＬＦＳＲの初期化が行われ
る。排他的ＯＲゲート３２の第２入力も、走査入力信号
を受け取る。マルチプレクサ３４の出力は、フリップフ
ロップ３６のＤ入力に結合される。フリップフロップ３
６のクロック入力は、クロック（CLOCK ）信号を受け取
り、フリップフロップ３６のＱ出力は、マルチプレクサ
３４の第３入力に結合されて、さらにＮビットの試験ベ
クトル（TEST VETOR）のうち１ビットを設けて被試験回
路２４に送る。２ビットの選択（SELECT）信号がマルチ
プレクサ３４を制御して、その３つの入力のうちの１つ
をフリップフロップ３６のＤ入力に対する入力信号とし
て選択する。マルチプレクサ３４は、２台の２入力マル
チプレクサとして実現してもよい。
【００１３】図３には特に図示されていないが、セル
２，セル３およびセルＮにもそれぞれ、ＡＮＤゲート３
０，排他的ＯＲゲート３２，マルチプレクサ３４および
フリップフロップ３６が含まれる。読み込み制御信号
が、セル１ないしＮのＡＮＤゲート３０の第１入力に送
られる。クロック信号は、フリップフロップ３６のクロ
ック入力に送られ、選択信号はセル１ないしＮのマルチ
プレクサ３４の制御入力に与えられる。セル２の走査入
力信号は、セル１のフリップフロップ３６のＱ出力から
来て、セル３の走査入力信号は、セル２のフリップフロ
ップ３６のＱ出力から導出される。同様に、セルＮの走
査入力信号は、先行するセル（セル３）のフリップフロ
ップ３６のＱ出力から導出される。セル２ないしＮのフ
リップフロップ３６のＱ出力により、Ｎビットの試験ベ
クトルの残りのビットが与えられる。
【００１４】被試験回路２４は、その設計機能により試
験ベクトル上で動作して、Ｎビットの出力信号を発生す
る。被試験回路２４に関する前述のＲＡＭの例では、そ
の機能は単純にデータを読み書きすることである。被試
験回路２４から出力された信号のそれぞれのビットは、
セル１ないしＮのそれぞれのＡＮＤゲート３０の第２入
力に送られる。
【００１５】セル１ないしＮにおけるＬＦＳＲ法では、
帰還（フィードバック）技術を用いて使用可能な状態の
数、ひいては１組の試験ベクトルに応答する独自の結果
としての試験シグネチャの数を最大限にする。特定の長
さのＬＦＳＲに関して最大数の独自の試験シグネチャを
得るための式と表による文献に、いくつかの帰還技術が
よく説明されている。本件の簡単な例では、セルＮのフ
リップフロップ３６の出力信号が、インバータ４０を通
じてセル１およびセル２の排他的ＯＲゲート３２の第３
入力に結合されている。セル３およびセルＮの排他的Ｏ
Ｒゲート３２の第２入力は固定された論理０を受け取
る。
【００１６】データ生成器／分析器２２の一例としての
動作は以下のように進行する。ここでも被試験回路２４
は、ＲＡＭとする。試験サイクルの第１段階は、アドレ
ス（ADDRESS ）制御信号によりＲＡＭの所定の位置に無
作為な試験ベクトルを書き込むことである。ＲＡＭが一
杯になると、ＢＩＳＴ２０は試験サイクルの第２段階で
試験ベクトルを読み返して、セル１ないしＮのＬＦＳＲ
内で試験シグネチャを構築する。
【００１７】読み込み制御信号，選択信号およびアドレ
ス制御信号は、組合わせ論理によりコントローラ２６内
で生成される。たとえば、アドレス信号はカウンタ回路
によって生成され、その最上位ビットが読み込み制御信
号となる。読み込み制御信号は論理０から始まり、デジ
タル・スイッチとして動作するセル１ないしＮのＡＮＤ
ゲート３０により、被試験回路２４からの出力信号を禁
止する。ＡＮＤゲート３０はＲＡＭの試験において有用
なオプションの部品である。
【００１８】選択制御信号は、マルチプレクサ３４の第
２入力に送られた論理０をセル１のフリップフロップ３
６のＤ入力に送るように設定される。クロック・サイク
ルがあと３回行われると、論理０は、セル２ないしＮを
波状に伝わり（リップルして）、セル１ないしＮのフリ
ップフロップ３６のＱ出力で「００００」を生成する。
「００００」試験ベクトルは、被試験回路２４に送ら
れ、アドレス制御信号に指定された第１アドレス、すな
わち位置「００００」に格納される。
【００１９】選択信号は状態を変えて、排他的ＯＲゲー
ト３２の出力信号をセル１ないしＮのフリップフロップ
３６のＤ入力に送る。ＲＡＭ書き込みモードでは、排他
的ＯＲゲート３２は、帰還（FEEDBACK）信号（セル１〜
２）と、前のセルからの走査入力信号（セル１〜Ｎ）と
を受け取る。たとえば、セル１のフリップフロップ３６
のＱ出力がセル２の走査入力信号を設ける。論理０の読
み込み制御信号は、被試験回路２４の出力信号が、排他
的ＯＲゲート３２に到達することを阻止する。このた
め、セル１の排他的ＯＲゲート３２の入力信号は、論理
０の走査入力信号と、インバータ４０からの論理１の帰
還信号であり、それによって試験ベクトル信号の最も左
側のビットに関して論理１の出力信号を生成する。同様
にセル２の排他的ＯＲゲート３２の入力信号は、セル１
のフリップフロップ３６のＱ出力から来た論理０の走査
入力信号と、インバータ４０の出力からの論理１の帰還
信号であり、論理１の出力信号を生成する。セル３およ
びセルＮの排他的ＯＲゲートの出力信号は論理０のまま
となり、その両方に関して入力信号は論理０となる。次
のクロック・パルスの後で、第２試験ベクトル信号は、
セル１ないしＮのフリップフロップ３６のＱ出力におい
て、それぞれ「１１００」となる。アドレス制御信号が
増分され、「１１００」試験ベクトルがＲＡＭの第２ア
ドレス位置「０００１」に書き込まれる。同時に、セル
１ないしＮの排他的ＯＲゲート３２は第３試験ベクトル
を「１０１０」と計算する。このプロセスは、アドレス
と生成試験ベクトルを増分し続けて、被試験ＲＡＭ回路
２４の各位置が試験ベクトルにより占有されるまで増分
される。
【００２０】試験サイクルの第２（読み込み）段階中
に、読み込み制御信号は論理１に設定され、アドレス制
御信号は「００００」から再び始まる。カウンタは、最
上位ビットを読み込み制御信号として、それより下位の
ビットをアドレス制御信号として用いてＲＡＭを試験す
るときに、制御信号を簡単に生成することができる。簡
単にするために、セル１ないしＮのフリップフロップ３
６の最終的な状態も論理０と仮定する。被試験回路２４
から出力された信号はセル１ないしＮの排他的ＯＲゲー
ト３２に入る。セル１では、第１メモリ位置から読み出
された試験ベクトル「００００」の第１ビットが、イン
バータ４０の出力から来た論理１の帰還信号および論理
０の走査入力信号と結合する。セル１ないしＮのフリッ
プフロップ３６のＱ出力は、１クロック・サイクル後に
「１１００」になる。被試験ＲＡＭ回路２４から読み出
された第２信号は「１１００」を検索し、フリップフロ
ップ３６のＱ出力は、もう１クロック・サイクル後に
「００００」に変わる。被試験ＲＡＭ回路２４から読み
出された第３信号は「１０１０」であり、３６のＱ出力
は「１１１０」になる。
【００２１】ＲＡＭ回路全体を読み出した後で、セル１
ないしＮのフリップフロップ３６のＱ出力における最終
値が、試験シグネチャになる。被試験ＲＡＭ回路２４が
正常に動作しているとすると、試験シグネチャは有効で
反復可能なものとなる。すなわち２４のような他の被試
験回路も、上記の配列の試験ベクトルを与えられると同
じ試験シグネチャを生成することになる。試験サイクル
の最後で、試験シグネチャは端子２８から順にシフトさ
れて、有効な試験シグネチャと比較される。ＢＩＳＴ回
路２０を動作不能にするには、選択制御信号がフリップ
フロップ３６の出力信号を、マルチプレクサ３４を通じ
てそのＤ入力に戻るようにする。このため試験ベクトル
は、「００００」のままになる。
【００２２】以上の試験プロセスは、被試験ＲＡＭ回路
の１例を説明する。別の実施例においては、試験サイク
ルを数回繰り返して（多重読み／書きサイクル）から、
最終的な試験シグネチャをオフロードしてもよい。ある
いは、試験ベクトルでなんらかの機能または動作を行う
被試験回路に関して、読み込み制御信号を論理１のまま
にして、被試験回路から得られた前回の試験ベクトルを
計算して、次の試験ベクトルを求めることもできる。
【００２３】以上説明されたものは、ＩＣ内でＢＩＳＴ
動作を実行する新規の組合わせ型データ生成器および分
析器である。共通の部品の間でデータ生成と分析の機能
を共有することにより、ＢＩＳＴ回路はより小さな物理
的面積を用いて、通常の機能部品のためにより多くの貴
重な空間を残すことになる。本発明の特定の実施例が図
示および解説されたが、他の修正および改良も当業者は
思い付くことであろう。本発明は、図示された特定の形
式に制限されるものではなく、添付の請求項は本発明の
精神と範囲から逸脱しないすべての修正案を包括するも
のである。
【図面の簡単な説明】
【図１】従来の技術のＢＩＳＴ回路を示すブロック図で
ある。
【図２】組合わせ型データ生成器およびデータ分析器を
もつＢＩＳＴ回路を示すブロック図である。
【図３】組合わせ型データ生成器およびデータ分析器の
詳細をさらに示す概略ブロック図である。
【符号の説明】
２２ データ生成器／分析器 ２４ 被試験回路 ２６ コントローラ ２８ 端子 ３０ ＡＮＤゲート ３２ 排他的ＯＲゲート ３４ マルチプレクサ ３６ フリップフロップ ４０ インバータ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 試験ベクトルを生成して、この試験ベク
    トルに応答して被試験回路から出力される信号を蓄積す
    ることにより、被試験回路の動作を試験する組込み自己
    試験（ＢＩＳＴ）回路であって：第１入力と出力とを有
    する線形帰還シフト・レジスタ（ＬＦＳＲ）（２２）で
    あって、前記第１入力は被試験回路から出力される信号
    を受け取るために結合され、前記出力が被試験回路に対
    して試験ベクトルを供給する線形帰還シフト・レジスタ
    （２２）；によって構成されることを特徴とするＢＩＳ
    Ｔ回路。
  2. 【請求項２】 前記ＬＦＳＲの第１セルが：第１，第２
    および第３入力と出力とを有する排他的ＯＲ（３２）ゲ
    ートであって、前記第１入力は被試験回路からの前記出
    力信号の第１信号を受け取り、前記第２入力は第１走査
    入力信号を受け取り、前記第３入力は前記ＬＦＳＲの第
    ２セルからの第１帰還信号を受け取る排他的ＯＲゲート
    （３２）；第１，第２および第３入力を有し、さらに制
    御入力と出力とを有するマルチプレクサ回路（３４）で
    あって、前記第１入力は前記排他的ＯＲゲートの前記出
    力に結合され、前記第２入力は前記第１走査入力信号を
    受け取り、前記制御入力は第１制御信号を受け取るマル
    チプレクサ回路（３４）；およびデータ入力，クロック
    入力および出力を有するフリップフロップ回路（３６）
    であって、前記データ入力は前記マルチプレクサ回路の
    前記出力に結合され、前記出力は前記ＬＦＳＲの前記出
    力と、前記マルチプレクサ回路の前記第３出力とに結合
    され、前記出力はさらに、第２走査入力信号をＬＦＳＲ
    の第３セルに供給し、前記クロック入力がクロック信号
    を受け取る、フリップフロップ回路（３６）；によって
    構成されることを特徴とする請求項１記載のＢＩＳＴ回
    路。
  3. 【請求項３】 被試験回路の組込み自己試験（ＢＩＳ
    Ｔ）を実行する方法であって：線形帰還シフト・レジス
    タ（ＬＦＳＲ）により試験ベクトルを生成する段階；前
    記試験ベクトルを被試験回路に送り、それに応答して出
    力信号を設ける段階；および被試験回路からの前記出力
    信号を所定の方法で、前記ＬＦＳＲ内に蓄積して、試験
    シグネチャを設ける段階；によって構成されることを特
    徴とする方法。
JP4324604A 1991-11-12 1992-11-11 組込み自己試験用回路および自己試験を実行する方法 Pending JPH05241882A (ja)

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