JP2572497B2

JP2572497B2 - 論理誤り検出のための内蔵自己テストを持つ集積回路チップ

Info

Publication number: JP2572497B2
Application number: JP3286497A
Authority: JP
Inventors: マティアス、グリュッツナー; コールト、ウイルヘルム、シュタルケ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-02-21
Filing date: 1991-10-31
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: EP0499671A1; US5239262A; DE69126199D1; EP0499671B1; DE69126199T2; JPH0627199A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも一つの組合
わせ論理回路を含む論理誤り検出のための内蔵自己テス
トを持つ集積回路チップに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】

コートＷ．スターク（Cort W. Starke）は、ＩＢＭ研
究開発誌（IBM Journal of Research and Development ）、Ｖｏ
ｌ．３４、Ｎｏ．２／３、１９９０年３／５月号、３５
５から３６２ページに掲載の論文『ＶＬＳＩＣＯＭＳ
システム／３７０プロセッサ内のテスト性及び診断の
ための設計（Design for testability and diagnosis i
n a VLSI CMOS System／３７０ processor）』におい
て、論理誤り検出のためのオンチップ・テストパターン
生成及びオンチップ・テスト応答評価を組み込む組合わ
せ論理回路の設計について説明する。この論文内におい
ては、この組合わせ論理回路は、テスト走査経路を形成
するように構成されたシフト・レジスタ・ラッチ（shif
t register latche 、ＳＲＬ）によって典型的なレベル
センシティブ・スキャンデザイン（level-sensitive sc
an design 、ＬＳＳＤ）に互いに結合される。テストパ
ターンは、擬似ランダムパターン生成器として構成さ
れ、このチップ上に実現される線型フィードバック・シ
フトレジスタ（linear feedback shift register、ＬＦ
ＳＲ）によって生成される。テストパターンを加えるた
めにシフトレジスタ・ラッチがテスト走査経路を介して
ロードされる。次に、システムクロックがシステムの１
動作サイクルを実行するために一度パルス発生される。
システムクロックが加えられた後、テスト応答がシフト
レジスタ・ラッチからテスト走査経路を介してさらに評
価を行なうためにシフトアウトされる。ただし、上の論
文は、この擬似ランダムテストパターンの重み付けにつ
いては記述しない。

【０００３】ロバートＷ．バセット（Robert W. Bass
ett ）らは、ＩＥＥＥ『コンピュータの設計と試験』
（IEEE Design & Test of Computers ）、１９９０年４
月号、ページ１５から２７に掲載の論文『高密度論理要
素の低コストテスト（Low-costtesting of high-densit
y logic components ）』において、シフトレジスタ・
ラッチ（shift register latches、ＳＲＬ）及びレベル
センシティブ・スキャンデザイン（level-sensitive sc
an design 、ＬＳＳＤ）を持つ組合わせ論理回路のため
の重み付けされたランダムパターン・テスタ（weighted
random patterntester、ＷＲＰＴ）について説明して
いる。テストパターンが線型フィードバック・シフトレ
ジスタ（linear feedback shift register、ＬＦＳＲ）
によって生成され、これらが次に重み格納テーブルに接
続された重み論理にパスされる。このテーブルは、組合
わせ論理回路の任意のシフトレジスタ・ラッチに対する
テスト重みを含む。こうして格納されたテスト重みは、
次に、シフトレジスタ・ラッチに加えられる。ここで
も、システムクロックが一度パルスされ、テスト応答が
評価及び誤り検出のためにシフトアウトされる。特に、
重み格納テーブルのために、この論文に説明されるテス
タは、重み付けを与えられないテスタと比較してかなり
多くのハードウエアを必要とし、従って、このテスタは
チップ上に搭載することができない。

【０００４】本発明の目的は、論理誤り検出のための内
蔵自己テスト及び重み付けされた擬似ランダムテストパ
ターンを有する集積回路チップを提供することにある。

【０００５】

【課題を解決するための手段】この目的は請求項１に従
う集積回路チップによって解決される。

【０００６】テスト重みが重み格納テーブルから取り出
される先行技術とは対照的に、本発明は、テスト重みを
いわゆる”有限状態マシーン”あるいは”逐次マシー
ン”、つまり、格納することなしに有限数のテスト重み
を生成する回路の助けをかりて生成する。従って、重み
格納テーブルあるいはこれに類似するものは必要ではな
く、テスタ全体をチップ上に組み込むことが可能であ
る。

【０００７】さらに、特定の回路、つまり、比較器等
は、一つのチップファミリーの異なるチップに対して類
似するため、同一のテスタを全てのこれら異なるチップ
上に使用することができる。つまり、テスタの構成は、
チップファミリーにのみ依存し、個々のチップには依存
しない。

【０００８】本発明の実施例においては、テスト重みは
シフトレジスタ、特に、線型フィードバックテストレジ
スタ、あるいは、例えば、１６進カウンタ等のためのカ
ウンタレジスタによって生成される。これらレジスタ
は、いわゆる”有限状態マシーン”として機能し、要求
されるテスト重みを生成する可能性を与える。これらレ
ジスタは、これらの状態の全てを通じてランすること
も、あるいは全ての可能な状態のサブセットを通じての
みランすることもある。

【０００９】本発明のもう一つの実施例においては、重
み生成回路はチップの全てのいわゆる”論理コーン（lo
gic cone）の平均幅とほぼ同一のビット数を持つ。”論
理コーン”は組合わせ論理回路の一つのラッチあるいは
一つの出力に影響を及ぼす全ての信号及び全ての論理ゲ
ートによって定義される。この実施態様においては、重
み生成回路は一つの論理コーンの全ての信号に対する重
みを生成する。同一の重みがチップの全ての他の論理コ
ーンにも加えられる。この方針の助けをかりると、重み
生成回路のビットの数は最大数のシフトレジスタラッチ
よりかなり小さくなり、従って、重み生成回路に対して
必要なハードウエアが削減される。

【００１０】一例として、３２ビットの一般データ及び
アドレスバス幅を持つチップに対しては、重み生成回路
のビット数は、このチップの全ての論理コーンの平均幅
に等しい４０である。

【００１１】本発明のさらにもう一つの実施例において
は、重み生成回路は０パーセントに近いあるいは１００
パーセントに近い２進”１”信号の平均パーセントを持
つ重み付けされた擬似ランダムテストパターンを生成す
るテスト重みの値を生成する。テスト重みに関する調査
の結果、１２．５パーセント及び８７．５パーセントの
値が有効であることがわかった。

【００１２】本発明のさらにもう一つの実施例において
は、重み生成回路は、テストパターンの少しの部分、例
えば、５から８パーセントが０パーセントあるいは１０
０パーセントに近い２進”１”信号の平均パーセントを
持ち、テストパターンの残りの部分が約５０パーセント
の２進”１”信号の平均パーセントを持つ重み付けされ
た擬似ランダムテストパターンを生成するテスト重みの
値を生成する。

【００１３】本発明のさらにもう一つの実施例において
は、重み生成回路は、同一の平均個数の２進”１”及
び”０”を持つ隣接信号に対する重み付けされたテスト
パターンを生成するテスト重みの値を生成する。これ
は、一つあるいはそれ以上のテストサイクルに対して適
用する。さらにテストするためには、２進”１”あるい
は”０”の別の平均個数が選択される。２進の”１”あ
るいは”０”の同一平均個数を持つ隣接信号の数はテス
タが使用される実際の集積回路チップに依存する。

【００１４】本発明は、レベルセンシティブ・スキャン
デザイン（ＬＳＳＤ）以外でも使用できる。さらに、本
発明は、ラッチ、走査経路等を含まない論理回路との関
連でも使用できる。このようなケースにおいては、重み
付けされたテストパターンは、論理回路、例えば、通常
の入力に加えられる。

【００１５】本発明の様々な実施例が以下に図面との関
連で詳細に説明される。

【００１６】

【実施例】図１には、集積回路チップ（９０）の部分
（１０）の回路及び要素が示されるが、これらは一体と
なってデジタル・コンピュータシステムの処理ユニッ
ト、制御ユニット等を形成する。集積回路チップ（９
０）は超大規模集積（ＶＬＳＩ）技術にて構築され、Ｌ
ＳＳＤ規則に従って設計される。

【００１７】図１に示される集積回路チップ（９０）の
部分（１０）は、複数の組合わせ論理回路（１２、１
３）及び複数のシフトレジスタ・ラッチ（１５ａ、１５
ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、１７ａ、１７
ｂ、１７ｃ）を含む。組合わせ論理回路（１２、１３）
は、ＡＮＤ−ゲート、ＯＲ−ゲート等を含むが、記憶要
素は含まない。

【００１８】シフトレジスタ・ラッチ（１５ａ、１５
ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、１７ａ、１７
ｂ、１７ｃ）はダブルラッチであり、これは、これらが
一つのビットを記憶し、同時にもう一つのビットを受信
できることを意味する。

【００１９】シフトレジスタ・ラッチ（１５ａ、１５
ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、１７ａ、１７
ｂ、１７ｃ）は、データライン（１９ａ、１９ｂ、１９
ｃ、１９ｄ、１９ｅ、１９ｆ、２０ａ、２０ｂ、２０
ｃ、２０ｄ、２０ｅ、２０ｆ、２１ａ、２１ｂ、２１
ｃ、２１ｄ、２１ｅ、２１ｆ）を介して組合わせ論理回
路（１２、１３）に接続される。全てのシフトレジスタ
・ラッチ（１５ａ、１５ｂ、１５ｃ、１６ａ、１６、１
６ｃ、１７ａ、１７ｂ、１７ｃ）には、図１に示されて
ないシステムクロックに対する入力が提供される。

【００２０】通常の動作においては、集積回路チップ
（９０）は、このシステムクロックにてクロックされ
る。システムクロックの各々のパルスととにもシフトレ
ジスタ・ラッチ（１５ａ、１５ｂ、１６ａ、１６ｂ、１
６ｃ、１７ａ、１７ｂ、１７ｃ）内に格納されている全
てのビットは、これらシフトレジスタ・ラッチ（１５
ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、１７
ａ、１７ｂ、１７ｃ）から組合わせ論理回路（１２、１
３）へと向かい、これら組合わせ論理回路（１２、１
３）をパスし、一連のシフトレジスタ・ラッチ（１５
ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、１７
ａ、１７ｂ、１７ｃ）の次の一つによって受信及び格納
される。組合わせ論理回路（１２、１３）を通過すると
き、対応するビットが集積回路チップ（９０）の関数の
部分として、例えば、加算関数等の部分として交換され
る。

【００２１】一例として、データライン（２０ａ）上に
存在するビットがシフトレジスタ・ラッチ（１５ｂ）内
に格納され、次に、第一のシステムクロックの後に、デ
ータライン（２０ｂ、２０ｃ）を介して組合わせ論理回
路（１２）へとパスされる。次に、恐らく交換を終えた
ビットは、次の一連のシフトレジスタ・ラッチ（１６
ｂ）によって受信される。次の一連のシステムクロック
によって、このビットはシフトレジスタ・ラッチ（１６
ｂ）内に格納され、データライン（２０ｄ、２０ｅ）を
介して次の一連の組合わせ論理回路（１３）へとパスさ
れる。ここでも恐らく交換を終えたビットは、次に、次
の一連のシフトレジスタ・ラッチ（１７ｂ）によって受
信され、このプロセスが繰り返される。

【００２２】シフトレジスタ・ラッチ（１５ａ、１５
ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、１７ａ、１７
ｂ、１７ｃ）はテストライン（２３ａ、２３ｂ、２３
ｃ、２ｄ、２４ａ、２４ｂ、２４ｃ、２４ｄ、２５ａ、
２５ｂ、２５ｃ、２５ｄ）を介して互いに接続される。
シフトレジスタ・ラッチ（１５ａ、１５ｂ、１５ｃ）と
テストライン（２３ａ、２３ｂ、２３ｃ、２３ｄ）がテ
スト走査経路（６５）を形成する。同様に、シフトレジ
スタ・ラッチ（１６ａ、１６ｂ、１６ｃ、１７ａ、１７
ｂ、１７ｃ）及びテストライン（２４ａ、２４ｂ、２４
ｃ、２４ｄ、２５ａ、２５ｂ、２５ｃ、２５ｄ）はもう
一つのテスト走査経路（６６、６７）を形成する。全て
のシフトレジスタ・ラッチ（１５ａ、１５ｂ、１５ｃ、
１６ａ、１６ｂ、１６ｃ、１７ａ、１７ｂ、１７ｃ）に
図１に示されないテストクロックのための入力が提供さ
れる。

【００２３】そのテスト動作において、集積回路チップ
（９０）は、最初にテストクロックにてクロックされ
る。テストクロックの各々のパルスによって、ビット
は、テスト走査経路（６５、６６、６７）に沿ってシフ
トレジスタ・ラッチ（１５ａ、１５ｂ、１５ｃ、１６
ａ、１６ｂ、１６ｃ、１７ａ、１７ｂ、１７ｃ）の一つ
から一連の次の一つへとシフトされその中に格納され
る。テスト走査経路（６５、６６、６７）の全てのシフ
トレジスタ・ラッチ（１５ａ、１５ｂ、１６ａ、１６
ｃ、１７ａ、１７ｂ、１７ｃ）が対応する一つのビット
を受信及び格納すると、システムクロックの一つのパル
スが実行される。前述の如く、シフトレジスタ・ラッチ
（１５ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ、
１７ａ、１７ｂ、１７ｃ）内に格納されたこれらビット
は、データライン（１９ａ、１９ｂ、１９ｃ、１９ｄ、
１９ｅ、１９ｆ、２０ａ、２０ｂ、２０ｃ、２０ｄ、２
０ｅ、２０ｆ、２１ａ、２１ｂ、２１ｃ、２１ｄ、２１
ｅ、２１ｆ）を介して組合わせ論理回路（１２、１３）
へとパスされ、これらは、一連の次のシフトレジスタ・
ラッチ（１５ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１
６ｃ、１７ａ、１７ｂ、１７ｃ）によって受信及び格納
される。受信されたこれらビットは恐らく交換され、次
に、テストクロックの複数のパルスによって、テスト走
査経路に沿ってシフトアウトされる。

【００２４】一例として、テストライン（２４ａ）上に
存在するビットがテストクロックの二つのパルスにてテ
スト走査経路（６６）に沿ってシフトレジスタ・ラッチ
（１６ａ）及びテストライン（２４ｂ）を介してシフト
レジスタ・ラッチ（１６ｂ）にシフトされ、ここに格納
される。次に、システムクロックの続くパルスにて、こ
のビットがデータライン（２０ｄ、２０ｅ）を介して組
合わせ論理回路（１３）へとパスされ、一連の次のシフ
トレジスタ・ラッチ（１７ｂ）によって受信及び格納さ
れる。ここからこのビットは恐らく交換され、テストク
ロックの二つのパルスによってテスト走査経路（６７）
に沿ってテストライン（２５ｃ、２５ｄ）及びシフトレ
ジスタ・ラッチ（１７ｃ）を介してシフトアウトされ
る。

【００２５】図１との関連で上に説明された集積回路チ
ップ（９０）の部分（１０）が図２に再び示される。こ
こでは、これは他の回路にも結合されているが、これら
の全ては、集積回路チップ（９０）上に位置する。これ
ら他の回路が図２との関連で概説され、図３（Ａ）、図
３（Ｂ）及び４との関連でさらに詳細に説明される。

【００２６】図２には、テストパターン生成回路（３
０）が示されるが、これはライン（３２）を介して重み
付け回路（５０）に接続される。重み生成回路（４０）
もライン（４２）を介して重み付け回路（５０）に接続
される。ライン（５２）を介して重み付け回路（５０）
は集積回路チップ（９０）の部分（１０）に接続され、
ライン（６２）を介してこの部分（１０）は、比較回路
（６０）に接続される。ライン（５２）はテストライン
（２３ａ、２４ａ、２５ａ）と結合され、ライン（６
２）は、集積回路チップ（９０）の部分（１０）のテス
トライン（２３ｄ、２４ｄ、２５ｄ）と結合される。

【００２７】重み付け回路（５０）、集積回路チップ
（９０）の部分（１０）及び比較回路（６０）を接続す
るライン（５２、６２）の数は、集積回路チップ（９
０）上に確立されるテスト走査経路（６５、６６、６
７）の数に依存する。テストパターン生成回路（３０）
及び重み付け回路（５０）を接続するライン（３２）の
数は、テストパターン生成回路（３０）のビット数に依
存し、一般的には、前述のライン（５２、５６）の数よ
りも多い。

【００２８】テストパターン生成回路（３０）は、線型
フィードバックシフトレジスタを含むが、これは、集積
回路チップ（９０）内のテスト走査経路（６５、６６、
６７）の数の約２倍のビット数、つまり、ラッチ数を持
つ。この線型フィードバックシフトレジスタは、出力ビ
ットの全ての可能な組合わせが少なくとも一度生成され
るように設計される。ただし、全ての出力ビットが”
０”である組合わせのみは生成されない。

【００２９】図３（Ａ）及び図３（Ｂ）は重み生成回路
（４０）の２つの実施態様を示す。

【００３０】図３（Ａ）はＮ個のビット位置（１から
Ｎ）を持つシフトレジスタ（４４）を含む線型フィード
バックシフトレジスタを示す。各々のビット位置（１か
らＮ）はライン（４２）の一つと接続される。ビット位
置（１）及び少なくとももう一つのビット位置、例え
ば、ビット位置（２７）がフィードバックライン（７
６、７７）と接続されるが、これらは接続ポイント（７
５）、例えば、ＸＯＲゲートの助けをかりて結合され、
これらは次にライン（７８）によってシフトレジスタ
（４４）のビット位置（Ｎ）へと接続される。

【００３１】シフトレジスタ（４４）のビットの数、つ
まり、ラッチの数は、集積回路チップ（９０）の全ての
いわゆる”論理コーン（logic cone）の平均幅に依存す
る。”論理コーン”は、シフトレジスタ・ラッチ（１５
ａ、１５ｂ、１５ｃ、１６ｂ、１６ｃ、１７ａ、１７
ｂ、１７ｃ）の一つ、あるいは、例えば、集積回路チッ
プ（９０）の出力あるいは入力の一つに影響を与える全
ての信号及び全ての論理ゲートによって定義される。例
えば、３２ビット・コンピューター・システムの全論理
コーンの平均幅は約４０であり、このケースにおいて
は、ビットの数、つまり、シフトレジスタ（４４）のラ
ッチの数は、４０に選択される。重み生成回路（４０）
及び重み付け回路（５０）を接続するためのライン（４
２）の数は、シフトレジスタ（４４）のビットの数に対
応する。

【００３２】図３（Ａ）に示される線型フィードバック
・シフトレジスタは、これが出力ビットの全ての可能な
組合わせを通じて少なくとも一度だけランするように設
計される。ただし、全ての出力ビットが”０”である組
合わせのみは生成されない。従って、図３（Ａ）に示さ
れる線型フィードバック・シフトレジスタは、いわゆ
る”有限状態マシーン”あるいは”逐次マシーン”であ
る。つまり、出力ビットの有限数の組合わせを生成する
生成器である。

【００３３】ＡＮＤゲートが図３（Ａ）内の選択ポイン
ト（７５）として使用された場合は、図３（Ａ）に示さ
れる線型フィードバック・シフトレジスタは、必ずしも
出力ビットの全ての可能な組合わせを通じてランする必
要はなく、サブセットの全ての可能な状態を通じてラン
するのみでよい。ただし、線型フィードバック・シフト
レジスタも、このケースにおいては、これが出力ビット
の有限数の組合わせを生成するため有限状態マシーンで
ある。

【００３４】図３（Ｂ）は、デジタルカウンタ、例え
ば、１６進カウンタを示し、Ｎ個のビット位置（１から
Ｎ）を持つカウンタ・レジスタ（４６）を含む。各々の
ビット位置（１からＮ）はライン（４２）の一つと接続
される。ビット位置（Ｎ）は、ライン（７１）を介して
増分器（７０）と接続される。増分器（７０）の助けを
かりて、カウンタ・レジスタ（４６）の値は順番に１ず
つ増分される。

【００３５】図３（Ｂ）に示されるデジタルカウンタ
は、増分器（７０）によって増分されることによって出
力ビットの全ての可能な組合わせを通じてランする。従
って、図３（Ｂ）に示されるデジタルカウンタは、前述
のように有限状態マシーンである。

【００３６】図４は、重み付け回路（５０）の一つの実
施態様を示す。図４には、テストパターン生成回路（３
０）を重み回路（５０）に接続する二つのライン（３
２）、重み生成回路（４０）を重み付け回路（５０）に
接続する二つのライン（４２）及び重み付け回路（５
０）を集積回路チップ（９０）の部分（１０）に接続す
る一つのライン（５２）が示される。出力ライン（８
０）を持つＯＲゲート（５４）、出力ライン（８１）を
持つＡＮＤゲート（５５）及びＸＯＲゲート（５６）が
重み付け回路（５０）内に提供される。

【００３７】ＯＲゲート（５４）の入力は、これら二つ
のライン（３２）の一つ及びこれら二つのライン（４
２）の一つに接続される。ＡＮＤゲート（５５）の入力
は、ＯＲゲート（５４）の出力ライン（８０）及び二つ
のライン（３２）の他方の一つに接続される。ＸＯＲゲ
ート（５６）の入力は、ＡＮＤゲート（５５）の出力ラ
イン（８１）及び二つのライン（４２）の他方に接続さ
れる。ＸＯＲゲート（５６）の出力は、ライン（５２）
と接続される。

【００３８】図４に示されるような構成が、同じよう
に、全てのライン（３２、４２、５２）に対して提供さ
れる。

【００３９】比較回路（６０）は、ライン（６２）上の
結果としてのテストパターンをテスト下の回路をシミュ
レートすることによって計算される要求されるテストパ
ターンと比較するための手段を含む。差が存在するとき
は、集積回路チップ（５０）は、論理的誤りを含む。

【００４０】テストパターン生成回路（３０）は、擬似
ランダムに分布するテストパターンを生成する。重み生
成回路（４０）は、シフトレジスタ（４４）の中味、あ
るいはカウンタレジスタ（４６）の中味に依存するテス
ト重みを生成する。重み付け回路（５０）内で、テスト
パターン及びテスト重みが結合され、重み付けされたテ
ストパターンが生成される。テスト重みの助けをかり
て、テストパターンに影響を与え、２進の”１”信号を
持つビットの異なる平均パーセントを持つ重み付けされ
たテストパターンを生成することが可能である。

【００４１】一例として、ライン（４２）が”０”信号
を運び、またライン（３２）が”０，０”、”０，
１”、”１，０”及び”１，１”の一連の全ての可能な
組合わせを運ぶものと想定すると、ＡＮＤゲート（５
５）の出力ライン（８１）は、”０”信号を三度運
び、”１”信号を一度運ぶ。これは、このケースにおい
ては、”１”信号の平均の可能性は２５パーセントであ
ることを意味する。しかし、ＯＲゲート（５４）に接続
されたライン（４２）が”１”信号を運び、ライン（３
２）が上に示された組合わせを運ぶものと想定すると、
ＡＮＤゲート（５５）の出力ライン（８１）は”０”信
号を二度運び、”１”信号を二度運ぶ。これは、このケ
ースにおいては、”１”信号の平均の可能性が５０パー
セントであることを意味する。

【００４２】ＸＯＲゲート（５６）と接続されたライン
（４２）上の信号の助けをかりて、ＡＮＤゲート（５
５）の出力ライン（８１）上の信号を無効にすることが
可能である。ＸＯＲゲート（５６）と接続されたライン
（４２）が”１”信号を運ぶ場合、ＡＮＤゲート（５
５）の出力ライン（８１）上の任意の信号は反対の信号
に反転される。つまり、”１”信号は”０”信号に反転
され、”０”信号は”１”信号に反転される。この反対
の信号が次にＸＯＲゲート（５６）の出力ラインである
ライン（５２）上に出力される。

【００４３】図４において、ＡＮＤゲート（５５）は二
つの入力ラインを持つ。ＡＮＤゲートを三つあるいはそ
れ以上の入力ラインと共に使用することも可能である。
これらのケースにおいては、これらＡＮＤゲートの出力
ライン上の２進の”１”信号を持つビットの平均パーセ
ントは、より詳細に操作することができる。例えば、三
つの入力ラインを持つＡＮＤゲートを用いて、その出力
ライン上の２進の”１”信号を持つビットの平均パーセ
ントを１２．５パーセントのステップにて操作すること
ができる。

【００４４】説明されたような集積回路チップ（９０）
のテストは、良好な結果は、重み付けされたテストパタ
ーン内の２進の”１”信号を持つビットの平均パーセン
テージが１２．５パーセントあるいは８７．５パーセン
トのときに得られることを示す。

【００４５】良好の結果はまた全てのテストパターンの
約５から８パーセントが０パーセントあるいは１００パ
ーセントに近い２進”１”信号の平均パーセントを持
ち、またテストパータンの残りが約５０パーセントの２
進”１”信号の平均パーセントを持つときに得られる。

【００４６】さらに調べた結果、良好な結果は、同一平
均個数の２進”１”あるいは”０”を持つ隣接信号に対
する重み付けされたテストパターンが加えられたときに
得られることが発見された。このコンテキストにおける
隣接信号は、図１の信号（１９ｂ、２０ｂ、２１ｂ、１
９ｄ、２０ｄ、２１ｄ、１９ｆ、２０ｆ、２１ｆ）であ
る。隣接２進”１”あるいは２進”０”信号のこの数
は、一つあるいはそれ以上の一連のテストサイクルに対
して使用し、その後、一連の複数のテストサイクルに対
して変えることができる。

【００４７】これら隣接２進”１”信号あるいは２進”
０”信号は、特に、図３（Ａ）との関連で説明されたよ
うに生成される出力ビットの全ての可能な組合わせを通
じてランしない重み生成回路（４０）の助けをかりて生
成することができる。

【００４８】

【発明の効果】本発明によれば論理誤り検出のための内
蔵自己テスト及び重み付けされた擬似ランダムテストパ
ターンを備えた集積回路チップを得ることができる。

【図面の簡単な説明】

【図１】本発明が適用可能な集積回路チップの一部分を
示す構成図。

【図２】論理誤り検出のための内蔵自己テストを含む本
発明による集積回路チップの全体を示すブロック図。

【図３】図２の重み生成回路に対する実施態様を示す構
成図。

【図４】図２の重み付け回路に対する実施態様を示す構
成ブロック図。

【符号の説明】

１０集積回路チップ部分１２、１３組合せた論理回路１５、１６、１７シフトレジスタ・ラッチ１９、２０、２１データライン２４、２５テストライン３０テストパターン生成回路４０重み生成回路５０重み付け回路６０比較回路９０集積回路チップ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−148180（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】論理誤り検出のための内蔵自己テストを持
つ集積回路チップにおいて、該集積回路チップが：少なくとも一つの組合わせ論理回路（１２、１３）、テストパターンを生成するためのパターン生成回路（３
０）、テスト重みを生成するための有限状態マシーンを含む重
み生成回路（４０）及び重み付け回路（５０）を含み、前記重み付け回路（５０）が前記テストパターン及び前
記テスト重みを組合わせて重み付けされたテストパター
ンを生成し、前記生成された重み付けされたテストパタ
ーンを前記組合わせ論理回路（１２、１３）に供給する
ために、前記パターン生成回路（３０）、前記重み生成
回路（４０）及び前記組合わせ論理回路（１２、１３）
に結合されることを特徴とする集積回路チップ。
【請求項２】前記重み生成回路（４０）の前記有限状態
マシーンがシフトレジスタ（４４）からなることを特徴
とする請求項１に記載の集積回路チップ。
【請求項３】前記重み生成回路（４０）の前記有限状態
マシーンがカウンタレジスタ（４６）からなることを特
徴とする請求項１に記載の集積回路チップ。
【請求項４】前記重み生成回路（４０）がチップの全て
の論理コーンの平均幅とほぼ同一のビット数を含むこと
を特徴とする請求項１から３のいずれかに記載の集積回
路チップ。
【請求項５】前記ビットの数が４０であることを特徴と
する請求項４に記載の集積回路チップ。
【請求項６】前記重み生成回路（４０）が０パーセント
に近い、あるいは１００パーセントに近い２進”１”信
号の平均パーセントを持つ重み付けされたテストパター
ンを生成するテスト重みの値を生成することを特徴とす
る請求項１から５のいずれかに記載の集積回路チップ。
【請求項７】前記重み生成回路（４０）が重み付けされ
たテストパターンの一部分が０パーセントに近いあるい
は１００パーセントに近い２進”１”信号の平均パーセ
ントを持ち、前記重み付けされたテストパターンの残り
の部分が約５０パーセントの２進”１”信号の平均パー
セントを持つ重み付けされたテストパターンを生成する
テスト重みの値を生成することを特徴とする請求項１か
ら５のいずれかに記載の集積回路チップ。
【請求項８】該２進”１”信号の該平均パーセントが１
２．５パーセントあるいは８７．５パーセントであるこ
とを特徴とする請求項６あるいは７に記載の集積回路チ
ップ。
【請求項９】該重み生成回路（４０）が同一の平均個数
の２進”１”あるいは”０”を持つ隣接信号に対する重
み付けされたテストパターンを生成するテスト重みの値
を生成することを特徴とする請求項１から８のいずれか
に記載の集積回路チップ。