JPH0991997A - メモリテスト回路 - Google Patents
メモリテスト回路Info
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- JPH0991997A JPH0991997A JP7250936A JP25093695A JPH0991997A JP H0991997 A JPH0991997 A JP H0991997A JP 7250936 A JP7250936 A JP 7250936A JP 25093695 A JP25093695 A JP 25093695A JP H0991997 A JPH0991997 A JP H0991997A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 ピンポンパターンに従ってメモリテストを行
うメモリテスト回路の回路規模を小さくするとともに動
作を高速化することを目的とする。 【解決手段】 注目セルのアドレス信号をＬＦＳＲ７６
で発生し、それ以外のセルのアドレス信号をＬＦＳＲ７
５で発生する。ＬＦＳＲ７６は、発生するアドレス信号
を、ＬＦＳＲ７５がアドレス信号を一周期発生する毎に
更新する。ＬＦＳＲ７５，７６のアドレス信号をセレク
タ回路７８で交互に切り替えてＲＡＭ２Ａに対して出力
する。
うメモリテスト回路の回路規模を小さくするとともに動
作を高速化することを目的とする。 【解決手段】 注目セルのアドレス信号をＬＦＳＲ７６
で発生し、それ以外のセルのアドレス信号をＬＦＳＲ７
５で発生する。ＬＦＳＲ７６は、発生するアドレス信号
を、ＬＦＳＲ７５がアドレス信号を一周期発生する毎に
更新する。ＬＦＳＲ７５，７６のアドレス信号をセレク
タ回路７８で交互に切り替えてＲＡＭ２Ａに対して出力
する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリの
テストを行うためのメモリテスト回路に関し、特に、ピ
ンポンパターンを用いてランダム・アクセス・メモリ
（以下ＲＡＭという。）のテストを行うメモリテスト回
路に関するものである。
テストを行うためのメモリテスト回路に関し、特に、ピ
ンポンパターンを用いてランダム・アクセス・メモリ
（以下ＲＡＭという。）のテストを行うメモリテスト回
路に関するものである。
【０００２】
【従来の技術】特定用途向けＩＣ（ＡＳＩＣ）等に搭載
されるＲＡＭの入出力ピンは、通常、ロジック部と接続
されており、ＲＡＭにはロジック部から信号が与えられ
るため、外部ピンを用いて直接ＲＡＭをテストすること
ができない。図８に、ＲＡＭのテストを行うメモリテス
ト回路をチップ内部に搭載することにより、内蔵ＲＡＭ
のテストを可能にしたチップの構成を示す。ここでは、
チップ１に内蔵されるメモリテスト回路を、ＲＡＭ−Ｂ
ＩＳＴ（Built In Self Test）回路と呼ぶ。
されるＲＡＭの入出力ピンは、通常、ロジック部と接続
されており、ＲＡＭにはロジック部から信号が与えられ
るため、外部ピンを用いて直接ＲＡＭをテストすること
ができない。図８に、ＲＡＭのテストを行うメモリテス
ト回路をチップ内部に搭載することにより、内蔵ＲＡＭ
のテストを可能にしたチップの構成を示す。ここでは、
チップ１に内蔵されるメモリテスト回路を、ＲＡＭ−Ｂ
ＩＳＴ（Built In Self Test）回路と呼ぶ。
【０００３】通常の動作時、つまり、テストピン８に、
例えば信号RAM-TESTとして「０」が与えられている時に
は、外部入力ピン３から入力されたデータがロジック部
５で処理された後、処理されたデータがＲＡＭ２に与え
られる。ＲＡＭ２から出力されたデータは、ロジック部
６に与えられる。ロジック部６で処理されたデータは、
外部出力ピン４から外部へ出力される。
例えば信号RAM-TESTとして「０」が与えられている時に
は、外部入力ピン３から入力されたデータがロジック部
５で処理された後、処理されたデータがＲＡＭ２に与え
られる。ＲＡＭ２から出力されたデータは、ロジック部
６に与えられる。ロジック部６で処理されたデータは、
外部出力ピン４から外部へ出力される。
【０００４】テストピン８に加えられる信号RAM-TEST
が、「１」の時、チップ１に内蔵されたＲＡＭ２の入力
ピンは、セレクタ回路９によりロジック部から切り放さ
れ、ＲＡＭ−ＢＩＳＴ回路７によりＲＡＭ２のテストが
行われる。ＲＡＭ−ＢＩＳＴ回路７は、テストパターン
を発生する機能や、被テストの出力と期待値の比較、テ
スト結果の圧縮などを行う。このＲＡＭ−ＢＩＳＴ回路
７は、ＲＡＭをテストするために、種々のアドレスパタ
ーンを発生する。
が、「１」の時、チップ１に内蔵されたＲＡＭ２の入力
ピンは、セレクタ回路９によりロジック部から切り放さ
れ、ＲＡＭ−ＢＩＳＴ回路７によりＲＡＭ２のテストが
行われる。ＲＡＭ−ＢＩＳＴ回路７は、テストパターン
を発生する機能や、被テストの出力と期待値の比較、テ
スト結果の圧縮などを行う。このＲＡＭ−ＢＩＳＴ回路
７は、ＲＡＭをテストするために、種々のアドレスパタ
ーンを発生する。
【０００５】次に、ＲＡＭ−ＢＩＳＴ回路７におけるア
ドレスパターンの発生について図９を用いて説明する。
図９は、図８に示したＲＡＭ−ＢＩＳＴ回路７に設けら
れ、テストパターンの一種であるピンポンパターンを発
生するアドレスパターン発生回路の構成を説明するため
のブロック図である。図９において、２Ａは４ビットの
アドレス入力信号Ａ０，Ａ１，Ａ２，Ａ３で、メモリセ
ルの選択を行うＲＡＭ、１０は第１のカウンタ、１１は
第２のカウンタ、１２は選択信号selに応じて第１また
は第２のカウンタのうちの一方を選択的にＲＡＭ２Ａに
対して出力するセレクタ回路である。
ドレスパターンの発生について図９を用いて説明する。
図９は、図８に示したＲＡＭ−ＢＩＳＴ回路７に設けら
れ、テストパターンの一種であるピンポンパターンを発
生するアドレスパターン発生回路の構成を説明するため
のブロック図である。図９において、２Ａは４ビットの
アドレス入力信号Ａ０，Ａ１，Ａ２，Ａ３で、メモリセ
ルの選択を行うＲＡＭ、１０は第１のカウンタ、１１は
第２のカウンタ、１２は選択信号selに応じて第１また
は第２のカウンタのうちの一方を選択的にＲＡＭ２Ａに
対して出力するセレクタ回路である。
【０００６】ピンポンパターンは、検出能力が非常に高
いテストパターンである。ピンポンパターンに沿ったメ
モリテストのアルゴリズムについて説明する。まず、Ｒ
ＡＭ−ＢＩＳＴ回路７が、ＲＡＭ２Ａの全メモリセルに
「０」を書き込む。次に、注目のセル、例えば"0000"番
地のメモリセルに「１」を書き込む。そして、ＲＡＭ−
ＢＩＳＴ回路７が、ピンポンパターンに沿って読み出し
動作を、例えば、１番地、０番地、２番地、０番地、３
番地、０番地、…０番地、Ｎ番地の順に行う。ピンポン
パターンでは、０番地に「０」を書き込み、例えば、注
目のセルを１番地とすると、１番地に「１」を書き込
み、注目のセルについて上記と同様の動作を行う。すな
わち、０番地、１番地、２番地、１番地、３番地、１番
地…１番地、Ｎ番地の順に読み出しを行う。そして、１
番地に「０」を書き込む。ピンポンパターンでは、注目
セルをＮ番地まで移動させるが、注目セルに「１」を書
き込む毎に、上記のような注目セルと他のセルとの交互
の読み出し動作を行う。
いテストパターンである。ピンポンパターンに沿ったメ
モリテストのアルゴリズムについて説明する。まず、Ｒ
ＡＭ−ＢＩＳＴ回路７が、ＲＡＭ２Ａの全メモリセルに
「０」を書き込む。次に、注目のセル、例えば"0000"番
地のメモリセルに「１」を書き込む。そして、ＲＡＭ−
ＢＩＳＴ回路７が、ピンポンパターンに沿って読み出し
動作を、例えば、１番地、０番地、２番地、０番地、３
番地、０番地、…０番地、Ｎ番地の順に行う。ピンポン
パターンでは、０番地に「０」を書き込み、例えば、注
目のセルを１番地とすると、１番地に「１」を書き込
み、注目のセルについて上記と同様の動作を行う。すな
わち、０番地、１番地、２番地、１番地、３番地、１番
地…１番地、Ｎ番地の順に読み出しを行う。そして、１
番地に「０」を書き込む。ピンポンパターンでは、注目
セルをＮ番地まで移動させるが、注目セルに「１」を書
き込む毎に、上記のような注目セルと他のセルとの交互
の読み出し動作を行う。
【０００７】ピンポンパターンに沿ってアドレスパター
ンを発生する従来の回路は、注目セルのアドレス信号を
発生するため第２のカウンタ１１と、それ以外のセルの
アドレス信号を発生するための第１のカウンタ１０を備
え、２つのカウンタ１０，１１の出力を１サイクルごと
セレクタ回路１２により切り替えるように構成されてい
る。なお、ＥＮ０，ＥＮ１はそれぞれ第１及び第２のカ
ウンタの動作を停止するための制御信号である。
ンを発生する従来の回路は、注目セルのアドレス信号を
発生するため第２のカウンタ１１と、それ以外のセルの
アドレス信号を発生するための第１のカウンタ１０を備
え、２つのカウンタ１０，１１の出力を１サイクルごと
セレクタ回路１２により切り替えるように構成されてい
る。なお、ＥＮ０，ＥＮ１はそれぞれ第１及び第２のカ
ウンタの動作を停止するための制御信号である。
【０００８】第１のカウンタ１０はクロックの１サイク
ル毎に、第２のカウンタ１１は被テスト回路のアドレス
数×２サイクル毎に、図８に示したＲＡＭ２Ａのテスト
の場合には４×２サイクル毎に、それぞれ動作するよう
に制御信号ＥＮ１，ＥＮ２で制御される。また、セレク
タ回路１２は、１サイクル毎に第１のカウンタ１０と第
２のカウンタ１１の出力を切り換えるように選択信号se
lにより制御される。
ル毎に、第２のカウンタ１１は被テスト回路のアドレス
数×２サイクル毎に、図８に示したＲＡＭ２Ａのテスト
の場合には４×２サイクル毎に、それぞれ動作するよう
に制御信号ＥＮ１，ＥＮ２で制御される。また、セレク
タ回路１２は、１サイクル毎に第１のカウンタ１０と第
２のカウンタ１１の出力を切り換えるように選択信号se
lにより制御される。
【０００９】次に、ＲＡＭ−ＢＩＳＴ回路７を構成する
カウンタ回路について説明する。図１０は４ビットカウ
ンタの構成を示す論理図である。図１０において、１５
〜１８はクロックＴに同期して動作するフリップフロッ
プ、１９はフリップフロップ１５の出力の否定をフリッ
プフロップ１５の入力端子に与えるためのＮＯＴゲー
ト、２０はフリップフロップ１５の出力とフリップフロ
ップ１６の出力とが異なる時にフリップフロップ１６の
入力端子に「１」を与えるＥＸＣＬＵＳＩＶＥ−ＯＲゲ
ート（以下ＸＯＲゲートという。）、２１はフリップフ
ロップ１５，１６の出力が共に「１」の時に「１」を出
力するＡＮＤゲート、２２はＡＮＤゲート２１の出力と
フリップフロップ１８の出力が共に「１」の時に「１」
を出力するＡＮＤゲート、２３はＡＮＤゲート２２の出
力とフリップフロップ１７の出力とが異なる時に「１」
をフリップフロップ１７の入力端子に出力するＸＯＲゲ
ート、２４はフリップフロップ１８の出力とＡＮＤゲー
ト２１の出力とが異なるとき「１」をフリップフロップ
１８の入力端子に出力するＸＯＲゲートである。図１０
に示した回路は、カウンタとして動作させるために、<>
内の番号が等しくなるようフリップフロップの出力ＤＯ
<*>を回路の入力データＤＩ<*>としている。
カウンタ回路について説明する。図１０は４ビットカウ
ンタの構成を示す論理図である。図１０において、１５
〜１８はクロックＴに同期して動作するフリップフロッ
プ、１９はフリップフロップ１５の出力の否定をフリッ
プフロップ１５の入力端子に与えるためのＮＯＴゲー
ト、２０はフリップフロップ１５の出力とフリップフロ
ップ１６の出力とが異なる時にフリップフロップ１６の
入力端子に「１」を与えるＥＸＣＬＵＳＩＶＥ−ＯＲゲ
ート（以下ＸＯＲゲートという。）、２１はフリップフ
ロップ１５，１６の出力が共に「１」の時に「１」を出
力するＡＮＤゲート、２２はＡＮＤゲート２１の出力と
フリップフロップ１８の出力が共に「１」の時に「１」
を出力するＡＮＤゲート、２３はＡＮＤゲート２２の出
力とフリップフロップ１７の出力とが異なる時に「１」
をフリップフロップ１７の入力端子に出力するＸＯＲゲ
ート、２４はフリップフロップ１８の出力とＡＮＤゲー
ト２１の出力とが異なるとき「１」をフリップフロップ
１８の入力端子に出力するＸＯＲゲートである。図１０
に示した回路は、カウンタとして動作させるために、<>
内の番号が等しくなるようフリップフロップの出力ＤＯ
<*>を回路の入力データＤＩ<*>としている。
【００１０】図１１は、１０ビットカウンタの構成を示
す論理図である。図１１に示したカウンタは、動作速度
を重視せず占有面積を小さくすることを目的として形成
されたものである。図１１において、３０〜３９はクロ
ックＴに同期して動作するフリップフロップ、４０はフ
リップフロップ３０の出力の否定をフリップフロップ３
０の入力端子に与えるためのＮＯＴゲート、４１はフリ
ップフロップ３０の出力とフリップフロップ３１の出力
とが異なる時にフリップフロップ３１の入力端子に
「１」を与えるＸＯＲゲート、４２はフリップフロップ
３０の出力とフリップフロップ３１の出力が共に「１」
の時に「１」を出力するＡＮＤゲート、４３はＡＮＤゲ
ート４２の出力とフリップフロップ３９の出力が共に
「１」の時に「１」を出力するＡＮＤゲート、４４はフ
リップフロップ３２の出力とＡＮＤゲート４３の出力と
が異なる時にフリップフロップ３２の入力端子に「１」
を出力するＸＯＲゲート、４５はフリップフロップ３２
の出力とＡＮＤゲート４３の出力とフリップフロップ３
４の出力が全て「１」の時に「０」を出力するＮＡＮＤ
ゲート、４６はフリップフロップ３３の出力の否定を出
力するＮＯＴゲート、４７はＮＯＴゲート４６の出力と
ＮＡＮＤゲートの出力とが異なる時にフリップフロップ
３３の入力端子に「１」を与えるＸＯＲゲート、４８は
フリップフロップ３２の出力とＡＮＤゲート４３の出力
が共に「１」の時に「１」を出力しするＡＮＤゲート、
４９はフリップフロップ３４の出力とＡＮＤゲート４８
の出力とが異なる時にフリップフロップ４９の入力端子
に「１」を与えるＸＯＲゲート、５０はＮＡＮＤゲート
４５の出力とＮＯＴゲート４６の出力の何れか一方が
「１」の時に「１」を出力するＯＲゲート、５１はフリ
ップフロップ３７の出力の否定を出力するＮＯＴゲー
ト、５２はＯＲゲート５０の出力とＮＯＴゲート５１の
出力の何れか一方が「１」の時に「０」を出力するＮＯ
Ｒゲート、５３はＮＯＲゲートの出力とフリップフロッ
プ３６の出力が共に「１」の時に「１」を出力するＡＮ
Ｄゲート、５４はＡＮＤゲート５３の出力とフリップフ
ロップ３８の出力が共に「１」の時に「１」を出力する
ＡＮＤゲート、５５はフリップフロップ３５の出力とＡ
ＮＤゲート５４の出力とが異なる時にフリップフリップ
３５の入力端子に「１」を与えるＸＯＲゲート、５６は
ＮＯＲゲート５２の出力とフリップフロップ３６の出力
とが異なる時にフリップフリップ３６の入力端子に
「１」を出力するＸＯＲゲート、５７はＮＯＴゲート５
１の出力とＯＲゲート５０の出力とが異なる時にフリッ
プフリップ３７の入力端子に「１」を出力するＸＯＲゲ
ート、５８はフリップフリップ３８の出力とＡＮＤゲー
ト５３の出力とが異なる時にフリップフリップ３８の入
力端子に「１」を与えるＸＯＲゲート、５９はフリップ
フロップ３９の出力とＡＮＤゲート４２の出力とが異な
る時にフリップフリップ３９の入力端子に「１」を出力
するＸＯＲゲートである。図１１に示した回路は、カウ
ンタとして動作させるために、<>内の番号が等しくなる
ようフリップフロップの出力ＤＯ<*>を回路の入力デー
タＤＩ<*>としている。
す論理図である。図１１に示したカウンタは、動作速度
を重視せず占有面積を小さくすることを目的として形成
されたものである。図１１において、３０〜３９はクロ
ックＴに同期して動作するフリップフロップ、４０はフ
リップフロップ３０の出力の否定をフリップフロップ３
０の入力端子に与えるためのＮＯＴゲート、４１はフリ
ップフロップ３０の出力とフリップフロップ３１の出力
とが異なる時にフリップフロップ３１の入力端子に
「１」を与えるＸＯＲゲート、４２はフリップフロップ
３０の出力とフリップフロップ３１の出力が共に「１」
の時に「１」を出力するＡＮＤゲート、４３はＡＮＤゲ
ート４２の出力とフリップフロップ３９の出力が共に
「１」の時に「１」を出力するＡＮＤゲート、４４はフ
リップフロップ３２の出力とＡＮＤゲート４３の出力と
が異なる時にフリップフロップ３２の入力端子に「１」
を出力するＸＯＲゲート、４５はフリップフロップ３２
の出力とＡＮＤゲート４３の出力とフリップフロップ３
４の出力が全て「１」の時に「０」を出力するＮＡＮＤ
ゲート、４６はフリップフロップ３３の出力の否定を出
力するＮＯＴゲート、４７はＮＯＴゲート４６の出力と
ＮＡＮＤゲートの出力とが異なる時にフリップフロップ
３３の入力端子に「１」を与えるＸＯＲゲート、４８は
フリップフロップ３２の出力とＡＮＤゲート４３の出力
が共に「１」の時に「１」を出力しするＡＮＤゲート、
４９はフリップフロップ３４の出力とＡＮＤゲート４８
の出力とが異なる時にフリップフロップ４９の入力端子
に「１」を与えるＸＯＲゲート、５０はＮＡＮＤゲート
４５の出力とＮＯＴゲート４６の出力の何れか一方が
「１」の時に「１」を出力するＯＲゲート、５１はフリ
ップフロップ３７の出力の否定を出力するＮＯＴゲー
ト、５２はＯＲゲート５０の出力とＮＯＴゲート５１の
出力の何れか一方が「１」の時に「０」を出力するＮＯ
Ｒゲート、５３はＮＯＲゲートの出力とフリップフロッ
プ３６の出力が共に「１」の時に「１」を出力するＡＮ
Ｄゲート、５４はＡＮＤゲート５３の出力とフリップフ
ロップ３８の出力が共に「１」の時に「１」を出力する
ＡＮＤゲート、５５はフリップフロップ３５の出力とＡ
ＮＤゲート５４の出力とが異なる時にフリップフリップ
３５の入力端子に「１」を与えるＸＯＲゲート、５６は
ＮＯＲゲート５２の出力とフリップフロップ３６の出力
とが異なる時にフリップフリップ３６の入力端子に
「１」を出力するＸＯＲゲート、５７はＮＯＴゲート５
１の出力とＯＲゲート５０の出力とが異なる時にフリッ
プフリップ３７の入力端子に「１」を出力するＸＯＲゲ
ート、５８はフリップフリップ３８の出力とＡＮＤゲー
ト５３の出力とが異なる時にフリップフリップ３８の入
力端子に「１」を与えるＸＯＲゲート、５９はフリップ
フロップ３９の出力とＡＮＤゲート４２の出力とが異な
る時にフリップフリップ３９の入力端子に「１」を出力
するＸＯＲゲートである。図１１に示した回路は、カウ
ンタとして動作させるために、<>内の番号が等しくなる
ようフリップフロップの出力ＤＯ<*>を回路の入力デー
タＤＩ<*>としている。
【００１１】図１２は、図１１に示した１０ビットカウ
ンタに比べて高速で動作する１０ビットカウンタの構成
を示す論理図である。図１２において、６０〜６９はク
ロックＴに同期して動作するフリップフロップ、７０は
フリップフロップ６９の出力の否定をフリップフロップ
６９の入力端子に与えるＮＯＴゲート、７１はフリップ
フロップ６５，６６，６９の出力が共に「１」の時だけ
「０」を出力するＮＡＮＤゲート、７２はＮＡＮＤゲー
ト７１の出力を否定するブール演算を行ってその結果を
出力するＮＯＴゲート、７３はフリップフロップ６８の
出力とＮＯＴゲート７２の出力とが異なる時にフリップ
フロップ６８の入力端子に「１」を与えるＸＯＲゲー
ト、７４はフリップフロップ６８の出力とフリップフロ
ップ６４の出力が共に「１」の時に「１」を出力するＡ
ＮＤゲート、７５はＮＯＴゲート７２とＡＮＤゲート７
４の出力が共に「１」の時に「１」を出力するＡＮＤゲ
ート、７６はフリップフロップ６０，６２の出力が共に
「１」の時に「１」を出力するＡＮＤゲート、７７はＡ
ＮＤゲート７５，７６の出力が共に「１」の時に「１」
を出力するＡＮＤゲート、７８はフリップフロップ６７
の出力を否定するブール演算結果を出力するＮＯＴゲー
ト、７９はＡＮＤゲート７７の出力とフリップフロップ
６１の出力が共に「１」の時のみ「０」を出力するＮＡ
ＮＤゲート、８０はＮＯＴゲート７８の出力とＮＡＮＤ
ゲート７９の出力とが異なる時にフリップフロップ６７
の入力端子に「１」を出力するＸＯＲゲート、８１はフ
リップフロップ６６，６９の出力とが異なる時にフリッ
プフロップ６６の入力端子に「１」を出力するＸＯＲゲ
ート、８２はフリップフロップ６６，６９の出力が共に
「１」の時に「１」を出力するＡＮＤゲート、８３はフ
リップフロップ６５の出力とＡＮＤゲート８２の出力と
が異なる時にフリップフロップ６５の入力端子に「１」
を出力するＸＯＲゲート、８４はフリップフロップ６８
の出力とＮＯＴゲート７２の出力が共に「１」の時に
「１」を出力するＡＮＤゲート、８５はフリップフロッ
プ６４の出力とＡＮＤゲート８４の出力のずれか一方の
みが「１」の時にフリップフロップ６４の入力端子に
「１」を出力するＸＯＲゲート、８６はＮＡＮＤゲート
７９の出力とＮＯＴゲート７８の出力の何れい一方が
「１」の時に「０」を出力するＮＯＲゲート、８７はフ
リップフロップ６３の出力の否定のブール演算結果を出
力するＮＯＴゲート、８８はフリップフロップ６３の出
力とＮＯＴゲート８７の出力を入力としＮＯＲゲート８
６の出力をセレクト信号としてフリップフロップ６３の
入力端子に出力するセレクタ、８９はフリップフロップ
６０の出力とＡＮＤゲート７５の出力が共に「１」の時
に「１」を出力するＡＮＤゲート、９０はＡＮＤゲート
８９の出力とフリップフロップ６２の出力とが異なる時
にフリップフロップ６２の入力端子に「１」を出力する
ＸＯＲゲート、９１はフリップフロップ６１の出力とＡ
ＮＤゲート７７の出力とが異なる時にフリップフロップ
６１の入力端子に「１」を与えるＸＯＲゲート、９２は
フリップフロップ６０の出力とＡＮＤゲート７５の出力
とが異なる時にフリップフロップ６０の入力端子に
「１」を与えるＸＯＲゲートである。図１２に示した回
路は、カウンタとして動作させるために、<>内の番号が
等しくなるようフリップフロップの出力ＤＯ<*>を回路
の入力データＤＩ<*>としている。なお、セレタク８８
の動作を表１に示す。
ンタに比べて高速で動作する１０ビットカウンタの構成
を示す論理図である。図１２において、６０〜６９はク
ロックＴに同期して動作するフリップフロップ、７０は
フリップフロップ６９の出力の否定をフリップフロップ
６９の入力端子に与えるＮＯＴゲート、７１はフリップ
フロップ６５，６６，６９の出力が共に「１」の時だけ
「０」を出力するＮＡＮＤゲート、７２はＮＡＮＤゲー
ト７１の出力を否定するブール演算を行ってその結果を
出力するＮＯＴゲート、７３はフリップフロップ６８の
出力とＮＯＴゲート７２の出力とが異なる時にフリップ
フロップ６８の入力端子に「１」を与えるＸＯＲゲー
ト、７４はフリップフロップ６８の出力とフリップフロ
ップ６４の出力が共に「１」の時に「１」を出力するＡ
ＮＤゲート、７５はＮＯＴゲート７２とＡＮＤゲート７
４の出力が共に「１」の時に「１」を出力するＡＮＤゲ
ート、７６はフリップフロップ６０，６２の出力が共に
「１」の時に「１」を出力するＡＮＤゲート、７７はＡ
ＮＤゲート７５，７６の出力が共に「１」の時に「１」
を出力するＡＮＤゲート、７８はフリップフロップ６７
の出力を否定するブール演算結果を出力するＮＯＴゲー
ト、７９はＡＮＤゲート７７の出力とフリップフロップ
６１の出力が共に「１」の時のみ「０」を出力するＮＡ
ＮＤゲート、８０はＮＯＴゲート７８の出力とＮＡＮＤ
ゲート７９の出力とが異なる時にフリップフロップ６７
の入力端子に「１」を出力するＸＯＲゲート、８１はフ
リップフロップ６６，６９の出力とが異なる時にフリッ
プフロップ６６の入力端子に「１」を出力するＸＯＲゲ
ート、８２はフリップフロップ６６，６９の出力が共に
「１」の時に「１」を出力するＡＮＤゲート、８３はフ
リップフロップ６５の出力とＡＮＤゲート８２の出力と
が異なる時にフリップフロップ６５の入力端子に「１」
を出力するＸＯＲゲート、８４はフリップフロップ６８
の出力とＮＯＴゲート７２の出力が共に「１」の時に
「１」を出力するＡＮＤゲート、８５はフリップフロッ
プ６４の出力とＡＮＤゲート８４の出力のずれか一方の
みが「１」の時にフリップフロップ６４の入力端子に
「１」を出力するＸＯＲゲート、８６はＮＡＮＤゲート
７９の出力とＮＯＴゲート７８の出力の何れい一方が
「１」の時に「０」を出力するＮＯＲゲート、８７はフ
リップフロップ６３の出力の否定のブール演算結果を出
力するＮＯＴゲート、８８はフリップフロップ６３の出
力とＮＯＴゲート８７の出力を入力としＮＯＲゲート８
６の出力をセレクト信号としてフリップフロップ６３の
入力端子に出力するセレクタ、８９はフリップフロップ
６０の出力とＡＮＤゲート７５の出力が共に「１」の時
に「１」を出力するＡＮＤゲート、９０はＡＮＤゲート
８９の出力とフリップフロップ６２の出力とが異なる時
にフリップフロップ６２の入力端子に「１」を出力する
ＸＯＲゲート、９１はフリップフロップ６１の出力とＡ
ＮＤゲート７７の出力とが異なる時にフリップフロップ
６１の入力端子に「１」を与えるＸＯＲゲート、９２は
フリップフロップ６０の出力とＡＮＤゲート７５の出力
とが異なる時にフリップフロップ６０の入力端子に
「１」を与えるＸＯＲゲートである。図１２に示した回
路は、カウンタとして動作させるために、<>内の番号が
等しくなるようフリップフロップの出力ＤＯ<*>を回路
の入力データＤＩ<*>としている。なお、セレタク８８
の動作を表１に示す。
【００１２】
【表１】
【００１３】
【発明が解決しようとする課題】従来のメモリテスト回
路は、以上のように構成されており、メモリテスト回路
内に設けられ、メモリテストパターンの一種であるピン
ポンパターンを発生するメモリテストパターン発生回路
に２つのカウンタが用いられている。このカウンタの構
成が複雑で動作が遅いため、メモリテスト回路の規模が
大きくなり、速度が遅くなるという問題があった。
路は、以上のように構成されており、メモリテスト回路
内に設けられ、メモリテストパターンの一種であるピン
ポンパターンを発生するメモリテストパターン発生回路
に２つのカウンタが用いられている。このカウンタの構
成が複雑で動作が遅いため、メモリテスト回路の規模が
大きくなり、速度が遅くなるという問題があった。
【００１４】そして、図１０に示す４ビットカウンタに
比べて１０ビットカウンタの構成の規模は、ビット数の
増加に比例せず、より複雑で大規模になるように、ＲＡ
Ｍのビット数が増加するほど上記の問題は深刻になる。
比べて１０ビットカウンタの構成の規模は、ビット数の
増加に比例せず、より複雑で大規模になるように、ＲＡ
Ｍのビット数が増加するほど上記の問題は深刻になる。
【００１５】さらに、被テスト回路のアドレス数が大き
くなると、被テスト回路の実動作でアドレッシングを行
うためには、高速なカウンタが必要になり、図１１と図
１２に示したカウンタを比較すれば分かるように、回路
の規模がさらに大きくなるという問題があった。
くなると、被テスト回路の実動作でアドレッシングを行
うためには、高速なカウンタが必要になり、図１１と図
１２に示したカウンタを比較すれば分かるように、回路
の規模がさらに大きくなるという問題があった。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、メモリテストパターンを発生す
る回路を単純化することによって、メモリテスト回路の
回路規模を小さくするとともに、動作スピードを向上さ
せることを目的とする。
ためになされたもので、メモリテストパターンを発生す
る回路を単純化することによって、メモリテスト回路の
回路規模を小さくするとともに、動作スピードを向上さ
せることを目的とする。
【００１７】
【課題を解決するための手段】第１の発明に係るメモリ
テスト回路は、繰り返し選択信号を出力する選択信号生
成手段と、前記選択信号生成手段から受けた前記選択信
号に応答して、メモリ内のメモリセルを選択するために
発生している第１のアドレス信号を更新する第１のアド
レス信号発生回路と、前記第１のアドレス信号発生回路
が前記第１のアドレス信号の全種類を一通り出力し終わ
る毎に、前記メモリセルの選択のために発生している第
２のアドレス信号を更新する第２のアドレス信号発生回
路と、前記第１及び第２のアドレス信号発生回路が発生
している前記第１及び第２のアドレス信号を受けて、前
記選択信号生成手段から与えられる前記選択信号により
前記第１及び第２のアドレス信号の何れか一方を選択的
して前記メモリに対して出力するセレクタ回路とを備
え、前記第１のアドレス信号発生回路は、直列に接続さ
れた複数の第１のレジスタ、及び該複数の第１のレジス
タのうちの初段の第１のレジスタに接続された出力端子
と第１のフィードバック経路に接続された第１の入力端
子と第２の入力端子とを持つ第１の排他的論理和回路を
含む第１のリニアフィードバックシフトレジスタと、前
記複数の第１のレジスタのうち最終段の第１のレジスタ
以外の全ての第１のレジスタの出力の否定論理和演算を
実行して、その結果を前記第１の排他的論理和回路の前
記第２の入力端子に対して出力する第１のＮＯＲゲート
とを有することを特徴とする。
テスト回路は、繰り返し選択信号を出力する選択信号生
成手段と、前記選択信号生成手段から受けた前記選択信
号に応答して、メモリ内のメモリセルを選択するために
発生している第１のアドレス信号を更新する第１のアド
レス信号発生回路と、前記第１のアドレス信号発生回路
が前記第１のアドレス信号の全種類を一通り出力し終わ
る毎に、前記メモリセルの選択のために発生している第
２のアドレス信号を更新する第２のアドレス信号発生回
路と、前記第１及び第２のアドレス信号発生回路が発生
している前記第１及び第２のアドレス信号を受けて、前
記選択信号生成手段から与えられる前記選択信号により
前記第１及び第２のアドレス信号の何れか一方を選択的
して前記メモリに対して出力するセレクタ回路とを備
え、前記第１のアドレス信号発生回路は、直列に接続さ
れた複数の第１のレジスタ、及び該複数の第１のレジス
タのうちの初段の第１のレジスタに接続された出力端子
と第１のフィードバック経路に接続された第１の入力端
子と第２の入力端子とを持つ第１の排他的論理和回路を
含む第１のリニアフィードバックシフトレジスタと、前
記複数の第１のレジスタのうち最終段の第１のレジスタ
以外の全ての第１のレジスタの出力の否定論理和演算を
実行して、その結果を前記第１の排他的論理和回路の前
記第２の入力端子に対して出力する第１のＮＯＲゲート
とを有することを特徴とする。
【００１８】第２の発明に係るメモリテスト回路は、第
１の発明のメモリテスト回路において、第２のアドレス
信号発生回路は、直列に接続された複数の第２のレジス
タ、及び該複数の第２のレジスタのうちの初段の第２の
レジスタに接続された出力端子と第２のフィードバック
経路に接続された第１の入力端子と第２の入力端子とを
持つ第２の排他的論理和回路を含む第２のリニアフィー
ドバックシフトレジスタと、前記第２の複数のレジスタ
のうち最終段の第２のレジスタ以外の全ての第２のレジ
スタの出力の否定論理和演算を実行して、その結果を前
記第２の排他的論理和回路の前記第２の入力端子に対し
て出力する第２のＮＯＲゲートとを有することを特徴と
する。
１の発明のメモリテスト回路において、第２のアドレス
信号発生回路は、直列に接続された複数の第２のレジス
タ、及び該複数の第２のレジスタのうちの初段の第２の
レジスタに接続された出力端子と第２のフィードバック
経路に接続された第１の入力端子と第２の入力端子とを
持つ第２の排他的論理和回路を含む第２のリニアフィー
ドバックシフトレジスタと、前記第２の複数のレジスタ
のうち最終段の第２のレジスタ以外の全ての第２のレジ
スタの出力の否定論理和演算を実行して、その結果を前
記第２の排他的論理和回路の前記第２の入力端子に対し
て出力する第２のＮＯＲゲートとを有することを特徴と
する。
【００１９】第３の発明に係るメモリテスト回路は、第
１の発明に係るメモリテスト回路において、前記第１の
アドレス信号発生回路は、前記第１のアドレス信号の全
種類を一通り出力し終わったことを検出する検出手段を
さらに備え、前記第２のアドレス信号発生回路は、前記
検出手段の出力をカウントするカウンタを含むことを特
徴とする。
１の発明に係るメモリテスト回路において、前記第１の
アドレス信号発生回路は、前記第１のアドレス信号の全
種類を一通り出力し終わったことを検出する検出手段を
さらに備え、前記第２のアドレス信号発生回路は、前記
検出手段の出力をカウントするカウンタを含むことを特
徴とする。
【００２０】第４の発明に係るメモリテスト回路は、第
１ないし第３の発明のメモリテスト回路の何れかにおい
て、前記選択信号生成手段は、外部から初期データを入
力可能な２つのレジスタをリング状に接続して構成した
リングカウンタを備えて構成される。
１ないし第３の発明のメモリテスト回路の何れかにおい
て、前記選択信号生成手段は、外部から初期データを入
力可能な２つのレジスタをリング状に接続して構成した
リングカウンタを備えて構成される。
【００２１】第５の発明に係るメモリテスト回路は、第
１ないし第４の発明のメモリテスト回路の何れかにおい
て、前記メモリテスト回路は、前記メモリと同じチップ
内に設けられ、前記メモリの出力と期待値とを比較する
比較手段と、前記第１及び第２のアドレス信号が同じ時
に、前記比較手段の比較動作を禁止する比較制御信号を
発生する制御手段とをさらに備えて構成される。
１ないし第４の発明のメモリテスト回路の何れかにおい
て、前記メモリテスト回路は、前記メモリと同じチップ
内に設けられ、前記メモリの出力と期待値とを比較する
比較手段と、前記第１及び第２のアドレス信号が同じ時
に、前記比較手段の比較動作を禁止する比較制御信号を
発生する制御手段とをさらに備えて構成される。
【００２２】
【発明の実施の形態】図１は、この発明によるメモリテ
スト回路の一種であるＲＡＭ−ＢＩＳＴ回路とＲＡＭと
の関係を示すブロック図である。なお、図１はメモリテ
ストが実施されるときのＲＡＭとＲＡＭ−ＢＩＳＴ回路
との関係であり、ロジック部等その他の回路とＲＡＭと
の関係を示す部分は省略している。図１において、２Ａ
は４ビットのアドレス信号でメモリセルが選択されるＲ
ＡＭ、７０はメモリテストパターンを発生するテストパ
ターン発生部、７１はメモリテストを実施するためのテ
ストデータ、期待値、並びにＲＡＭ２Ａ及びＲＡＭ−Ｂ
ＩＳＴ回路の各部の動作を制御するための制御信号を生
成する制御部、７２は制御部７１から与えられる期待値
とＲＡＭ２Ａの出力とを比較する比較部である。
スト回路の一種であるＲＡＭ−ＢＩＳＴ回路とＲＡＭと
の関係を示すブロック図である。なお、図１はメモリテ
ストが実施されるときのＲＡＭとＲＡＭ−ＢＩＳＴ回路
との関係であり、ロジック部等その他の回路とＲＡＭと
の関係を示す部分は省略している。図１において、２Ａ
は４ビットのアドレス信号でメモリセルが選択されるＲ
ＡＭ、７０はメモリテストパターンを発生するテストパ
ターン発生部、７１はメモリテストを実施するためのテ
ストデータ、期待値、並びにＲＡＭ２Ａ及びＲＡＭ−Ｂ
ＩＳＴ回路の各部の動作を制御するための制御信号を生
成する制御部、７２は制御部７１から与えられる期待値
とＲＡＭ２Ａの出力とを比較する比較部である。
【００２３】制御部７１は、ＲＡＭ２Ａに対し、データ
ＤI0〜ＤI3を出力する。ＤIはＲＡＭ２Ａのデータ入力
信号である。また、制御部７１は、ＲＡＭ２Ａに対し、
書き込み／読み出しを切り替えるための信号siwを出力
する。信号siwは被テスト回路、ここではＲＡＭ２Ａの
書込信号である。書込信号siw＝0のときＲＡＭ２Ａへの
データの書き込みが行われる。制御部７１は、比較部７
２に対し、テストパターン発生部７０が発生するアドレ
ス信号Ａ０〜Ａ３に対応した期待値ＥＸＰを出力する。
また、制御部７１は、比較部７２に対し、比較を許可す
る比較信号cmpenを出力する。
ＤI0〜ＤI3を出力する。ＤIはＲＡＭ２Ａのデータ入力
信号である。また、制御部７１は、ＲＡＭ２Ａに対し、
書き込み／読み出しを切り替えるための信号siwを出力
する。信号siwは被テスト回路、ここではＲＡＭ２Ａの
書込信号である。書込信号siw＝0のときＲＡＭ２Ａへの
データの書き込みが行われる。制御部７１は、比較部７
２に対し、テストパターン発生部７０が発生するアドレ
ス信号Ａ０〜Ａ３に対応した期待値ＥＸＰを出力する。
また、制御部７１は、比較部７２に対し、比較を許可す
る比較信号cmpenを出力する。
【００２４】実施の形態１．この発明の実施の形態１に
よるテストパターン発生部の構成について図２を用いて
説明する。図２は、この発明の実施の形態１によるピン
ポンパターンを発生するためのテストパターン発生部の
構成を示す論理図である。図２に示すピンポンパターン
を発生するテストパターン発生部は、２つのリニアフィ
ードバックシフトレジスタ（以下ＬＦＳＲという。）７
５，７６と、２つのＬＦＳＲ７５，７６の出力を選択的
に出力するためのセレクタ回路７８と、該セレクタ回路
７８に切り替えのタイミングを与えるための選択信号生
成手段として働くトグル・フリップフロップ（以下Ｔフ
リップフロップという。）７７と、ＬＦＳＲ７５，７６
から”００００”を出力させるためのＮＯＲゲート８
１，８６とを備えて構成される。
よるテストパターン発生部の構成について図２を用いて
説明する。図２は、この発明の実施の形態１によるピン
ポンパターンを発生するためのテストパターン発生部の
構成を示す論理図である。図２に示すピンポンパターン
を発生するテストパターン発生部は、２つのリニアフィ
ードバックシフトレジスタ（以下ＬＦＳＲという。）７
５，７６と、２つのＬＦＳＲ７５，７６の出力を選択的
に出力するためのセレクタ回路７８と、該セレクタ回路
７８に切り替えのタイミングを与えるための選択信号生
成手段として働くトグル・フリップフロップ（以下Ｔフ
リップフロップという。）７７と、ＬＦＳＲ７５，７６
から”００００”を出力させるためのＮＯＲゲート８
１，８６とを備えて構成される。
【００２５】ここで、ＬＦＳＲ７５とＮＯＲゲート８１
が注目セル以外のセルのアドレス信号を発生する第１の
アドレス信号発生回路として働き、ＬＦＳＲ７６とＮＯ
Ｒゲート８６が注目セルのアドレス信号を発生する第２
のアドレス信号発生回路として働く。一般に、ＬＦＳＲ
は、擬似乱数を発生する回路である。しかし、ＬＦＳＲ
が発生する疑似乱数を発生する順番に並べた数列は、あ
る周期を持っており、発生する可能性のある全ての数を
その一周期の中で一度ずつ登場させる。そのため、ＮＯ
Ｒゲート８１，８６とＸＯＲゲート８０，８５によっ
て”００００”を出力できるよう構成された２つのＬＦ
ＳＲ７５，７６を用いればピンポンパターンを発生する
ことが可能になる。なお、ＸＯＲゲート８０，８５はＬ
ＦＳＲ７５，７６のフィードバック経路であるＸＯＲ８
２，８７の出力端子に接続された一方端子とＮＯＲゲー
ト８１，８６の出力端子に接続された他方端子と初段の
レジスタ７９ｄ，８４ｄに接続された出力端子を持って
いる。表２は、図２のＬＦＳＲ７５の全レジスタにそれ
ぞれ「０」が初期設定されている場合について、各クロ
ック毎にＬＦＳＲが出力するアドレス信号Ａ０〜Ａ３の
パターンを示している。表２に示したアドレス信号の出
力パターンをＬＦＳＲが繰り返し出力する。つまり、表
２に示した１６種類のパターンが、ＬＦＳＲの１周期で
ある。
が注目セル以外のセルのアドレス信号を発生する第１の
アドレス信号発生回路として働き、ＬＦＳＲ７６とＮＯ
Ｒゲート８６が注目セルのアドレス信号を発生する第２
のアドレス信号発生回路として働く。一般に、ＬＦＳＲ
は、擬似乱数を発生する回路である。しかし、ＬＦＳＲ
が発生する疑似乱数を発生する順番に並べた数列は、あ
る周期を持っており、発生する可能性のある全ての数を
その一周期の中で一度ずつ登場させる。そのため、ＮＯ
Ｒゲート８１，８６とＸＯＲゲート８０，８５によっ
て”００００”を出力できるよう構成された２つのＬＦ
ＳＲ７５，７６を用いればピンポンパターンを発生する
ことが可能になる。なお、ＸＯＲゲート８０，８５はＬ
ＦＳＲ７５，７６のフィードバック経路であるＸＯＲ８
２，８７の出力端子に接続された一方端子とＮＯＲゲー
ト８１，８６の出力端子に接続された他方端子と初段の
レジスタ７９ｄ，８４ｄに接続された出力端子を持って
いる。表２は、図２のＬＦＳＲ７５の全レジスタにそれ
ぞれ「０」が初期設定されている場合について、各クロ
ック毎にＬＦＳＲが出力するアドレス信号Ａ０〜Ａ３の
パターンを示している。表２に示したアドレス信号の出
力パターンをＬＦＳＲが繰り返し出力する。つまり、表
２に示した１６種類のパターンが、ＬＦＳＲの１周期で
ある。
【００２６】
【表２】
【００２７】Ｔフリップフロップ７７は、セレクタ回路
７８の切り替え行う信号を発生するが、その信号は、同
時に、ＬＦＳＲ７５のシフト動作を禁止するシフト禁止
信号sinh-0としても用いられる。なお、図示していない
が、ＬＦＳＲ７５，７６及びＴフリップフロップ７７に
は、クロック信号が与えられている。
７８の切り替え行う信号を発生するが、その信号は、同
時に、ＬＦＳＲ７５のシフト動作を禁止するシフト禁止
信号sinh-0としても用いられる。なお、図示していない
が、ＬＦＳＲ７５，７６及びＴフリップフロップ７７に
は、クロック信号が与えられている。
【００２８】Ｔフリップフロップは、１サイクル毎にシ
フト禁止信号sinh-0を、010101…のように、言い換えれ
ば「０」と「１」とが交互に現れるように発生する。従
って、ＬＦＳＲ７５はクロック２サイクル毎に１回シフ
ト動作を行う。ＮＯＲゲート８３がＬＦＳＲ７６に対し
て出力するシフト禁止信号sinh-1は、ＬＦＳＲ７５の出
力が"0001"で、かつシフト禁止信号sinh-0が"0"のと
き、"0"となり、この時ＬＦＳＲ７６がシフト動作を行
う。すなわち、ＬＦＳＲ７６は、ＬＦＳＲ７５が出力す
るアドレス信号の１周期毎に、つまりＬＦＳＲ７５が出
力可能な全ての種類のアドレス信号を生成し終わる度に
一度だけシフト動作を行う。シフト禁止信号sinh-0＝
１，sinh-0＝１の時、ＬＦＳＲ７５，７６はシフト動作
を禁止し、クロックに関係なくその時の値を保持する。
セレクタ回路７８の選択信号は、シフト禁止信号sinh-0
である。従って、ＲＡＭ２Ａは、セレクタ回路７８によ
り、ＬＦＳＲ７５が発生するアドレスパターンとＬＦＳ
Ｒ７６が発生するアドレスパターンを交互に与えられ
る。
フト禁止信号sinh-0を、010101…のように、言い換えれ
ば「０」と「１」とが交互に現れるように発生する。従
って、ＬＦＳＲ７５はクロック２サイクル毎に１回シフ
ト動作を行う。ＮＯＲゲート８３がＬＦＳＲ７６に対し
て出力するシフト禁止信号sinh-1は、ＬＦＳＲ７５の出
力が"0001"で、かつシフト禁止信号sinh-0が"0"のと
き、"0"となり、この時ＬＦＳＲ７６がシフト動作を行
う。すなわち、ＬＦＳＲ７６は、ＬＦＳＲ７５が出力す
るアドレス信号の１周期毎に、つまりＬＦＳＲ７５が出
力可能な全ての種類のアドレス信号を生成し終わる度に
一度だけシフト動作を行う。シフト禁止信号sinh-0＝
１，sinh-0＝１の時、ＬＦＳＲ７５，７６はシフト動作
を禁止し、クロックに関係なくその時の値を保持する。
セレクタ回路７８の選択信号は、シフト禁止信号sinh-0
である。従って、ＲＡＭ２Ａは、セレクタ回路７８によ
り、ＬＦＳＲ７５が発生するアドレスパターンとＬＦＳ
Ｒ７６が発生するアドレスパターンを交互に与えられ
る。
【００２９】次に、制御部７１内に設けられ、ピンポン
パターンを発生する場合の比較信号cmpenを生成するた
めの部分の構成について図３を用いて説明する。図３に
おいて、cmpenはＲＡＭ２Ａのデータ出力と期待値ＥＸ
Ｐとの比較を許可する信号、９０はＬＦＳＲ７５が出力
するアドレス信号の最下位ビットadd0<0>とＬＦＳＲ７
６が出力するアドレス信号の最下位ビットadd1<0>が一
致したときのみ「０」を出力するＸＯＲゲート、９１は
ＬＦＳＲ７５，７６の第２番目のビットadd0<1>，add1<
1>が一致したときのみ「０」を出力するＸＯＲゲート、
９２はＬＦＳＲ７５，７６の第３番目のビットadd0<2
>，add1<2>が一致したときのみ「０」を出力するＸＯＲ
ゲート、９３はＬＦＳＲ７５，７６の最上位ビットadd0
<3>，add1<3>が一致したときのみ「０」を出力するＸＯ
Ｒゲート、９４はＸＯＲゲート９０〜９３の出力が全て
「０」の時のみ「０」を出力するＯＲゲート、９５はＯ
Ｒゲート９４とシフト禁止信号sinh-0の論理和を出力す
るＯＲゲート、９６はＯＲゲート９５の出力と書込信号
siwと信号cmpenxとの論理積を比較信号cmpenとして出力
するＡＮＤゲート、９７はＸＯＲゲート９０〜９３とＯ
Ｒゲート９４とで構成された一致検出回路である。比較
部７２は、信号cmpen＝1のときＲＡＭ２Ａのデータ出力
ＤO0〜ＤO3と期待値ＥＸＰとの比較を行う。
パターンを発生する場合の比較信号cmpenを生成するた
めの部分の構成について図３を用いて説明する。図３に
おいて、cmpenはＲＡＭ２Ａのデータ出力と期待値ＥＸ
Ｐとの比較を許可する信号、９０はＬＦＳＲ７５が出力
するアドレス信号の最下位ビットadd0<0>とＬＦＳＲ７
６が出力するアドレス信号の最下位ビットadd1<0>が一
致したときのみ「０」を出力するＸＯＲゲート、９１は
ＬＦＳＲ７５，７６の第２番目のビットadd0<1>，add1<
1>が一致したときのみ「０」を出力するＸＯＲゲート、
９２はＬＦＳＲ７５，７６の第３番目のビットadd0<2
>，add1<2>が一致したときのみ「０」を出力するＸＯＲ
ゲート、９３はＬＦＳＲ７５，７６の最上位ビットadd0
<3>，add1<3>が一致したときのみ「０」を出力するＸＯ
Ｒゲート、９４はＸＯＲゲート９０〜９３の出力が全て
「０」の時のみ「０」を出力するＯＲゲート、９５はＯ
Ｒゲート９４とシフト禁止信号sinh-0の論理和を出力す
るＯＲゲート、９６はＯＲゲート９５の出力と書込信号
siwと信号cmpenxとの論理積を比較信号cmpenとして出力
するＡＮＤゲート、９７はＸＯＲゲート９０〜９３とＯ
Ｒゲート９４とで構成された一致検出回路である。比較
部７２は、信号cmpen＝1のときＲＡＭ２Ａのデータ出力
ＤO0〜ＤO3と期待値ＥＸＰとの比較を行う。
【００３０】一致検出回路９７は、ＬＦＳＲ７５が出力
するアドレス信号add0とＬＦＳＲ７６が出力するアドレ
ス信号add1とが一致したときのみ「０」を出力する。信
号cmpenxは、通常動作時や、書き込みサイクル時（例え
ば、あらかじめ全メモリセルに「０」を書き込む動作時
をいう。）に「０」にする。信号cmpenxが、「０」の
時、比較信号cmpenは「０」である。メモリテスト時
に、比較信号cmpenを「１」にする。比較信号cmpenが
「１」のとき、add0＝add1かつsinh-0＝０であれば、比
較信号cmpen＝０を、書込信号ｓｉｗ＝０であれば、比
較信号cmpen＝０を、それ以外であれば、比較信号cmpen
＝１を満足する。
するアドレス信号add0とＬＦＳＲ７６が出力するアドレ
ス信号add1とが一致したときのみ「０」を出力する。信
号cmpenxは、通常動作時や、書き込みサイクル時（例え
ば、あらかじめ全メモリセルに「０」を書き込む動作時
をいう。）に「０」にする。信号cmpenxが、「０」の
時、比較信号cmpenは「０」である。メモリテスト時
に、比較信号cmpenを「１」にする。比較信号cmpenが
「１」のとき、add0＝add1かつsinh-0＝０であれば、比
較信号cmpen＝０を、書込信号ｓｉｗ＝０であれば、比
較信号cmpen＝０を、それ以外であれば、比較信号cmpen
＝１を満足する。
【００３１】書込信号siw,入力データDI,比較信号cmpen
は、アドレス発生回路に対して以下のように発生すると
良い。ここでＬＦＳＲ７５，ＬＦＳＲ７６が発生するア
ドレスパターンを、それぞれadd0,add1とする。またＬ
ＦＳＲ７５が発生するアドレス信号の一周期の初期値を
add0＝"0000"、最終値をadd0＝"0001"とする。
は、アドレス発生回路に対して以下のように発生すると
良い。ここでＬＦＳＲ７５，ＬＦＳＲ７６が発生するア
ドレスパターンを、それぞれadd0,add1とする。またＬ
ＦＳＲ７５が発生するアドレス信号の一周期の初期値を
add0＝"0000"、最終値をadd0＝"0001"とする。
【００３２】入力データDIは、アドレス信号add0＝"000
0"、かつ、シフト禁止信号sinh-0＝1のときDI＝"1111"
と、アドレス信号add0＝"0001"、かつ、シフト禁止信号
sinh-0＝1のときDI＝"0000"となるよう設定されてい
る。書込信号siwは、アドレス信号add0＝"0000"、か
つ、シフト禁止信号sinh-0＝1のとき書込信号siw＝0
と、アドレス信号add0＝"0001"、かつ、シフト禁止信号
sinh-0＝1のとき書込信号siw＝0とし、アドレス信号add
0とシフト禁止信号sinh-0の組合せが前記以外の場合に
は、書込信号siw＝1となるよう設定されている。また、
読み出し時の期待値ＥＸＰはシフト禁止信号sinh-0と同
じ値とする。
0"、かつ、シフト禁止信号sinh-0＝1のときDI＝"1111"
と、アドレス信号add0＝"0001"、かつ、シフト禁止信号
sinh-0＝1のときDI＝"0000"となるよう設定されてい
る。書込信号siwは、アドレス信号add0＝"0000"、か
つ、シフト禁止信号sinh-0＝1のとき書込信号siw＝0
と、アドレス信号add0＝"0001"、かつ、シフト禁止信号
sinh-0＝1のとき書込信号siw＝0とし、アドレス信号add
0とシフト禁止信号sinh-0の組合せが前記以外の場合に
は、書込信号siw＝1となるよう設定されている。また、
読み出し時の期待値ＥＸＰはシフト禁止信号sinh-0と同
じ値とする。
【００３３】表３は、図２に示したテストパターン発生
部７０Ａが発生するピンポンパターン、及びピンポンパ
ターンに沿って行われるメモリテストのアルゴリズムを
示している。
部７０Ａが発生するピンポンパターン、及びピンポンパ
ターンに沿って行われるメモリテストのアルゴリズムを
示している。
【００３４】
【表３】
【００３５】表３にピンポンパターンを用いたメモリテ
ストについてまとめている。但し、表３はＲＡＭ２Ａに
は、すでに全アドレスに対して「０」が書き込まれてい
る状態からの手順を示す。 （ステップ１）全メモリセルに「０」が書き込まれる。
メモリセルに書込を行うのは、ＲＡＭ−ＢＩＳＴ回路７
であっても、外部から信号を与えてロジック部５であっ
ても、また外部から直接であってもよい。
ストについてまとめている。但し、表３はＲＡＭ２Ａに
は、すでに全アドレスに対して「０」が書き込まれてい
る状態からの手順を示す。 （ステップ１）全メモリセルに「０」が書き込まれる。
メモリセルに書込を行うのは、ＲＡＭ−ＢＩＳＴ回路７
であっても、外部から信号を与えてロジック部５であっ
ても、また外部から直接であってもよい。
【００３６】（ステップ２）制御部７１は、シフト禁止
信号sinh-0を「１」に、書込信号siwを「０」に、比較
信号cmpenを「０」にする。ＲＡＭ−ＢＩＳＴ回路７
は、テストパターン発生部７０ＡのＬＦＳＲ７５が発生
するアドレス信号に従い、注目のセル（"0000"番地）に
「１」を書き込む。このときＲＡＭ２Ａに与えられるデ
ータは、"1111"である。
信号sinh-0を「１」に、書込信号siwを「０」に、比較
信号cmpenを「０」にする。ＲＡＭ−ＢＩＳＴ回路７
は、テストパターン発生部７０ＡのＬＦＳＲ７５が発生
するアドレス信号に従い、注目のセル（"0000"番地）に
「１」を書き込む。このときＲＡＭ２Ａに与えられるデ
ータは、"1111"である。
【００３７】（ステップ３）制御部７１は、書込信号si
wを「１」に、比較信号cmpenを「１」にする。ＲＡＭ−
ＢＩＳＴ回路７がＲＡＭ２Ａからのデータの読み出し及
び読み出されたデータＤO0〜ＤO3と期待値ＥＸＰとの比
較をランダムな番地で行う。
wを「１」に、比較信号cmpenを「１」にする。ＲＡＭ−
ＢＩＳＴ回路７がＲＡＭ２Ａからのデータの読み出し及
び読み出されたデータＤO0〜ＤO3と期待値ＥＸＰとの比
較をランダムな番地で行う。
【００３８】読み出し順序は、シフト禁止信号sinh-0が
「１」と「０」に交互に切り替わることによりテストパ
ターン発生部７０Ａが発生するピンポンパターンに従っ
て、”1000 → 0000 → 0100 → 0000 → … →0011”
となる。
「１」と「０」に交互に切り替わることによりテストパ
ターン発生部７０Ａが発生するピンポンパターンに従っ
て、”1000 → 0000 → 0100 → 0000 → … →0011”
となる。
【００３９】（ステップ４）テストパターン発生部７０
の出力を監視している制御部７１は、ＬＦＳＲ７５か
ら"0011"が出力された次のタイミングで、書込信号siw
を「０」に、比較信号cmpenを「０」にする。ＲＡＭ−
ＢＩＳＴ回路７はテストパターン発生部７０ＡのＬＦＳ
Ｒ７６が発生するアドレス信号により"0000"番地に
「０」を書き込む。
の出力を監視している制御部７１は、ＬＦＳＲ７５か
ら"0011"が出力された次のタイミングで、書込信号siw
を「０」に、比較信号cmpenを「０」にする。ＲＡＭ−
ＢＩＳＴ回路７はテストパターン発生部７０ＡのＬＦＳ
Ｒ７６が発生するアドレス信号により"0000"番地に
「０」を書き込む。
【００４０】（ステップ５）制御部７１は、ＬＦＳＲ７
５が"0001"を発生すると、書込信号siwを「１」に、比
較信号cmpenを「１」にする。テストパターン発生部７
０Ａが発生する"0001"番地に対してＲＡＭ２Ａからのデ
ータの読み出し及び読み出されたデータＤO0〜ＤO3と期
待値ＥＸＰとの比較を行う。
５が"0001"を発生すると、書込信号siwを「１」に、比
較信号cmpenを「１」にする。テストパターン発生部７
０Ａが発生する"0001"番地に対してＲＡＭ２Ａからのデ
ータの読み出し及び読み出されたデータＤO0〜ＤO3と期
待値ＥＸＰとの比較を行う。
【００４１】（ステップ６）制御部７１は、シフト禁止
信号sinh-0を「１」に、書込信号siwを「０」に、比較
信号cmpenを「０」にする。テストパターン発生部７０
Ａが発生するアドレス信号に従って、注目のセルを"100
0"番地とし、ＲＡＭ−ＢＩＳＴ回路７が"1000"番地に
「１」を書き込む。
信号sinh-0を「１」に、書込信号siwを「０」に、比較
信号cmpenを「０」にする。テストパターン発生部７０
Ａが発生するアドレス信号に従って、注目のセルを"100
0"番地とし、ＲＡＭ−ＢＩＳＴ回路７が"1000"番地に
「１」を書き込む。
【００４２】（ステップ７）制御部７１は、書込信号si
wを「１」に、比較信号cmpenを「１」にする。ＲＡＭ−
ＢＩＳＴ回路７が、ＲＡＭ２Ａからのデータ読み出し、
及び読み出されたデータＤO0〜ＤO3と期待値ＥＸＰとの
比較を行う。
wを「１」に、比較信号cmpenを「１」にする。ＲＡＭ−
ＢＩＳＴ回路７が、ＲＡＭ２Ａからのデータ読み出し、
及び読み出されたデータＤO0〜ＤO3と期待値ＥＸＰとの
比較を行う。
【００４３】読み出し順序は、シフト禁止信号sinh-0が
「１」と「０」に交互に切り替わることによりテストパ
ターン発生部７０Ａが発生するピンポンパターンに従
い、”0000 → 1000 → 0100 → 1000 → … →0011”
となる。
「１」と「０」に交互に切り替わることによりテストパ
ターン発生部７０Ａが発生するピンポンパターンに従
い、”0000 → 1000 → 0100 → 1000 → … →0011”
となる。
【００４４】（ステップ８）テストパターン発生部７０
の出力を監視している制御部７１は、ＬＦＳＲ７５か
ら"0011"が出力された次のタイミングで、書込信号siw
を「０」に、比較信号cmpenを「０」にする。ＬＦＳＲ
７６が発生するアドレス"1000"番地に、ＲＡＭ−ＢＩＳ
Ｔ回路７が「０」を書き込む。
の出力を監視している制御部７１は、ＬＦＳＲ７５か
ら"0011"が出力された次のタイミングで、書込信号siw
を「０」に、比較信号cmpenを「０」にする。ＬＦＳＲ
７６が発生するアドレス"1000"番地に、ＲＡＭ−ＢＩＳ
Ｔ回路７が「０」を書き込む。
【００４５】（ステップ９）制御部７１は、ＬＦＳＲ７
５が"0001"を発生すると、書込信号siwを「１」に、比
較信号cmpenを「１」にする。テストパターン発生部７
０Ａが発生するアドレス"0001"番地に対してデータの読
み出し及び読み出されたデータＤO0〜ＤO3と期待値ＥＸ
Ｐとの比較を行う。
５が"0001"を発生すると、書込信号siwを「１」に、比
較信号cmpenを「１」にする。テストパターン発生部７
０Ａが発生するアドレス"0001"番地に対してデータの読
み出し及び読み出されたデータＤO0〜ＤO3と期待値ＥＸ
Ｐとの比較を行う。
【００４６】（ステップ１０）ステップ２〜９の動作を
注目するセルを、テストパターン発生部７０Ａが発生す
るアドレスに応じて変えながら繰り返す。なお、ステッ
プ３，ステップ７において、ＬＦＳＲ７５，７６の出力
が一致する場合には、比較信号cmpenが「０」となり、
比較部７２は比較を禁止される。
注目するセルを、テストパターン発生部７０Ａが発生す
るアドレスに応じて変えながら繰り返す。なお、ステッ
プ３，ステップ７において、ＬＦＳＲ７５，７６の出力
が一致する場合には、比較信号cmpenが「０」となり、
比較部７２は比較を禁止される。
【００４７】このように図２に示したテストパターン発
生部７０Ａを用いれば、発生されるアドレス信号は、ラ
ンダムな順番ではあるがピンポンパターンとみなせるア
ドレッシングが可能である。ピンポンパターンを正確に
実施するためには、ステップ４の前に、ステップ５を実
施しなければならない。しかし、上記のようなピンポン
パターンによってメモリテストを実施しても、メモリセ
ル数は数万個以上（例えば、８ＭビットのＤＲＡＭでは
メモリセル数が８００万個）あり、また、"1000"番地の
メモリセルを読み出す回数が減少するだけで、その番地
のメモリセルに書込を行って他のメモリセルとの干渉は
テストされるため、実質的に、ピンポンパターンのテス
ト結果として有効である。
生部７０Ａを用いれば、発生されるアドレス信号は、ラ
ンダムな順番ではあるがピンポンパターンとみなせるア
ドレッシングが可能である。ピンポンパターンを正確に
実施するためには、ステップ４の前に、ステップ５を実
施しなければならない。しかし、上記のようなピンポン
パターンによってメモリテストを実施しても、メモリセ
ル数は数万個以上（例えば、８ＭビットのＤＲＡＭでは
メモリセル数が８００万個）あり、また、"1000"番地の
メモリセルを読み出す回数が減少するだけで、その番地
のメモリセルに書込を行って他のメモリセルとの干渉は
テストされるため、実質的に、ピンポンパターンのテス
ト結果として有効である。
【００４８】ＬＦＳＲは、カウンタに比較して回路が単
純なため、テストパターン発生部７０Ａの動作スピード
を高速化することができる。また、図２に示したように
個々のアドレス発生回路をＬＦＳＲ７５，７６とＮＯＲ
ゲート８１，８６で構成することにより、図１０〜図１
２に示したような従来のカウンタを使用した場合に比べ
て、小さい回路で構成することが可能である。そして、
ＬＦＳＲ７５，７６はシフトレジスタにより構成される
ため被テスト回路のアドレス数が大きくなる程、回路の
規模を縮小する効果が顕著に現れる。図４は、１０次の
ＬＦＳＲの構成を示す論理図である。図４において、１
００はシフトレジスタ、１０２はシフトレジスタ１００
が出力する最上位ビットと７番目のビットが一致したと
きに「０」を出力するするＸＯＲゲート、１０３は各レ
ジスタの出力が全てが「０」の時に「１」を出力するＮ
ＯＲゲート、１０１はＸＯＲゲート１０２の出力とＮＯ
Ｒゲート１０３の出力が一致したときに「０」をシフト
レジスタ１００の最下位ビットに出力するＸＯＲゲート
である。図１０に示した４ビットカウンタを図２に示し
た４次のＬＦＳＲに変更するのに比べて、図１１に示し
た１０ビットカウンタを図４に示した１０次のＬＦＳＲ
に変更する方が、より多くの論理素子を削減できること
が分かる。
純なため、テストパターン発生部７０Ａの動作スピード
を高速化することができる。また、図２に示したように
個々のアドレス発生回路をＬＦＳＲ７５，７６とＮＯＲ
ゲート８１，８６で構成することにより、図１０〜図１
２に示したような従来のカウンタを使用した場合に比べ
て、小さい回路で構成することが可能である。そして、
ＬＦＳＲ７５，７６はシフトレジスタにより構成される
ため被テスト回路のアドレス数が大きくなる程、回路の
規模を縮小する効果が顕著に現れる。図４は、１０次の
ＬＦＳＲの構成を示す論理図である。図４において、１
００はシフトレジスタ、１０２はシフトレジスタ１００
が出力する最上位ビットと７番目のビットが一致したと
きに「０」を出力するするＸＯＲゲート、１０３は各レ
ジスタの出力が全てが「０」の時に「１」を出力するＮ
ＯＲゲート、１０１はＸＯＲゲート１０２の出力とＮＯ
Ｒゲート１０３の出力が一致したときに「０」をシフト
レジスタ１００の最下位ビットに出力するＸＯＲゲート
である。図１０に示した４ビットカウンタを図２に示し
た４次のＬＦＳＲに変更するのに比べて、図１１に示し
た１０ビットカウンタを図４に示した１０次のＬＦＳＲ
に変更する方が、より多くの論理素子を削減できること
が分かる。
【００４９】なお、図２に示したテストパターン発生部
７０Ａにおいて、Ｔフリップフロップ７７を停止し、si
nh-0＝0に固定することで、疑似乱数を発生するアドレ
ス発生回路としても使用することができる。
７０Ａにおいて、Ｔフリップフロップ７７を停止し、si
nh-0＝0に固定することで、疑似乱数を発生するアドレ
ス発生回路としても使用することができる。
【００５０】実施の形態２．この発明の実施の形態２に
よるテストパターン発生部の構成を図５に示す。図５に
示したように、実施の形態２によるテストパターン発生
部７０Ｂは、実施の形態１によるテストパターン発生部
７０Ａで用いたＴフリップフロップ７７を２ビットのシ
フトレジスタ１１０に置き換えたものである。従って、
テストパターン発生部７０Ｂにおいては、シフトレジス
タ１１０がシフト禁止信号sinh-0を発生する。
よるテストパターン発生部の構成を図５に示す。図５に
示したように、実施の形態２によるテストパターン発生
部７０Ｂは、実施の形態１によるテストパターン発生部
７０Ａで用いたＴフリップフロップ７７を２ビットのシ
フトレジスタ１１０に置き換えたものである。従って、
テストパターン発生部７０Ｂにおいては、シフトレジス
タ１１０がシフト禁止信号sinh-0を発生する。
【００５１】図５に示した第１及び第２ののアドレス発
生回路としてのＬＦＳＲ１１１，１１２及びＮＯＲゲー
ト１１５，１１６は、図２に示したＬＦＳＲ７５，７６
及びＮＯＲゲート８１，８６と同じ構成を有し、図５に
おけるセレクタ回路１１３は図２に示したセレクタ回路
７８と同じ構成を有している。そして、ＬＦＳＲ１１，
１１２とセレクタ回路１１３とＯＲゲート１１４の接続
関係は、ＬＦＳＲ７５，７６とセレタク回路７８とＯＲ
ゲート８３の接続関係と同様に構成されている。
生回路としてのＬＦＳＲ１１１，１１２及びＮＯＲゲー
ト１１５，１１６は、図２に示したＬＦＳＲ７５，７６
及びＮＯＲゲート８１，８６と同じ構成を有し、図５に
おけるセレクタ回路１１３は図２に示したセレクタ回路
７８と同じ構成を有している。そして、ＬＦＳＲ１１，
１１２とセレクタ回路１１３とＯＲゲート１１４の接続
関係は、ＬＦＳＲ７５，７６とセレタク回路７８とＯＲ
ゲート８３の接続関係と同様に構成されている。
【００５２】図５に示したテストパターン発生回路７０
Ｂは、２ビットのリングカウンタ１１０の初期設定され
た値り、ピンポンパターンを発生する場合と、疑似乱数
を発生する場合の２通りの使い方を選択できる。
Ｂは、２ビットのリングカウンタ１１０の初期設定され
た値り、ピンポンパターンを発生する場合と、疑似乱数
を発生する場合の２通りの使い方を選択できる。
【００５３】リングカウンタ１１０に"01"を初期設定し
た時、２ビットのリングカウンタ１１０の出力sinh-0
は、010101…を発生し、実施の形態１のＴフリップフロ
ップ７７と同じ動作をする。従って、実施の形態２に示
したテストパターン発生部７０Ｂは実施の形態１に示し
たテストパターン発生部７０Ａと同様の動作を行う。
た時、２ビットのリングカウンタ１１０の出力sinh-0
は、010101…を発生し、実施の形態１のＴフリップフロ
ップ７７と同じ動作をする。従って、実施の形態２に示
したテストパターン発生部７０Ｂは実施の形態１に示し
たテストパターン発生部７０Ａと同様の動作を行う。
【００５４】リングカウンタ１１０に"00"を初期設定し
た時、２ビットのリングカウンタ１１０の出力sinh-0
は、0000…を発生する。リングカウンタ１１０の出力si
nh-0はLFSR-0のシフト禁止信号であるから、ＬＦＳＲ１
１１は、表１に示した擬似乱数を発生し、セレクタ回路
１１３を介してＲＡＭ２Ａに対して出力する。
た時、２ビットのリングカウンタ１１０の出力sinh-0
は、0000…を発生する。リングカウンタ１１０の出力si
nh-0はLFSR-0のシフト禁止信号であるから、ＬＦＳＲ１
１１は、表１に示した擬似乱数を発生し、セレクタ回路
１１３を介してＲＡＭ２Ａに対して出力する。
【００５５】このように実施の形態２に示したテストパ
ターン発生部７０Ｂは、機能を拡張され、疑似乱数及び
ピンポンパターンを発生して出力することができる。
ターン発生部７０Ｂは、機能を拡張され、疑似乱数及び
ピンポンパターンを発生して出力することができる。
【００５６】実施の形態３．図７はこの発明の実施の形
態３によるテストパターン発生部の構成を示すブロック
図である。図７に示したように実施の形態３は、実施の
形態２に示したテストパターン発生部７０Ｂに対して、
第２のアドレス発生回路であるＬＦＳＲ１１２及びＮＯ
Ｒゲート１１６をカウンタに置き換えたものである。
態３によるテストパターン発生部の構成を示すブロック
図である。図７に示したように実施の形態３は、実施の
形態２に示したテストパターン発生部７０Ｂに対して、
第２のアドレス発生回路であるＬＦＳＲ１１２及びＮＯ
Ｒゲート１１６をカウンタに置き換えたものである。
【００５７】図７に示すピンポンパターンを発生するテ
ストパターン発生部は、ＬＦＳＲ１２１及びＮＯＲゲー
ト１３１と、ＬＦＳＲ１２１がテストパターンを一周期
発生したか否かを検出するＯＲゲート１２４と、ＯＲゲ
ート１２４の出力をカウントするカウンタ１２２と、Ｌ
ＦＳＲ１２１またはカウンタ１２２の何れかの出力を選
択するためのセレクタ回路１２４と、該セレクタ回路１
２３に選択のタイミングを与えるための２ビットリング
カウンタ１２０とを備えて構成される。このテストパタ
ーン発生部７０Ｃは、注目するセルのアドレスをカウン
タ１２２を用いて一つずつ増加させ、その他のセルのア
ドレスはＬＦＳＲ１２１を用いて擬似乱数で行うもので
ある。
ストパターン発生部は、ＬＦＳＲ１２１及びＮＯＲゲー
ト１３１と、ＬＦＳＲ１２１がテストパターンを一周期
発生したか否かを検出するＯＲゲート１２４と、ＯＲゲ
ート１２４の出力をカウントするカウンタ１２２と、Ｌ
ＦＳＲ１２１またはカウンタ１２２の何れかの出力を選
択するためのセレクタ回路１２４と、該セレクタ回路１
２３に選択のタイミングを与えるための２ビットリング
カウンタ１２０とを備えて構成される。このテストパタ
ーン発生部７０Ｃは、注目するセルのアドレスをカウン
タ１２２を用いて一つずつ増加させ、その他のセルのア
ドレスはＬＦＳＲ１２１を用いて擬似乱数で行うもので
ある。
【００５８】図６においてＥＮ１はカウンタ１２２のイ
ネーブル信号である。カウンタ１２２はイネーブル信号
ＥＮ１＝0のとき動作し、ＥＮ１＝1の時前の値を保持す
る。実施の形態１を表す図２で示したテストパターン発
生部７０ＡのＯＲゲート８３と同様、イネーブル信号Ｅ
Ｎ１は、ＬＦＳＲ１２１のシフトレジスタに"0001"が保
持されいてる時のみシフト禁止信号sinh-1＝0になる。
従ってカウンタ１２２のカウント値は、ＬＦＳＲ１２１
が一周期疑似乱数を発生する毎に一つずつ増加する。
ネーブル信号である。カウンタ１２２はイネーブル信号
ＥＮ１＝0のとき動作し、ＥＮ１＝1の時前の値を保持す
る。実施の形態１を表す図２で示したテストパターン発
生部７０ＡのＯＲゲート８３と同様、イネーブル信号Ｅ
Ｎ１は、ＬＦＳＲ１２１のシフトレジスタに"0001"が保
持されいてる時のみシフト禁止信号sinh-1＝0になる。
従ってカウンタ１２２のカウント値は、ＬＦＳＲ１２１
が一周期疑似乱数を発生する毎に一つずつ増加する。
【００５９】カウンタ１２２は、被テスト回路（ＲＡＭ
２Ａ）のワード数×２サイクルで出力している値を一つ
ずつ増やす。図６では被テスト回路は１６ワードである
からクロックが３２サイクル進む毎に一ずつカウント数
を増やす。カウンタ１２２は高速動作を要求されないこ
とから、テストパターン発生部７０Ｃに与えられるクロ
ックで動作するカウンタに比べれば小さな回路規模で構
成できる。
２Ａ）のワード数×２サイクルで出力している値を一つ
ずつ増やす。図６では被テスト回路は１６ワードである
からクロックが３２サイクル進む毎に一ずつカウント数
を増やす。カウンタ１２２は高速動作を要求されないこ
とから、テストパターン発生部７０Ｃに与えられるクロ
ックで動作するカウンタに比べれば小さな回路規模で構
成できる。
【００６０】なお、図７は、図６に示したテストパター
ン発生部をさらに詳しく説明するためのブロック図あ
る。図７に示すように、カウンタは被テスト回路（ＲＡ
Ｍ２Ａ）のアドレス数と同数のＤフリップフロップ１２
５〜１２８と、被テスト回路のアドレス数と同数のビッ
ト数からなる入力信号が与えられるインクリメンタ１２
９と、インクリメンタ１２９の出力とＤフリップフロッ
プ１２５〜１２８の出力の何れかをＤフリップフロップ
１２５〜１２８の入力に与えるためのセレクタ回路１３
０とで構成される。ここで、インクリメンタとは、入力
信号に一を加えて、加算された値を出力する装置であ
る。例えば、このような４ビットのインクリメンタは、
図１０に示すような回路で構成できる。図１０に示した
回路の入力データＤＩ<0>〜ＤＩ<3>に対して出力データ
ＤＯ<0>〜ＤＯ<3>は一つ大きな値になっている。なお、
１０ビットのインクリメンタは、図１１，図１２に示し
た回路で実現でき、入力データＤＩ<0>〜ＤＩ<9>に対し
て出力データＤＯ<0>〜ＤＯ<9>は一つ大きな値になって
いる。
ン発生部をさらに詳しく説明するためのブロック図あ
る。図７に示すように、カウンタは被テスト回路（ＲＡ
Ｍ２Ａ）のアドレス数と同数のＤフリップフロップ１２
５〜１２８と、被テスト回路のアドレス数と同数のビッ
ト数からなる入力信号が与えられるインクリメンタ１２
９と、インクリメンタ１２９の出力とＤフリップフロッ
プ１２５〜１２８の出力の何れかをＤフリップフロップ
１２５〜１２８の入力に与えるためのセレクタ回路１３
０とで構成される。ここで、インクリメンタとは、入力
信号に一を加えて、加算された値を出力する装置であ
る。例えば、このような４ビットのインクリメンタは、
図１０に示すような回路で構成できる。図１０に示した
回路の入力データＤＩ<0>〜ＤＩ<3>に対して出力データ
ＤＯ<0>〜ＤＯ<3>は一つ大きな値になっている。なお、
１０ビットのインクリメンタは、図１１，図１２に示し
た回路で実現でき、入力データＤＩ<0>〜ＤＩ<9>に対し
て出力データＤＯ<0>〜ＤＯ<9>は一つ大きな値になって
いる。
【図１】 この発明のメモリテスト回路の概要を説明す
るためのブロック図である。
るためのブロック図である。
【図２】 この発明の実施の形態１によるテストパター
ン発生部の構成を示す論理図である。
ン発生部の構成を示す論理図である。
【図３】 図１に示した制御部の構成の一部を示した論
理図である。
理図である。
【図４】 １０次のＬＦＳＲの構成を示す論理図であ
る。
る。
【図５】 この発明の実施の形態２によるテストパター
ン発生部の構成を示す論理図である。
ン発生部の構成を示す論理図である。
【図６】 この発明の実施の形態３によるテストパター
ン発生部の構成を示すブロック図である。
ン発生部の構成を示すブロック図である。
【図７】 図６に示しカウンタの構成を示すブロック図
である。
である。
【図８】 ＲＡＭ−ＢＩＳＴ回路を備えるメモリ装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】 図８に示しＲＡＭ−ＢＩＳＴ回路の構成を説
明するためのブロック図である。
明するためのブロック図である。
【図１０】 ４ビットカウンタの構成を示す論理図であ
る。
る。
【図１１】 １０ビットカウンタの構成を示す論理図で
ある。
ある。
【図１２】 高速な１０ビットカウンタの構成を示す論
理図である。
理図である。
１ チップ、２，２Ａ ＲＡＭ、５，６ ロジック部、
７ ＲＡＭ−ＢＩＳＴ回路、７０，７０Ａ〜７０Ｃ テ
ストパターン発生部、７１ 制御部、７２ 比較部、７
５，７６，１１１，１１２，１２１ ＬＦＳＲ、７７
Ｔフリップフロップ、７８，１１３，１３０ セレクタ
回路、８１，８６，１０３，１１５，１１６，１３１
ＮＯＲゲート、９７ 一致検出回路、１００ シフトレ
ジスタ、１１０，１２０ リングカウンタ、１２２ カ
ウンタ。
７ ＲＡＭ−ＢＩＳＴ回路、７０，７０Ａ〜７０Ｃ テ
ストパターン発生部、７１ 制御部、７２ 比較部、７
５，７６，１１１，１１２，１２１ ＬＦＳＲ、７７
Ｔフリップフロップ、７８，１１３，１３０ セレクタ
回路、８１，８６，１０３，１１５，１１６，１３１
ＮＯＲゲート、９７ 一致検出回路、１００ シフトレ
ジスタ、１１０，１２０ リングカウンタ、１２２ カ
ウンタ。
Claims (5)
- 【請求項１】 繰り返し選択信号を出力する選択信号生
成手段と、 前記選択信号生成手段から受けた前記選択信号に応答し
て、メモリ内のメモリセルを選択するために発生してい
る第１のアドレス信号を更新する第１のアドレス信号発
生回路と、 前記第１のアドレス信号発生回路が前記第１のアドレス
信号の全種類を一通り出力し終わる毎に、前記メモリセ
ルの選択のために発生している第２のアドレス信号を更
新する第２のアドレス信号発生回路と、 前記第１及び第２のアドレス信号発生回路が発生してい
る前記第１及び第２のアドレス信号を受けて、前記選択
信号生成手段から与えられる前記選択信号により前記第
１及び第２のアドレス信号の何れか一方を選択的して前
記メモリに対して出力するセレクタ回路とを備え、 前記第１のアドレス信号発生回路は、 直列に接続された複数の第１のレジスタ、及び該複数の
第１のレジスタのうちの初段の第１のレジスタに接続さ
れた出力端子と第１のフィードバック経路に接続された
第１の入力端子と第２の入力端子とを持つ第１の排他的
論理和回路を含む第１のリニアフィードバックシフトレ
ジスタと、 前記複数の第１のレジスタのうち最終段の第１のレジス
タ以外の全ての第１のレジスタの出力の否定論理和演算
を実行して、その結果を前記第１の排他的論理和回路の
前記第２の入力端子に対して出力する第１のＮＯＲゲー
トとを有する、メモリテスト回路。 - 【請求項２】 第２のアドレス信号発生回路は、 直列に接続された複数の第２のレジスタ、及び該複数の
第２のレジスタのうちの初段の第２のレジスタに接続さ
れた出力端子と第２のフィードバック経路に接続された
第１の入力端子と第２の入力端子とを持つ第２の排他的
論理和回路を含む第２のリニアフィードバックシフトレ
ジスタと、 前記第２の複数のレジスタのうち最終段の第２のレジス
タ以外の全ての第２のレジスタの出力の否定論理和演算
を実行して、その結果を前記第２の排他的論理和回路の
前記第２の入力端子に対して出力する第２のＮＯＲゲー
トとを有する、請求項１記載のメモリテスト回路。 - 【請求項３】 前記第１のアドレス信号発生回路は、 前記第１のアドレス信号の全種類を一通り出力し終わっ
たことを検出する検出手段をさらに備え、 前記第２のアドレス信号発生回路は、 前記検出手段の出力をカウントするカウンタを含む、請
求項１記載のメモリテスト回路。 - 【請求項４】 前記選択信号生成手段は、 外部から初期データを入力可能な２つのレジスタをリン
グ状に接続して構成したリングカウンタを備える、請求
項１ないし請求項３の何れか一項に記載のメモリテスト
回路。 - 【請求項５】 前記メモリテスト回路は、前記メモリと
同じチップ内に設けられ、 前記メモリの出力と期待値とを比較する比較手段と、 前記第１及び第２のアドレス信号が同じ時に、前記比較
手段の比較動作を禁止する比較制御信号を発生する制御
手段とをさらに備える、請求項１ないし請求項４のうち
の何れか一項に記載のメモリテスト回路。
Priority Applications (2)
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|---|---|---|---|
| JP7250936A JPH0991997A (ja) | 1995-09-28 | 1995-09-28 | メモリテスト回路 |
| US08/608,049 US5636225A (en) | 1995-09-28 | 1996-02-28 | Memory test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250936A JPH0991997A (ja) | 1995-09-28 | 1995-09-28 | メモリテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991997A true JPH0991997A (ja) | 1997-04-04 |
Family
ID=17215224
Family Applications (1)
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|---|---|---|---|
| JP7250936A Pending JPH0991997A (ja) | 1995-09-28 | 1995-09-28 | メモリテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH0991997A (ja) |
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Family Cites Families (8)
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1995
- 1995-09-28 JP JP7250936A patent/JPH0991997A/ja active Pending
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1996
- 1996-02-28 US US08/608,049 patent/US5636225A/en not_active Expired - Fee Related
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Also Published As
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| US5636225A (en) | 1997-06-03 |
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