KR100444763B1

KR100444763B1 - 내장된 자체테스트 기법을 위한 결정패턴 생성기

Info

Publication number: KR100444763B1
Application number: KR10-2001-0068702A
Authority: KR
Inventors: 강성호; 강용석
Original assignee: 강성호; 강용석
Priority date: 2001-11-06
Filing date: 2001-11-06
Publication date: 2004-08-21
Also published as: KR20030037501A

Abstract

본 발명은 BIST(내장된 자체테스트 기법)에 관한 것으로서, 보다 구체적으로는 적은 비트수를 갖는 LFSR로 많은 패턴을 생성할 수 있기 때문에 의사임의패턴 LFSR의 비트수를 줄이므로써 하드웨어 오버헤드를 줄일 수 있으며 LFSR의 비트수가 작아짐에 따라 CUT에 가하는 패턴수도 줄어 테스트에 필요한 시간을 단축시킬 수 있는, BIST용 결정패턴 생성기에 관한 것이다. 본 발명은 의사임의패턴을 생성하는 의사임의패턴 생성수단; CUT에 가해진 패턴의 수를 계수하는 패턴계수기(PC); 테스트패턴을 주사경로에서 시프트시키기 위해 필요한 비트수를 계수하는 비트계수기(BC); 상기 PC와 BC의 값에 따라 의사임의패턴의 값을 반전시키거나 그대로 통과시키는 결정패턴 포함기(EF)로 구성된다.

Description

내장된 자체테스트 기법을 위한 결정패턴 생성기{Deterministic test pattern generator for built-in self test}

본 발명은 BIST(내장된 자체테스트 기법)에 관한 것으로서, 보다 구체적으로는 적은 비트수를 갖는 LFSR로 많은 패턴을 생성할 수 있기 때문에 의사임의패턴 LFSR의 비트수를 줄이므로써 하드웨어 오버헤드를 줄일 수 있으며 LFSR의 비트수가 작아짐에 따라 CUT에 가하는 패턴수도 줄어 테스트에 필요한 시간을 단축시킬 수있는, BIST용 결정패턴 생성기에 관한 것이다.

종래의 논리회로 BIST(built-in self test)는 주로 의사임의패턴(pseudo-random pattern)을 사용하였다. 의사임의패턴 생성을 위해 일반적으로 사용되는 회로는 LFSR(linear feedback shift register)이다. 그러나 대부분의 논리 회로에서 LFSR을 사용하여 생성한 의사임의패턴만으로는 높은 고장검출률을 얻을 수 없다. 이러한 문제를 해결하기 위해서는 임의저항(random resistant) 고장을 검출할 수 있는 테스트패턴을 가할 수 있어야 한다. ATPG(automatic test pattern generation) 알고리즘을 통해 이러한 고장을 검출할 수 있는 결정패턴(deterministic pattern)을 구할 수는 있으나, 이를 하드웨어로 구현하는 것은 많은 문제를 갖는다.

결정패턴을 생성할 수 있는 패턴생성기 하드웨어를 구현하기 위해 기존에는 LFSR과 BIST 제어회로를 이용하였다. 이는, LFSR이 생성한 패턴이 (1110)이고 원하는 결정패턴이 (1100)이라면 세 번째 LFSR 비트의 값을 반전시키는 회로를 추가한 형태의 구조이다. 도1에서 이러한 회로를 SMC(sequence modifying circuits)(10)라 표시하였다. SMC(10)는 입력으로서 LFSR(14)의 각 비트와 BIST 제어부(12) 내의 패턴계수기(pattern counter)(16)와 비트계수기(bit counter)(18)의 비트들을 사용한다. 도1에서 CUT(19)는 테스트대상 회로(circuit under test)를 의미하고, scan chain은 CUT 내의 주사경로를 의미한다.

도1과 같은 하드웨어를 사용할 경우에는, 완전한 고장검출률을 얻을 수는 있으나 LFSR(14)에서 생성하는 의사임의패턴을 결정패턴으로 바꾸기 위한 회로의 크기가 너무 커서 실용적이지 못한 문제가 있다. 그 이유는 첫째, ATPG를 통해 얻은 모든 결정패턴을 SMC(10)에서 생성하기 때문이다. 특히 크기가 큰 회로의 경우에는 결정패턴의 수가 아주 많기 때문에 모든 결정패턴을 생성하도록 SMC(10)를 구성하는 것은 비실용적이다. SMC(10)를 통해 LFSR(14)의 패턴을 변화시켜 목표로 삼은 결정패턴 이외에도 다른 패턴들이 생성되기 때문에, 필요로 하는 결정패턴의 수를 줄일 수는 있으나 이는 확실한 이론적 배경에 따른 것이 아니라서 SMC(10)의 크기를 줄이는데 큰 역할을 하지 못한다. 둘째, 가하는 패턴의 수가 많다는 문제가 있다. 사용되는 LFSR(14)의 비트수 n에 따라 가하는 패턴의 수가 비례하게 되는데 보다 작은 LFSR(14)을 사용하는 것이 회로를 줄일 뿐 아니라 테스트패턴의 수를 줄여 테스트에 필요한 시간을 줄일 수 있다. 즉, n비트의 LFSR은 (2ⁿ-1)개의 패턴을 생성할 수 있는데 기존 방식에서는 정확히 필요로 하는 테스트패턴을 결정할 수 없고 (2ⁿ-1)개의 몇 배의 테스트패턴을 가해야 하는 경우도 발생한다. 결론적으로 테스트에서 가장 중요하게 고려하는 테스트 시간과 테스트 하드웨어의 크기 면에서 효과적이지 못하다.

따라서, 본 발명의 목적은, 결정패턴을 위한 의사임의패턴 생성에 주사경로를 이용하기 때문에 같은 비트수의 LFSR을 사용하는 경우보다 2배 더 많은 개수의 의사임의패턴을 생성할 수 있어서, 적은 비트수를 갖는 LFSR로 많은 패턴을 생성할 수 있고, 그러므로써 의사임의패턴 LFSR의 비트수를 줄여 하드웨어 오버헤드를 줄일 수 있으며 LFSR의 비트수가 작아짐에 따라 CUT에 가하는 패턴수도 줄어 테스트에 필요한 시간을 단축시킬 수 있는 BIST 결정패턴 생성기를 제공하는 것이다.

도1은 종래의 BIST 결정패턴 생성기의 구성도.

도2는 본 발명의 BIST 결정패턴 생성기의 구성도.

도3은 본 발명에 사용된 의사임의패턴 생성방법의 개념도.

도4는 본 발명의 적용분야를 확장한 것을 나타내는 예시도.

<도면부호의 설명>

SMC(10); BIST 제어부(12); LFSR(14); 패턴계수기(16); 비트계수기(18); CUT(19); 주사경로(20); 주사경로(20'); 주사경로(20a~d); 패턴계수기(21); 비트계수기(23); 선택소자(25); EF(27); LFSR(29); LFSR(29'); 선택단자(SEL)

1. 용어의 정리 - 본 명세서에 사용된 주요 용어를 정리하면 다음과 같다.

① LFSR : Linear Feedback Shift Register

② PC : 패턴계수기(pattern counter)

③ BC : 비트계수기(bit counter)

④ EF : 결정패턴 포함기(embedding deterministic patterns)

⑤ Sin, Sout: 주사경로 입력 및 출력

2. 회로의 구성 및 동작

도2는 본 발명에 따른 BIST 회로의 전체 구성도이다. 테스트 대상회로(CUT)는 도2에서는 표시하지 않고, CUT 내의 주사경로(scan chain)(20)와 입출력(Sin, Sout)만을 나타내었다. 도2에서 PC(21)는 CUT에 가해진 패턴의 수를 계수하기 위해 사용되고 BC(23)는 테스트패턴을 주사경로에 이동시키기 위해 필요한 비트수를 계수하기 위해 사용된다. PC(21)의 최하위 비트 M은 주사경로(20)의 입력에 가해지는 두 입력(ED, PR)을 선택하는 선택소자(25)의 선택비트(SEL)로 사용된다. M의 값이 0인 경우에 선택소자(25)는 ED 신호를 Sin에 가하고, M의 값이 1인 경우에는 PR 신호를 Sin에 가한다. 또한 M의 값이 1인 경우에는 LFSR(29)에 가해지는 클럭을 막도록 회로를 구성한다(도시 안됨).

우선, M이 0인 경우 K에는 LFSR(29)과 주사경로(20)를 이용한 의사임의패턴이 생성된다. 의사임의패턴의 생성 방법은 별도로 설명한다. K의 의사임의패턴이, 필요로 하는 결정적 패턴과 다른 경우에는 K값을 반전시켜 필요로 하는 결정패턴을 Sin에 가할 수 있도록 한다. K의 값을 반전시키기 위해서는 EF(27)의 값을 1로 만든다. 따라서 EF(27)는 해당 PC(21)와 BC(23)의 값에 따라 K의 값을 반전시키거나 그대로 통과할 수 있도록 구성하게 된다. EF(27)를 구성하는 방법은, 필요로 하는 생성하고자 하는 결정패턴과 가장 적은 수의 비트가 다른 의사임의패턴을 찾아내고, 의사임의패턴 중 반전시켜야 할 비트의 PC(21)값과 BC(23)값을 확인하여 이 때 1의 값을 출력하도록 하고 반전이 필요없는 비트들은 0의 값이 출력되도록 PLA(programmable logic arrya) 형태의 on-set과 off-set을 구성한다. EF(27)의 입력으로 사용하는 PC(21)는 최하위 비트인 M을 제외하여 구성된다.

구성된 PLA 입력은 논리회로최소화 알고리즘을 통해 자동적으로 최적의 EF 회로를 생성한다. 각 결정패턴에 대하여 위와 같은 과정을 반복하면 필요로 하는 결정패턴을 생성할 수 있도록 EF를 자동합성할 수 있다. 이 과정에서 한 개의 결정패턴을 포함하도록 만들어진 EF회로의 on-set과 off-set은 계속 유지하여 다음 결정패턴을 포함시키기 위한 on-set과 off-set에 의해 영향을 받지 않도록 한다. 이와 같은 과정을 통해 도2의 ED에는 필요로 하는 결정패턴이 가해지게 된다.

한 개의 결정패턴이 주사경로(20)에 저장되고 이것이 CUT에 가해지면 PC(21)의 최하위 비트인 M은 0에서 1로 천이하게 되고 주사경로(20)에 저장되어 있는 결정패턴은 PR를 통해 다시 주사경로(20)로 저장되게 된다. 이 때 LFSR(29)의 클럭은가하지 않는다. 이 동작에서 Sout의 값이, 다시 EF(27)의 출력이 1인 경우 반전되고 0인 경우 그대로 PR에 전달된다. PC(21)의 최하위 비트인 M은 결정패턴을 포함시키기 위한 EF(27)의 입력으로 사용되지 않았기 때문에 M이 0인 경우와 M이 1인 경우 EF(27)는 같은 동작을 수행하게 된다. 따라서 M이 1로 천이되어, M이 0일 때 생성되어 주사경로(20)에 저장된 결정패턴을 PR를 통해 Sin에 가할 때 이전에 EF(27)에 의해 반전된 비트들은 다시 EF(27)에 의해 재반전되어, 결정패턴이 포함되지 않은 의사임의패턴이 Sin에 가해지게 된다. 따라서 의사임의패턴과 결정패턴을 모두 가할 수 있는 패턴생성기로서 동작한다. 의사임의패턴이 생성되기 때문에 의사임의패턴으로 검출할 수 없는 고장들의 결정패턴을 ATPG로 생성하여 이를 EF를 통해 가할 수 있게 된다.

3. 의사임의패턴 생성방법

도3은 도2에 나타낸 패턴생성기의 기반이 되는 의사임의패턴 생성방법을 나타낸다. LFSR(29')과 주사경로(20')를 사용하여 패턴을 생성한다. 실시예로서 LFSR(29')의 비트수는 2이고 주사경로(20')의 길이는 5비트인 경우를 도3에 표시하였다. 도3에서 보는 바와 같이 2비트 LFSR(29')의 특성방정식은 x²+x+1이고 (1,0,1)을 반복하여 생성하며 도3의 왼쪽 하단에 나타낸 것과 같은 패턴을 생성한다.

주사기반 BIST의 경우 주사경로(20)의 수만큼 시프트되어야 하므로 5비트를 시프트하여 패턴을 가한다. 따라서 (01101), (11011), (10110)의 3개의 의사임의패턴을 생성할 수 있다. 기존의 L비트 LFSR을 사용한 패턴생성기는 (2^L-1)개의 패턴을 생성하였지만 도3에 나타낸 의사임의패턴 생성기는 주사경로(20)를 이용하기 때문에 처음 (2^L-1)개의 패턴으로 주사경로(20)의 초기값(v5,v4,v3,v2,v1)을 반전시키고 다음 (2^L-1)개의 패턴으로 원래의 초기값으로 회복시킨다. 따라서 같은 비트수의 LFSR을 사용하는 경우 도3의 의사임의패턴 생성기는 (2^L-1)×2개의 의사임의패턴을 생성할 수 있다. 이는 BIST에서 LFSR의 비트수를 줄여 하드웨어 오버헤드를 줄일 수 있는 기반을 제공한다. 또한 주사경로(20)에서 되먹임(feedback)을 사용하였기 때문에 도2에 나타낸 결정패턴 생성기를 구현할 수 있는 기본적인 환경을 제공한다.

4. 종래 기술과의 비교

앞의 종래기술의 설명란에서 설명하였듯이, 종래에도 하드웨어에 의해 결정패턴을 생성할 수 있었으나 하드웨어 오버헤드가 아주 큰 단점을 갖는다. 우선 회로의 모든 고장들에 대한 결정패턴을 생성한 후 이를 PC, BC, LFSR의 상태에 따라 의사임의패턴을 반전시키는 방법을 사용하기 때문에 비트 반전을 위한 조합회로의 크기가 큰 것이다.

하지만 본 발명에 따르면 의사임의패턴이 함께 생성되는 패턴생성기이므로 임의저항 고장을 검출할 수 있는 결정패턴만을 고려하면 된다. 일반적으로 주사기술이 적용된 회로(boundary scan 회로 등)의 경우 의사임의패턴만으로도 90%이상의 고장검출률을 얻을 수 있기 때문에 모든 고장을 검출하기 위한 결정패턴을 생성하는 것은 비효율적이다. 또한 의사임의패턴 생성을 LFSR만을 이용하는 것보다 본 발명의 의사임의패턴 생성기를 사용하면 적은 비트수를 갖는 LFSR로 많은 패턴을 생성할 수 있기 때문에 의사임의패턴 LFSR의 비트수를 줄여, 역시 하드웨어 오버헤드를 줄일 수 있으며 LFSR의 비트수가 작아짐에 따라 CUT에 가하는 패턴수도 줄어 테스트에 필요한 시간을 단축시킬 수 있다. 그리고 결정패턴을 가하기 위한 조합회로(EF)의 입력으로 PC와 BC 입력만을 사용하므로 종래의 방식에서 LFSR까지 사용하는 것에 비해 라우팅(routing) 오버헤드를 줄일 수 있다.

종래 기술과의 객관적 비교를 위해 ISCAS85 및 ISCAS89의 벤치마크 회로에 대한 실험을 실시하였다. 우선 효과적인 비교를 위해 10,000개의 의사임의패턴을 가하여도 검출하지 못한 고장이 있는 회로만을 고려하였다. 표1에 종래 기술과 본 발명의 비교 결과를 나타내었다. 우선 종래 기술과 본 발명의 면적을 비교하기 위해 32비트 LFSR의 면적을 비교한 하드웨어 오버헤드를 열거하였다. 하드웨어 오버헤드는 사용된 LFSR의 비트수에 따라 다르기 때문에 종래 기술과 본 발명 모두에서 최소의 하드웨어 오버헤드를 갖는 경우의 면적과 LFSR의 길이를 나타낸다. 그리고 본 발명의 실험에서 LFSR의 길이는 14비트로 구성하였는데 이는 많은 비트를 갖는 LFSR를 사용하면 하드웨어 오버헤드가 작은 경우도 발생할 수 있으나 테스트패턴의 수가 늘어가 테스트 시간이 증가하게 되어 이를 제한한 것이다. 표에서 알 수 있는 것과 같이 모든 회로에 대하여 종래 기술에 비해 현저히 낮은 하드웨어 오버헤드를나타내고 있다. 더구나 표에는 나타내지 않았으나 본 발명은 LFSR을 입력으로 사용하지 않기 때문에 라우팅 오버헤드를 감안하면 하드웨어 오버헤드는 월등히 낮다.

테스트패턴의 수, 즉 테스트 시간을 가늠할 수 있는 LFSR의 비트수를 보면 c2670 및 c7552를 제외한 모든 회로에서 본 발명이 적은 비트수의 LFSR를 사용한다. 하지만 c7552의 경우 종래 기술과 같이 11비트를 사용하면 203.7%의 면적을 갖게 되어 종래 기술에 비해 작은 면적을 갖는다. 따라서 BIST를 위한 회로의 면적과 LFSR의 비트수간의 트레이드오프(trade off)를 고려하여 최적의 LFSR 비트수를 적용해야 한다. c2670의 경우는 LFSR이 1비트 더 필요하나 면적은 반 이상 줄일 수 있음을 알 수 있다. 따라서 본 발명은 종래의 기술에 비해 테스트 하드웨어 오버헤드 및 테스트 시간면에서 우수함을 알 수 있다.

벤치마크 회로	종래 기술	본 발명
벤치마크 회로	32비트LFSR 대비 면적	필요LFSR 비트수	32비트LFSR 대비 면적	필요LFSR 비트수
s420	64.8%	13	44.1%	6
s641	59.7%	9	31.7%	6
s713	58.2%	11	32.5%	6
s838	102.0%	11	83.9%	6
s953	57.5%	13	38.5%	12
s1196	64.8%	14	40.7%	12
s1238	64.6%	13	40.9%	13
s5378	88.6%	14	44.7%	12
s9234	510.0%	14	231.7%	13
s13207	179.7%	14	125.9%	13
s15850	371.8%	14	236.2%	13
s38417	1698.2%	14	923.5%	14
s38584	334.1%	14	167.0%	13
c2670	250.3%	5	100.9%	6
c7552	437.0%	11	107.0%	12

5. 변형가능한 실시예

이상의 본 발명은 다중스캔 구조 및 test-per-clock 구조의 BIST에도 적용할 수 있다. 도4에서 보는 바와 같이 회로 내에 여러 개의 주사경로(20a~d)가 있는 경우에도 본 발명을 적용할 수 있다. 단지 EF의 출력이 주사경로(20a~d) 개수만큼 늘어나고 각 주사경로(20a~d)는 도2에서 보는 것과 같은 구조를 갖는다. 또한 회로 내의 주사경로(20a~d)가 테스트를 입력하는 부분과 응답을 받는 부분으로 구분할 수 있는 BILBO 형태를 취하면 test-per-clock 구조의 BIST에도 곧바로 적용이 가능하다. 이러한 경우에는 보다 적은 수의 테스트 입력만으로도 높은 고장검출률을 얻을 수 있다.

비메모리 회로의 테스트비용이 급격히 상승하고 시스템온칩(system-on-chip)환경의 일반화로 인해 BIST 기술을 사용하여 테스트를 수행하고자 하는 연구개발이 활발히 진행되고 있다. 하지만 기존의 BIST는 의사임의패턴을 사용하던가 결정패턴을 사용하는 경우는 오버헤드가 너무 커 실용적이지 못하였다. 본 발명에서는 완전한 고장검출률을 얻을 수 있으며 BIST의 하드웨어 오버헤드가 작고 테스트 시간을 단축할 수 있기 때문에 테스트의 가장 중요한 요소인 시간, 비용, 고장검출률을 모두 만족시킬 수 있다. 시스템온칩의 경우 내장된 코어를 BIST를 사용하여 테스트가 가능함에 따라 테스트 비용을 크게 절감할 수 있으며 최종 칩의 성능 보장 및 가격경쟁력 확보에 많은 도움을 줄 것이다.

Claims

내장된 자체테스트 기법(BIST)용 주사경로와 그 입출력을 포함하고 있는 테스트 대상회로(CUT)의, 상기 주사경로에 입력하여 BIST를 행하기 위한 결정패턴을 생성하는 결정패턴 생성기로서,

m비트의 LFSR과 n비트의 주사경로를 포함하며, LFSR의 출력이 주사경로의 출력과 EX-NANDing 되어 주사경로로 입력되어, 최초 (2^m-1)개의 패턴으로 주사경로의 초기값을 반전시키고 다음 (2^m-1)개의 패턴으로 원래의 초기값으로 회복시켜서 최종적으로 (2^m1)×2개의 의사임의패턴을 생성하는 의사임의패턴 생성수단,

CUT에 가해진 패턴의 수를 계수하는 계수기로서, 그 최하위 비트는 상기 주사경로의 입력에 가해지는 두 입력(ED, PR)을 선택하는 선택비트(SEL)로 사용되는 패턴계수기(PC),

테스트패턴을 주사경로에서 시프트시키기 위해 필요한 비트수를 계수하는 비트계수기(BC),

상기 PC와 BC의 값에 따라, 의사임의패턴이, 필요로 하는 결정적 패턴과 다른 경우에는 의사임의패턴 값을 반전시켜 필요로 하는 결정패턴을 주사경로의 입력에 인가하는 결정패턴 포함기(EF)를 포함하는 것을 특징으로 하는 BIST 결정패턴 생성기.
삭제
청구항 1에서, 상기 EF는

필요로 하는 생성코자 하는 결정패턴과 가장 적은 수의 비트가 다른 의사임의패턴을 찾아내고 의사임의패턴 중 반전시켜야 할 비트의 PC값과 BC값을 확인하여 이 때 1의 값을 출력하도록 하고 반전이 필요없는 비트들은 0의 값이 출력되도록 PLA 형태의 on-set과 off-set을 구성하는 것을 특징으로 하는, BIST 결정패턴 생성기.
청구항 3에서, 상기 PLA 형태의 입력은 논리회로최소화 알고리즘을 통해 자동적으로 최적의 EF 회로를 생성하는 것을 특징으로 하는, BIST 결정패턴 생성기.
청구항 1에서, 상기 주사경로가 복수인 경우에, EF의 출력이 주사경로의 개수만큼 늘어나는 것을 특징으로 하는, BIST 결정패턴 생성기.
청구항 5에서, 상기 주사경로가 테스트를 입력하는 부분과 응답을 받는 부분으로 구분되는 BILBO 형태를 취하는 것을 특징으로 하는, BIST 결정패턴 생성기.