KR100206128B1 - 선형 궤환 쉬프트레지스터, 다중 입력기호 레지스터 및 이들을 이용한 내장 자기 진단회로 - Google Patents

선형 궤환 쉬프트레지스터, 다중 입력기호 레지스터 및 이들을 이용한 내장 자기 진단회로 Download PDF

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Abstract

본 발명은 LFSR, MISR 및 이들을 이용한 MIST 회로를 공개한다. 메모리를 가지는 소정 회로의 시험 대상 회로를 테스트할 목적으로 소정 회로에 내장되는 그 회로는, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제1논리부 및 메모리의 일부인 제1메모리를 포함하여 원시 다항식을 수행하는 LFSR과, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제2논리부 및 메모리의 일부인 제2메모리를 포함하여 원시 다항식을 수행하는 MISR 및 제1 및 제2메모리와 시험 대상 회로간의 데이타 입출력을 제어하고, 제1 및 제2논리부의 선택수단들을 제어하는 선택신호를 각각 출력하며, 시험 대상 회로를 제어하여 시험 대상 회로의 연산 결과를 비교하여 테스트를 수행하는 비스트 제어부를 구비하는 것을 특징으로 하고, 테스트 하고자 하는 회로의 입력 및 출력수와 무관하게 BIST의 면적이 줄어드는 효과가 있다.

Description

선형 궤환 쉬프트 레지스터, 다중 입력 기호 레지스터 및 이들을 이용한 내장 자기 진단 회로
본 발명은 임의의 회로에 내장되어 그 회로를 자기 진단하는 내장 자기 진단 회로에 관한 것으로서, 특히, 선형 궤환 쉬프트 레지스터, 다중 입력 기호 레지스터 및 이들을 이용한 내장 자기 진단 회로에 관한 것이다.
내장 자기 진단(BIST:Built-In Self-Test) 회로란, 시험 대상이 되는 LSI, 프린트 기판 혹은 장치 자체속에 내장되는 시험 입력 인가 회로나 출력 응답 판정 회로등 시험을 위한 회로를 의미하며, 테스터를 사용하지 않고 시험이 이루어지도록 한다.
이러한 BIST 회로를 구현하는 여러가지 방법중에는 랜덤한 패턴을 이용하여 시험 패턴을 생성하고, 시험하고자 하는 회로의 연산 결과를 압축하여 최종으로 압축된 결과만을 비교하는 방법이 많이 사용된다. BIST 회로를 구현하기 위해 많이 사용되는 회로가 선형 궤환 쉬프트 레지스터(LFSR:Linear Feedback Shift Register)와 다중 입력 기호 레지스터(MISR:Multiple Input Signature Register)이다.
도 1은 종래의 LFSR을 나타내는 회로도로서, 원시 다항식의 각 계수(Ci)를 저장하는 기억소자들(2, 4, ..., 6 및 8)과, 해당 계수와 저장된 데이타 및 입력 데이타를 배타적 논리합하여 출력하는 배타적 논리합(XOR 게이트)들(10, 12, ..., 14 및 16) 및 1비트의 데이타를 저장하는 D플립플롭들(20, 22, ..., 24 및 26)로 구성되어 있다.
도 1에 도시된 종래의 LFSR은 의사-랜덤 패턴을 생성하는 회로로서, 다음 식(1)과 같은 윈시 다항식(primitive polynomial)을 수행한다.
여기서, Ci는 각 항의 계수로서, i는 첨자를 나타낸다. 각 항의 계수가 '1'이면 도 1에 도시된 궤환 경로가 존재하게 되고, 계수가 '0'이면 궤환 경로가 존재하지 않게 된다.
도 2는 종래의 MISR을 나타내는 회로도로서, 원시 다항식의 각 계수(Ci)를 저장하는 기억소자들(50, 52, ..., 54 및 56)과, 해당 계수와 저장된 데이타 및 입력 데이타를 배타적 논리합하여 출력하는 배타적 논리합(XOR 게이트)들(30, 32, ..., 34 및 36) 및 1비트의 데이타를 저장하는 D플립플롭들(40, 42, ..., 44 및 46)로 구성되어 있다.
도 2에 도시된 종래의 MISR은 도 1에 도시된 종래의 LFSR과 유사한 구조를 가지고 있다. 다만, 도 1에 도시된 LFSR과 달리, 제2도에 도시된 MISR은 병렬로 데이타들(D1, D2, ..., Dn-1 및 Dn)을 입력하여 처리한다.
전술한 도 1에 도시된 종래의 LFSR은 테스트 하고자 하는 회로의 입력수에 따라 그 플립플롭의 수가 결정되며, 도 2에 도시된 종래의 MISR은 테스트 하고자 하는 회로의 출력수에 따라 그 플립플롭의 수가 결정된다. 그러므로, 임의의 회로에 내장되어 테스트 기능을 수행하는 BIST는 LFSR과 MISR을 이용하여 구현되기 때문에, 테스트 하고자 하는 회로의 입력 및 출력수에 따라 플립플롭의 수가 증가되어 결국, BIST의 면적이 영향을 받는 문제점이 있다.
특히, 여러 비트의 입력과 출력으로 이루어진 회로에 내장되는 BIST는 많은 플립플롭이 요구되면, 이로 인하여 BIST의 면적 오버 헤드(area overhead)를 가중시키게 되는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 테스트되는 회로내에 존재하는 메모리를 이용하여 구현되는 LFSR을 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 회로내에 존재하는 메모리를 이용하여 구현되는 MISR을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 본 발명에 의한 LFSR 및 MISR을 이용하여 구현되는 BIST를 제공하는데 있다.
상기 목적을 달성하기 위해, 메모리를 가지는 소정 회로를 테스트할 목적으로 상기 소정 회로에 내장되는 내장 자기 진단 회로에 이용되며, 원시 다항식을 수행하는 본 발명에 의한 선형 궤환 쉬프트 레지스터(LFSR)는, 상기 원시 다항식의 각 계수를 저장하는 N(여기서 N은 적어도 1이상)개의 기억 소자들과, 각각이 대응하는 상기 기억소자에 저장된 계수와 상기 메모리로부터 독출되는 다항식 데이타를 배타적 논리합하여 출력하는 상기 N개의 배타적 논리합들과, 대응하는 상기 배타적 논리합의 출력과 상기 소정 회로에서 사용되는 데이타를 입력하고, 입력한 데이타를 선택신호에 응답하여 상기 메모리로 선택적으로 출력하는 상기 N개의 선택수단들 및 테스트 동작 여부에 상응하여 상기 선택신호를 발생하고, 상기 각 선택수단의 출력에 상응하는 데이타를 상기 다항식 데이타로서 출력하도록 상기 메모리의 데이타 입/출력을 제어하는 제어수단으로 구성되는 것이 바람직하다.
상기 다른 목적을 달성하기 위해, 메모리를 가지는 소정 회로를 테스트할 목적으로 상기 소정 회로에 내장되는 내장 자기 진단 회로에 이용되며, 원시 다항식을 수행하는 본 발명에 의한 다중 입력 기호 레지스터(MISR)는, 상기 원시 다항식의 각 계수를 저장하는 N(여기서 N은 적어도 1이상)개의 기억 소자들과, 각각이 대응하는 상기 기억소자에 저장된 계수와 상기 메모리로부터 독출되는 다항식 데이타와 외부로부터 입력되는 데이타를 배타적 논리합하여 출력하는 상기 N개의 배타적 논리합들과, 대응하는 상기 배타적 논리합의 출력과 상기 소정 회로에서 사용되는 데이타를 입력하고, 입력한 데이타를 선택신호에 응답하여 선택적으로 상기 메모리로 출력하는 상기 N개의 선택수단들 및 테스트 동작 여부에 상응하여 상기 선택신호를 발생하고, 상기 각 선택수단의 출력에 상응하는 데이타를 상기 다항식 데이타로서 출력하도록 상기 메모리의 데이타 입/출력을 제어하는 제어수단으로 구성되는 것이 바람직하다.
상기 또 다른 목적을 달성하기 위해, 메모리를 가지는 소정 회로의 시험 대상 회로를 테스트할 목적으로 상기 소정 회로에 내장되는 본 발명에 의한 내장 자기 진단 회로(MIST)는, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제1논리부 및 상기 메모리의 일부인 제1메모리를 포함하여 원시 다항식을 수행하는 선형 궤환 쉬프트 레지스터(LFSR)와, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제2논리부 및 상기 메모리의 일부인 제2메모리를 포함하여 원시 다항식을 수행하는 다중 입력 기호 레지스터(MISR) 및 상기 제1 및 상기 제2메모리와 상기 시험 대상 회로간의 데이타 입출력을 제어하고, 상기 제1 및 상기 제2논리부의 선택수단들을 제어하는 선택신호를 각각 출력하며, 상기 시험 대상 회로를 제어하여 상기 시험 대상 회로의 연산 결과를 비교하여 상기 테스트를 수행하는 비스트 제어부로 구성되는 것이 바람직하다.
도 1은 종래의 LFSR을 나타내는 회로도이다.
도 2는 종래의 MISR을 나타내는 회로도이다.
도 3은 본 발명에 의한 LFSR의 회로도이다.
도 4는 본 발명에 의한 MISR의 회로도이다.
도 5는 본 발명에 의한 MIST의 회로도이다.
이하, 본 발명에 의한 LFSR, MISR 및 이들을 이용한 MIST 회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 LFSR의 회로도로서, 다수개의 기억 소자들(60, 62, 64, ..., 66 및 68)과, 배타적 논리합들(70, 72, 74, ..., 76 및 78), 멀티플렉서들(80, 82, 84, ..., 86 및 88) 및 메모리(90)로 구성되어 있다.
도 3에 도시된 메모리(90)의 각 셀들은 도 1에 도시된 LFSR의 플립플롭과 같은 순차 소자(sequential element)의 역할을 하며, 도 3에 도시된 LFSR은 도 1에 도시된 LFSR과 동일한 배타적 논리합 및 궤환 경로를 갖는다.
도 3에 도시된 기억 소자들(60, 62, 64, ..., 66 및 68)은 식(1)의 원시 다항식의 각 계수를 저장하고, 이를 해당하는 배타적 논리합(70, 72, 74, ..., 76 또는 78)으로 출력한다. n개의 배타적 논리합들(70, 72, 74, ..., 76 및 78) 각각은 대응하는 기억소자(60, 62, 64, ..., 66 또는 68)에 저장된 계수와 메모리(90)로부터 독출되는 다항식 데이타(D0)를 배타적 논리합하여 해당하는 멀티플렉서(80, 82, 84, ..., 86 또는 88)로 출력한다.
n개의 멀티플렉서들(80, 82, 84, ..., 86 및 88) 각각은 대응하는 배타적 논리합(70, 72, 74, ..., 76 또는 78)의 출력과 본 발명에 의한 LFSR이 사용되는 회로에서 사용되는 데이타를 입력하고, 입력한 데이타를 제어부(미도시)로부터 발생되는 선택신호(S1)에 응답하여 메모리(90)로 선택적으로 출력한다(D1). 제어부(미도시)는 BIST 모드가 아닌 정상모드인 경우, 데이타 버스에 연결되어 있는 노말 데이타가 메모리(90)로 출력되도록 하고, BIST 동작이 실행되면, 해당하는 배타적 논리합의 결과가 메모리(90)로 출력되도록 선택신호를 발생하여, 쉬프트 체인을 구성시킨다.
여기서, 제어부가 메모리(90)의 어드레스를 발생하는 방법으로서, 멀티플렉서를 통하여 정상 동작과 구분되는 어드레스를 생성하는 방법이 있고, 멀티플렉서없이 어드레스 생성 논리회로를 리셋하여 항상 '0'번지를 BIST 동작시에 사용할 수 있도록 할 수도 있다.
도 4는 본 발명에 의한 MISR의 회로도로서, 다수개의 기억 소자들(100, 102, 104, ..., 106 및 108)과, 배타적 논리합들(110, 112, 114, ..., 116 및 118), 멀티플렉서들(120, 122, 124, ..., 126 및 128) 및 메모리(130)로 구성되어 있다.
도 4에 도시된 MISR은 도 3에 도시된 LFSR과 배타적 논리합에 입력이 하나 더 추가되는 것을 제외하고 동일한 구조 및 동작을 수행한다. 즉, MISR의 특성상 각 배타적 논리합들은 병렬로 입력되는 데이타(D1, D2, D3, ..., Dn-1 또는 Dn)와 해당 기억 소자에 저장된 계수와 메모리(130)로부터 출력되는 데이타(D0)를 배타적 논리합하여 해당 멀티플렉서로 출력한다.
도 5는 본 발명에 의한 MIST의 회로도로서, 제1메모리(152)와 제1논리부(154)로 구성된 LFSR(150)과, 제2메모리(174)와 제2논리부(172)로 구성된 MISR(170)과, 시험 대상 회로(160) 및 비스트 제어부(180)로 구성된다.
도 5에 도시된 LFSR(150)은 제3도에 도시된 본 발명에 의한 LFSR에 대응하고, MISR(170)은 도 3에 도시된 본 발명에 의한 MISR에 대응한다. 즉, 제1메모리(152) 및 제1논리부(154)는 제3도에 도시된 메모리(90) 및 XOR 게이트와 멀티플렉서들에, 제2메모리(174) 및 제2논리부(172)는 제4도에 도시된 메모리(130) 및 XOR 게이트와 멀티플렉서들에 각각 대응한다.
도 5에 도시된 비스트 제어부(180)는 제1 및 제2메모리(152 및 174)와 시험 대상 회로(160)간의 데이타 입출력을 제어하고, 제1 및 제2논리부(154 및 172)의 멀티플렉서들을 제어하는 선택신호를 각각 출력한다. 또한, 시험 대상 회로(160)를 제어하여 시험 대상 회로(160)의 연산 결과를 비교함으로서, 테스트 기능을 수행 한다.
도 5에 도시된 제1 및 제2메모리(152 및 174)는 MIST가 포함되는 회로의 메모리를 공유하여 하나로 사용할 수도 있다.
상술한 바와 같이, 본 발명에 의한 LFSR, MISR 및 이들을 이용한 MIST 회로는 테스트하고자 하는 회로에 내장된 메모리를 사용하여 구현된 LFSR 및 MISR을 이용하여 그 회로를 테스트 하므로, 테스트 하고자 하는 회로의 입력 및 출력수와 무관하게 BIST의 면적이 줄어드는 효과가 있다.

Claims (4)

  1. 메모리를 가지는 소정 회로를 테스트할 목적으로 상기 소정 회로에 내장되는 내장 자기 진단 회로에 이용되며, 원시 다항식을 수행하는 선형 궤환 쉬프트 레지스터(LFSR)에 있어서, 상기 원시 다항식의 각 계수를 저장하는 N(여기서 N은 적어도 1이상)개의 기억 소자들, 각각이 대응하는 상기 기억소자에 저장된 계수와 상기 메모리로부터 독출되는 다항식 데이타를 배타적 논리합하여 출력하는 상기 N개의 배타적 논리합들, 대응하는 상기 배타적 논리합의 출력과 상기 소정 회로에서 사용되는 데이타를 입력하고, 입력한 데이타를 선택신호에 응답하여 상기 메모리로 선택적으로 출력하는 상기 N개의 선택수단들 및 테스트 동작 여부에 상응하여 상기 선택신호를 발생하고, 상기 각 선택수단의 출력에 상응하는 데이타를 상기 다항식 데이타로서 출력하도록 상기 메모리의 데이타 입/출력을 제어하는 제어수단을 구비하는 것을 특징으로 하는 선형 궤환 쉬프트 레지스터.
  2. 메모리를 가지는 소정 회로를 테스트할 목적으로 상기 소정 회로에 내장되는 내장 자기 진단 회로에 이용되며, 원시 다항식을 수행하는 다중 입력 기호 레지스터(MISR)에 있어서, 상기 원시 다항식의 각 계수를 저장하는 N(여기서 N은 적어도 1이상)개의 기억 소자들, 각각이 대응하는 상기 기억소자에 저장된 계수와 상기 메모리로부터 독출되는 다항식 데이타와 외부로부터 입력되는 데이타를 배타적 논리합하여 출력하는 상기 N개의 배타적 논리합들, 대응하는 상기 배타적 논리합의 출력과 상기 소정 회로에서 사용되는 데이타를 입력하고, 입력한 데이타를 선택신호에 응답하여 선택적으로 상기 메모리로 출력하는 상기 N개의 선택수단들 및 테스트 동작 여부에 상응하여 상기 선택신호를 발생하고, 상기 각 선택수단의 출력에 상응하는 데이타를 상기 다항식 데이타로서 출력하도록 상기 메모리의 데이타 입/출력을 제어하는 제어수단을 구비하는 것을 특징으로 하는 다중 입력 기호 레지스터.
  3. 메모리를 가지는 소정 회로의 시험 대상 회로를 테스트할 목적으로 상기 소정 회로에 내장되는 내장 자기 진단 회로(MIST)에 있어서, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제1논리부 및 상기 메모리의 일부인 제1메모리를 포함하여 원시 다항식을 수행하는 선형 궤환 쉬프트 레지스터(LFSR), 다수개의 배타적 논리합들과 선택수단들로 구성되는 제2논리부 및 상기 메모리의 일부인 제2메모리를 포함하여 원시 다항식을 수행하는 다중 입력 기호 레지스터(MISR) 및 상기 제1 및 상기 제2메모리와 상기 시험 대상 회로간의 데이타 입출력을 제어하고, 상기 제1 및 상기 제2논리부의 선택수단들을 제어하는 선택신호를 각각 출력하며, 상기 시험 대상 회로를 제어하여 상기 시험 대상 회로의 연산 결과를 비교하여 상기 테스트를 수행하는 비스트 제어부를 구비하는 것을 특징으로 하는 내장 자기 진단 회로.
  4. 제 3 항에 있어서, 상기 내장 자기 진단 회로는 상기 제1메모리 및 상기 제2메모리는 상기 메모리에 공유되어 사용되는 것을 특징으로 하는 내장 자기 진단 회로.
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