KR100717207B1 - 미리 기억된 가중치를 사용하는 가중치 랜덤 패턴 시험 - Google Patents

미리 기억된 가중치를 사용하는 가중치 랜덤 패턴 시험 Download PDF

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Abstract

랜덤하게 가중된 일련의 비트들이 스캔 체인으로 다운로드되고, 이 때 각각의 비트는 가중치 발생 장치에 의하여 실시간으로 결정된 가중치를 갖도록 된, 집적회로를 시험하는 장치 및 방법이 개시된다. 가중치 발생 장치는 랜덤하게 가중된 비트들의 각 비트에 대한 특정의 저장된 비트에 의해 제어되는 스위치를 가진다. 이 스위치가 비트의 가중치를 결정한다. 제어 신호는 메모리 내에 기억되고, 비트의 발생과 동기하여 스위치 내로 다운로드된다. 바람직하기로는, 메모리는 온-다이 타입이고, 또한 집적회로의 일부이다.
랜덤 가중치 비트, 가중치 발생 장치, 스캔 체인, 집적회로, 비트, 스위치, 제어 신호, 메모리

Description

미리 기억된 가중치를 사용하는 가중치 랜덤 패턴 시험 {WEIGHTED RANDOM PATTERN TEST USING PRE-STORED WEIGHTS}
도 1은 본 발명에 따른 집적회로 실시예의 도면이다.
도 2는 본 발명에 따른 가중치 발생 장치 실시예의 도면이다.
도 3은 본 발명에 따른 가중치 검색 및 분배 장치 실시예의 도면이다.
도 4는 본 발명에 따른 한 세트의 제어 신호에 대하여 가중치 시험 데이터 비트를 스캔 체인에 제공하는 방법의 실시예의 흐름도이다.
본 발명은 회로의 시험에 관한 것으로, 보다 구체적으로는 가중치 시험 입력을 이용한 집적회로 시험에 관한 것이다.
하나의 반도체 칩 상에 제조된 복잡한 집적회로는 순차적인 형태와 조합된 형태의 양자의 형태로 수 천개의 회로 소자를 포함한다. 이들 회로 소자는 개별적인 독립 시험의 경우에는 물리적으로 액세스할 수 없다. 회로 소자 간의 내부 상호 접속 및 상호 의존도가 복잡하기 때문에, 개별 회로 소자는 물론 전체 디바이스 무결성에 대한 시험에 소요되는 시간은 이 회로 소자의 개수가 증가함에 따라 점점 증가하고 있다.
종래의 집적회로 시험에서는, 래치 및 결합 스위치(멀티플렉서)를 포함하도록 피시험 회로 순차(또는 기억) 소자 중 적어도 일부 회로를 수정하고, 래치된 이들 순차 소자를 직렬로 결합하여 시험 입력 발생 장치와 출력 검색 회로 사이에 적어도 하나의 시프트 레지스터를 형성한다. 래치는 시스템 클록에 의하여 각각 제어된다. 순차 소자의 각각의 직렬 결합은 스캔 체인 또는 스캔 레지스터로 지칭된다. 래치된 각각의 순차 소자는 스캔 소자 또는 스캔 플립플롭으로 지칭된다. 시험 발생 장치로부터의 시험 입력은 기억 소자에 스캔-인(scan-in)되고, 그 시험 결과가 스캔 레지스터를 통해 기억 소자로부터 스캔-아웃(scan-out)된다.
각각의 순차 회로 소자는 조합 논리 블록을 형성하는 적어도 하나의 조합 회로 소자에 추가로 결합된다. 조합 논리 블록의 기능 및 성능을 시험하기 위하여, 여러 가지 조합의 시험 비트가 결합 스캔 소자로부터 조합 논리 블록에 입력되어, 스캔 레지스터를 통해 수신된다. 각각의 스캔 소자(체인의 말단에 있는 소자는 제외)는 결합 스위치에 입력된 신호의 상태에 따라 다른 결합 스캔 소자 또는 결합 논리 블록에 입력을 전송하거나, 혹은 이들 다른 결합 소자 또는 결합 논리 블록으로부터의 출력을 수신한다. 기억 소자 중 하나는 체인의 일단을 형성하고, 입력 핀으로부터 집적회로에 제공될 수도 있는 스캔 입력을 시험 입력 발생 장치로부터 수신한다. 기억 소자 중 다른 하나는 체인의 타단을 형성하고, 집적회로의 출력 핀에 결합될 수도 있는 출력 캡쳐 회로에 제공된 스캔 출력을 제공한다. 적절한 시험 입력이 스캔 소자 내로 시프트되면, 이 시험 입력은 일반적인 방식으로 시험 데이터에 응답하는 조합 논리 블록에 입력 상태를 전송함으로써 조합 논리 블록을 시험하도록 전환된다. 이 결과는 스캔 소자에 의하여 캡쳐되고, 스캔 소자가 스캔 체인 이동 모드로 전환될 때 스캔 체인에 의하여 캡쳐 회로에 전송된다.
종래 기술의 시험에서는 랜덤 패턴 시험 입력 발생 장치를 사용하여 피시험 집적회로의 각 스캔 체인에(및 그에 후속하여 각각의 조합 논리 블록에 선택적으로) 논리 1 및 논리 0 비트의 결정론적 시험 패턴(deterministic test pattern)을 발생시키며, 여기서 논리값 1의 가능성과 논리값 0의 확률은 균등할 것으로 기대된다. 또한, 종래 기술의 시험에서는 가중치 랜덤 패턴 시험 입력 발생 장치를 사용하여 논리값 1의 확률이 0.5가 아닌 랜덤 비트를 발생시킬 수 있다.
생산 라인을 기준으로 한 경우, 실질적으로 집적회로의 각 소자를 완전하게 시험할 수는 없다. 그 대신, 종래에는 소정 레벨의 정확도로 회로를 시험하였다. 일반적으로, 고레벨의 정확도를 위해서는 각각의 스캔 체인마다 복수 개의 입력 시험 세트를 필요로 한다. 이들 시험 세트는 결정론적인 가변 입력 가중치를 포함한다. 따라서, 불필요하게 높은 시험 길이가 허용될 수 없으므로, 다수의 회로 소자는 시험 시간을 최소화하기 위해 피시험 집적회로에 실시간으로 전달되어야 하는 다수의 시험 데이터를 필요로 한다. 또한, 상기 다수의 실시간 데이터는 값비싼 시험 설비가 필요하다.
따라서, 본 발명은 상당히 높은 정도의 고장 검출율(fault coverage)을 달성하기 위하여 다수의 가중치 세트를 실시간으로 온-다이 가중치 랜덤 패턴 발생 장치에 제공하는 것을 과제로 한다.
본 발명은 미리 기억된 가중치를 이용하여 높은 검출율로 가중치 랜덤 패턴 시험을 행할 수 있는 집적회로를 구비한 장치 및 이를 시험하는 방법을 제공하는 것을 목적으로 한다.
다음에, 본 발명의 여러 가지 특징 및 세부 구성을 설명한다. 그러나, 본 발명은 본 발명의 이러한 특징 중의 일부 또는 이러한 특징 모두를 포함하여 구현될 수도 있다는 점을 당업자는 이해할 것이다. 본 발명을 완전하게 이해하기 위한 설명을 위해 특정의 개수, 재료 및 구성이 예시되어 있지만, 본 발명은 특정의 특징 및 세부 구성요소없이도 구현될 수 있다는 점을 당업자는 이해할 수 있을 것이다. 즉, 본 발명을 명확히 이해할 수 있도록 하기 위해, 장치 및 방법 상의 단계를 포함한 널리 공지된 특징이 생략되거나 또는 간략화되어 있다.
여러 가지 동작을 본 발명을 이해하는데 가장 바람직한 방식으로 차례로 실행된 다수의 개별 단계로서 설명한다. 그러나, 설명의 순서는 이들 동작이 반드시 그 순서, 특히 각 단계의 순서에 좌우되는 것으로 해석되어서는 안된다. 임의의 필요한 순서는 구체적으로 언급될 것이다. 또한, "일실시예" 및/또는 "실시예"라는 관용구가 반복해서 사용되고 있지만, 이 관용구가 반드시 동일한 실시예를 지칭하는 것은 아니라는 점은 자명하다.
다음에, 본 발명을 한정하기 위한 것을 목적으로 하지 않는 첨부 도면의 예시 실시예를 참조하여 본 발명을 설명한다. 도면에서 동일한 구성요소에는 동일한 도면 부호가 부여되어 있다.
도 1을 참조하면, 피시험 집적회로는 스캔 체인(104a∼104n)으로 도시된 적어도 하나의 스캔 체인(104)을 포함한다. 스캔 체인은 다이(102) 상에 위치된다. 스캔 체인(104) 각각은 피시험 집적회로의 적어도 하나의 구조화된 조합 소자 회로(도시되지 않음)에 각각 결합된 피시험 집적회로의 구조화된 스캔 소자(도시되지 않음)를 포함한다. 각각의 스캔 체인의 출력쪽은 스캔 체인(104i)(여기서 "i"는 임의의 스캔 체인을 의미함)을 통해 전송되어 온 각각의 조합 소자 회로의 출력을 획득하는, 온-다이 멀티-입력 서명 레지스터(on-die multi-input signature register:MISR)(108)로서 도시된 온-다이 또는 오프-다이 출력 캡쳐 회로에 결합된다. MISR(108)은 획득된 출력 비트를 예상 출력 비트와 비교하여 피시험 회로의 유효성을 판정한다. 일반적으로, 압축 데이터는 통상 서명(signature)으로 지칭되는 예상 출력과 비교된다. 회로에 의하여 인식된 서명이 무결함 회로의 서명과 상이한 경우에 결함이 검출된다.
도 1에 도시된 바와 같이, 각각의 스캔 체인(104a∼104n)에 입력된 데이터는 가중치 발생 장치(112a∼112n)로 도시된 본 발명의 가중치 발생 장치(weight generator: WG) 회로에 의하여 제공되며, WG 112a는 스캔 체인 104a에 입력을 제공하고, WG 112b는 스캔 체인 104b에 입력을 제공하며, WG 112c는 스캔 체인 104c에 입력을 제공하고, WG 112n는 스캔 체인 104n에 입력을 제공한다. 가중치 발생 장치(112)의 실시예에 대한 설계는 도 2에 구체적으로 예시되어 있다. 각각의 가중치 발생 장치(112)는 온-다이 상태가 바람직하다. 각각의 가중치 발생 장치(112i)(여기서 i는 임의의 가중치 발생 장치)는 자신이 결합되어 있는 스캔 체인(104i)에 확정적인 의사-랜덤 가중치 입력을 제공하며, 여기서 "가중치"란 스캔 체인(104i)에 대한 입력에서 각 비트에 대해 1 비트값을 얻을 수 있는 확률을 의미한다.
각각의 가중치 발생 장치(112i)는 종래의 의사-랜덤 패턴 발생 장치(pseudo-random pattern generator: PRPG)(120)로부터 "k" 개의 개별 디지털 신호 입력(116i)(여기서, "i"는 임의의 가중치 발생 장치(112i)에 입력된 "k" 개의 신호 입력을 의미하며, 각각의 신호 입력은 적어도 하나의 별도 신호 라인을 포함함)의 형태로 의사-랜덤 신호 입력을 수신한다. 임의의 하나의 신호 입력 상에서의 하이 비트 및 로우 비트(또는 1 및 0)의 통계적인 분포뿐만 아니라 디지털 신호의 개수는 각각의 가중치 발생 장치(112i)마다 다를 수 있다는 점에 특히 유의해야 한다. 각각의 가중치 발생 장치(112i)는, "가중치 검색 및 분배 장치(Weight Retriever and Distributor: WRD) 회로(128)"로 지칭되는 회로로부터, "랜덤 가중치 결정" 신호 입력(124i)(여기서, "i"는 가중치 발생 장치 "i"에 대한 랜덤 가중치 결정 신호 입력을 의미하며, 각각의 신호 입력은 적어도 하나의 별도의 신호 라인을 포함함)으로 지칭되는 데이터 필드를 형성하는 신호를 수신한다. 이하, 이 부분에 대한 설명에서는, "랜덤 가중치 결정 신호" 및 "가중치 및 분배 장치"라는 용어가 사용된다. 랜덤 가중치 결정 신호 입력(124i)은 그 값이 스캔 체인(104i)에 인가되는 의사-랜덤 가중된 스캔 입력 비트를 결정하는 신호이고, 따라서 도 2 및 도 3을 참조하여 개시되는 이들 신호 입력의 발생은 가중치 입력을 스캔 체인(104)으로 유도하는 것을 포함한다. 도 2를 참조하여 개시된 가중치 발생 장치(112i)의 실시예는 가중치 결정 신호가 가중된 스캔 입력 비트를 결정하는 방법에 관하여 기재하고 있다. 각각의 가중치 발생 장치(112i) 회로는 의사-랜덤 가중치 비트 신호(148i)(여기서, "i"는 a-n으로 도시된 임의의 의사-랜덤 가중치 비트 신호를 의미함)를 출력하고, 랜덤 가중치 결정 신호(124i)에 의하여 임의의 비트의 가중치가 결정된다. 가중치 비트 신호는 스캔 체인(104i)의 가장 좌측 플립플롭 내로 이동하여 스캔 체인(104i)으로 전송된 다음 최종적으로 조합 소자 회로 내에 로딩된다.
데이터 다운로드 회로(168)는, 대응하는 시험 데이터 비트를 시험 데이터 비트 스트림(148i)에 제공하는 가중치 발생 장치 회로(112i)와 동기하여, 메모리(136)에 기억된 데이터 세트의 각각의 가중치 결정 신호(124) 데이터 필드를 적절한 가중치 발생 장치 회로(112i)에 다운로드한다. 데이터 다운로드 회로(168)의 실시예는, 데이터 세트의 각각의 데이터 필드를 메모리(136)로부터 버퍼 회로(156)에 판독하는 별개의 장치(128, 132, 140)로서 도시되어 있는 제어 회로와, 대응하는 시험 데이터 비트를 각각의 시험 데이터 비트 스트림(148i)에 제공하는 가중치 발생 장치 회로(112i)에 동기하여 데이터 세트의 각각의 데이터 필드를 데이터 다운로드 회로(168)로부터 가중치 발생 장치 회로(112i)에 출력하는 버퍼 회로(156)를 포함한다. 바람직한 실시예에 있어서, 데이터 다운로드 회로(168)는 도 1 및 도 3에 "가중치 검색 및 분배 장치" 회로(128), "가중치 랜덤 패턴 시험 제어 장치(Weighted Random Pattern Test Controller: WRPTC)" 회로(140), 및 "메모리 매핑 장치" 회로(132)로 도시된 별개의 장치를 포함한다. 당업자가 이해하는 바와 같이, 랜덤 가중치 결정 신호(124)를 메모리(136)로부터 가중치 발생 장치(112i)에 제공하는 다른 특정 제어 회로 또한 본 발명에 포함된다. 예를 들면, 발명자는 유한 상태 회로에 의하여 구현된 회로를 선호하지만, 다른 회로로서는 프로그래밍된 컴퓨터도 포함된다. 데이터 다운로드 회로는 피시험 집적회로와 동일한 다이 상에 설치되는 것이 바람직하다.
가중치 검색 및 분배 장치 회로(128)의 실시예를 도 3을 참조하여 구체적으로 설명한다. 가중치 검색 및 분배 장치 회로(128)는, "가중치 랜덤 패턴 시험 제어 장치" 회로(140)로 지칭되는 회로로부터의 입력에 따라, "메모리 매핑 장치 회로"(132)로 지칭되는 제어 장치 회로를 통하여 메모리(136)로부터 입력을 수신한다. 따라서, 메모리(136), 메모리 매핑 장치 회로(132), 및 가중치 랜덤 패턴 시험 제어 장치 회로(140) 각각은 도 1 및 도 3을 참조하여 후술하는 가중치 검색 및 분배 장치에 관한 설명으로부터 이해할 수 있을 것이다. "메모리 매핑 장치" 및 "가중치 랜덤 패턴 시험 제어 장치"라는 용어는 다음의 설명에서 회로 "132"와 "140"을 각각 지칭하는데 사용된다.
다음에 도 2를 참조하면, 가중치 발생 장치(112i)는 스캔 체인(104i)에 입력되는 가중치 입력 신호의 특정 가중치를 제어한다. 가중치 발생 장치(112)의 실시예는 가중치 발생 장치(112i)에 대하여 4개의 평행선(116ia∼116id)으로 예시된 통상적인 랜덤 신호 입력(116)을 포함한다. 각각의 신호(116ia∼116id)는 1과 0의 확률이 동등한 의사-랜덤 2진 신호를 전송한다. 이들은 신호의 논리 조합을 발생시키는 논리 회로에 대한 입력을 형성한다. 특히, 4개의 신호 입력(116ia∼116id)에 대하여, 1 비트의 확률이 1/16 내지 15/16의 범위인 15개의 상이한 랜덤 가중치 신호(144)가 발생된다. 예컨대, 랜덤 가중치 신호 114a는 1/16의 확률을 나타내고, 랜덤 가중치 신호 144b는 2/16의 확률을 나타내며, 랜덤 가중치 신호 144c는 4/16의 확률을 나타내고, 랜덤 가중치 신호 144d는 10/16의 확률을 나타내며, 랜덤 가중치 신호 144e는 8/16의 획률을 나타내고, 랜덤 가중치 신호 144f는 15/16의 확률을 나타낸다. 각각 1 및 0의 확률이 동일한 "n"개의 종래의 랜덤 가중치 신호 입력이 존재하는 보다 일반적인 경우에 있어서, 확률이 1/2n 내지 (2n-1)/2n 범위인 2n-1개의 상이한 랜덤 가중치 신호가 발생된다. 상이한 랜덤 가중치 신호 각각은 랜덤 가중치 결정 신호(124i)에 의하여 제어되는 스위치(멀티플렉서)(152)의 입력쪽에 연결된다. 스위치(152)는 연결된 상이한 랜덤 가중치 신호의 각각을 가중치 결정 신호(124i)의 값에 따라 선택한다. 바람직한 실시예에 있어서, 랜덤 가중치 결정 신호 입력(124i)은, 바람직하게는 하나의 비트를 각각 제공하는 별개의 라인으로 구성된, 2n-1개의 별개의 랜덤 가중치 신호(144)로부터 원하는 가중치를 스위칭하기 위해 n 비트 데이터 필드를 제공한다. 랜덤 가중치 결정 신호(124i)는 랜덤 가중치 비트 신호(148i)의 내용을 비트 단위로 제어한다. 랜덤 가중치 결정 신호는 가중치 검색 및 분배 장치 회로(128)를 통해 메모리(136)로부터 입력된다. 랜덤 가중치 비트 신호(148i)의 랜덤 가중치 비트에 대한 각각의 가중치 결정 신호(124i)는 메모리(136)에 기억된 값으로부터 구체적으로 결정된다.
다음에 도 3을 참조하면, 가중치 검색 및 분배 장치 회로(128)는 랜덤 가중치 비트 신호(148i) 속도와 동기하여 가중치 결정 신호(124i)를 각각의 가중치 발생 장치 회로(112i)의 스위치(152)에 제공한다. 가중치 검색 및 분배 장치 회로(128)는 메모리(136)(도 1 참조)로부터 가중치 결정 신호 데이터를 검색하고, 이 데이터를 가중치 버퍼 회로(156) 내에 다운로드한다. 가중치 버퍼 회로(156)는 스위칭되는 랜덤 가중치 비트 신호(148i)에 대한 각각의 멀티-비트 벡터가 각각의 가중치 발생 장치(112i)에 적시에 전달되도록 하기 위해 다운로드 메모리 데이터의 임의의 필요한 일시적인 저장을 제공한다. 가중치 버퍼 회로(156)는 가중치 발생 장치(112i)의 데이터 요구에 맞추어 메모리(136)에 의하여 공급되는 데이터 볼륨 및 포맷을 일치시킨다. 예를 들면, 제1 영역의 비트는, 가중치 버퍼링 신호(124i)를 구성하는 데이터 필드가 제1 영역의 비트와 크기가 상이할 때에, 제1 시간 세트에서 메모리(136)로부터 버퍼 회로(156)에 다운로드되며, 또한 가중치 비트 신호(148)의 비트의 발생에 대응하는 상이한 시간 세트에서 가중치 발생 장치에 다운로드된다. 그에 따라, 제1 범위의 비트는 대응하는 시험 데이터 비트를 시험 데이터 비트 스트림(148)에 제공하는 가중치 발생 장치(112i) 회로에 동기된다. 가중치 버퍼 회로(156), 메모리(136), 및 가중치 검색 및 분배 장치(WRD) 제어 장치 회로(164)의 설계는 당업자가 이해할 수 있는 바와 같이 상호 연관된다. 바람직한 실시예에서, 가중치 검색 및 분배 장치 회로(128)는 가중치 버퍼 회로(156), 메모리 매핑 장치(132) 및 가중치 발생 장치 회로(112i) 사이에 동기 제어 신호를 제공하기 위해 데이터 다운로드 회로(168) 및 가중치 발생 장치 회로(112)의 나머지 부분에 타이밍 신호를 제공한다. 다른 실시예에서, 데이터 다운로드 회로(168)는 가중치 발생 장치 회로(112i)의 클록과 같은 이미 존재하는 클록을 판독하여 데이터 다운로드 회로(168) 및 가중치 발생 장치 회로(112i)의 나머지 부분의 인터페이스를 제어한다.
본 발명의 바람직한 실시예는 온-다이 타입의 메모리인 메모리 유닛(136)을 포함하며, 이 메모리는 내장된 자체-시험 기능이 없는 피시험 집적회로의 일부분인 것이 바람직하고, 또한 집적회로의 캐시 메모리인 것이 바람직한 한다. 다른 실시예에서, 메모리(136)는 온-다이 전용인 내장된 자체 시험 메모리일 수도 있으며, 또 다른 실시예에서는 메모리(136)가 오프-다이 유닛일 수도 있다.
본 실시예에서의 메모리(136)는, 가중치 결정 신호 입력(124)의 적어도 하나의 별개의 세트마다, 각각의 스캔 체인(104i)에 대하여, 소정의 스캔 체인(104i)에 요구된 각각의 단일 비트에 대한 가중치 비트 신호(148i)의 단일 비트를 결정하는데 필요한 각각의 멀티-비트 벡터를 기억한다. 가중치 결정 신호 입력(124)의 각각의 세트는 각 비트에 대하여 하이 값 및 로우 값의 고유의 확률을 갖는 시험 데이터 비트 스트림(148)을 결정하기 위한 데이터를 포함하며, 이 시험 데이터 비트 스트림(148)은 본 명세서에서는 데이터 세트로 지칭된다.
예를 들면, 일실시예에 있어서, 메모리(136)는 다수 세트의 별개의 가중치 결정 신호 데이터 필드를 기억하며, 여기서 가중치 결정 신호 한 세트는 피시험 회로의 각각의 스캔 셀에 대한 가중된 스캔 입력 비트를 결정하기 위한 가중치 결정 신호 데이터 필드의 집합체이다. 피시험 회로가 "m"개의 스캔 체인을 포함하고 각각의 스캔 체인이 "p"개의 스캔 셀(여기서, 각각의 스캔 체인은 동일 개수의 셀을 포함할 필요는 없음)을 포함하는 경우, m*p개의 별개의 셀이 존재하게 되며, 가중치 결정 신호의 단일 세트는 m*p개의 가중치 결정 벡터를 포함할 수 있다. m*p개의 가중치 결정 벡터는 메모리(136)(또한, 순차적으로 데이터 다운로드 회로(168))로부터 검색되어 스캔 체인(104i)에 적용될 평행 패턴을 발생시킨다. 본 발명의 회로의 적용에 있어서, 이 과정은 여러 차례 반복되고, 매번 동일한 m*p개의 가중치 결정 신호를 검색하여 상이한 비트값을 가지지만 확률은 동일한 별개의 평행 패턴을 발생시킨다. 가중치 결정 신호의 각각의 별개의 세트는 별개의 확률을 갖는 랜덤 비트 신호(148)를 발생시킨다.
기억된 멀티-비트 벡터는 피시험 회로의 분석 후 입력 신호의 원하는 가중치에 따라 피시험 회로의 조합 회로 소자에 결정론적인 가중치를 제공한다. 바람직한 실시예는 소정의 피시험 회로에 대하여 각각의 스위치(152)를 구동시키도록 다량의 데이터를 필요로 하지만, 시험되고 있는 일반적인 VLSI 회로의 메모리 용량은 상당히 많은 시험 데이터를 수용하는 기억 용량을 갖는다.
메모리 매핑 회로(132)는 메모리(136)에 대한 판독 및 기입 동작을 수행하기 위해 종래의 메모리 제어를 메모리에 제공한다. 메모리 매핑 회로는 종래의 DRAM 소자에서는 메모리 제어 장치로 지칭되기도 하며, 종래의 캐시 소자에서는 버스 인터페이스 장치 또는 메모리 인터페이스 장치로도 지칭된다. 가중치 검색 및 분배 장치 제어 회로(164)의 제어 하에서, 메모리 매핑 장치 회로는 가중치 검색 및 분배 장치 제어 회로(164)에 의하여 제공된 어드레스에서 부터, 가중치 데이터를 메모리(136)로부터 가중치 버퍼(156)에 다운로드한다.
가중치 검색 및 분배 장치 제어 회로(164)는 제어 신호를 메모리 매핑 유닛에 제공하고, 또한 본 명세서에서 가중치 랜덤 패턴 시험 제어 장치(140)로 지칭되는 회로로부터의 가중치 검색 명령 및 가중치 세트 번호에 응답하여, 데이터 필드를 가중치 버퍼(156)에 다운로드하기 위해, 메모리(136)에 기억된 데이터 필드의 어드레스를 캐시 어드레스 버퍼(160)를 통해 제공한다. 가중치 랜덤 패턴 시험 제어 장치(140)는 물론 온-다이 회로인 것이 바람직하다.
도 4를 참조하면, 데이터 세트에 대한 가중된 랜덤 시험 비트 신호(148i)를 발생시키는 방법의 실시예는, 메모리 장치(136)가 피시험 집적회로의 스캔 체인(104i) 내에 입력될 비트 스트림(148i)의 비트 가중치를 결정하기 위해 제어 신호(124)의 각각을 포함한 데이터 세트를 기억하는, 블록 "210"의 단계를 포함한다. 제어 신호(124)의 각각의 별개의 세트는 대응하는 별개의 데이터 세트를 갖는다. 블록 "220"에서는, 제어 신호를 포함하는 데이터 필드가 비트 스트림의 대응하는 비트를 제공하는 가중치 발생 장치와 동기하여 메모리로부터 가중치 발생 장치(112i)에 다운로드된다. 일실시예에 있어서, 다운로드 단계는, 제1 세트의 시간에 제1 비트수의 속도로 데이터 세트 일부분을 메모리로부터 판독하는 단계, 상기 판독된 부분을 버퍼링 회로에 기억시키는 단계, 및 상기 버퍼링 회로로부터 비트 스트림의 비트 가중치에 대응하는 데이터 필드에 좌우되도록 데이터 비트 스트림 속도와 동기하는 제2 세트의 시간에 데이터 필드를 다운로드하는 단계를 포함한다. 이러한 프로세스의 상세는 도 1 내지 도 3을 참조하여 이미 설명하였다. 메모리는 집적회로 상에 배치될 뿐만 아니라 집적회로의 하나의 장치와 같이 데이터 세트용 기억 소자로서의 용도와는 별개로 집적회로 상에 이미 존재하는 것이 바람직할 수도 있다.
블록 "230에서, 가중치 발생 장치는 가중된 랜덤 시험 비트 신호를 집적회로 다이(102) 상에 배치된 스캔 체인에 제공한다. 비트 스트림의 비트 가중치는 데이터 세트의 일부분에 대응하며 가중치 발생 장치에 다운로드된 데이터 필드에 좌우된다. 이러한 프로세스의 상세는 도 1 내지 도 3을 참조하여 이미 설명하였다. 일실시예에 있어서, 가중치 발생 장치는 복수의 상이한 가중된 입력 비트 스트림을 갖는 스위치 및 실질적으로 대응하는 데이터 필드로 구성되는 제어 신호를 포함한다는 점에 유의해야 한다. 또한, 일실시예에 있어서, 가중치 발생 장치는 집적회로 다이 상에 배치된다는 점에 유의해야 한다. 블록 "240"에서는, 비트 스트림의 새로운 비트에 대하여 그 비트에 대한 특정의 제어 신호를 이용하여 블록 "220" 및 "230"이 반복된다.
특정의 예시적인 실시예에 대하여 설명하고 도면에 도시하였지만, 이들 실시예는 단지 예시적인 것으로서 광범위한 본 발명을 한정하는 것은 아니다. 본 발명은 도시 및 설명된 특정의 구성 및 배열로 한정되는 것은 아니며, 본 발명의 범위를 벗어나지 않는 다른 실시예도 본 발명에 포함된다는 점을 당업자는 이해할 것이다. 본 발명의 범위는 전술한 설명이 아닌 특허청구범위에 정의되어 있다.
본 발명에 따르면, 가중치 발생 장치에 의하여 실시간으로 발생되는 개별적으로 결정된 가중치를 갖는 비트들이 스캔 체인 내로 다운로드되는 집적회로를 시험하는 장치 및 방법을 얻을 수 있다.

Claims (14)

  1. 다이(102) 상에 위치된 집적회로를 포함하는 집적회로 시험 장치로서,
    상기 집적회로는, 적어도 하나의 가중된 시험 데이터 비트 스트림(148)을 상기 집적회로 내에 배치된 스캔 체인(104)에 제공하기 위해 가중치 발생 장치 회로(112)를 포함하며, 상기 스캔 체인은 상기 집적회로의 복수의 직렬 접속된 소자로 구성되며, 상기 시험 데이터 비트 스트림(148) 내의 시험 데이터 비트의 가중치가 데이터 세트로부터 상기 가중치 발생 장치 회로(112)로 다운로드된 대응하는 데이터 필드에 좌우되며,
    상기 다이(102)는, 상기 데이터 세트를 기억하는 메모리(136)와, 대응하는 시험 데이터 비트를 각각의 시험 데이터 비트 스트림(148)에 제공하는 상기 가중치 발생 장치 회로(112)에 동기하여, 상기 데이터 세트의 각각의 데이터 필드를 상기 메모리(136)에서 상기 가중치 발생 장치 회로(112)로 다운로드하는 데이터 다운로드 회로(168)를 포함하며,
    하나의 시험 데이터 비트 스트림에서의 논리 1과 논리 0의 통계적인 분포가 또 다른 시험 데이터 비트 스트림에서의 논리 1과 논리 0의 통계적인 분포와 상이한 것을 특징으로 하는 집적회로 시험 장치.
  2. 제1항에 있어서,
    상기 가중치 발생 장치 회로(112)는 랜덤 가중치 결정 신호(124)에 응답하여 각각의 가중치 시험 데이터 비트를 선택하는 멀티플렉서(152)를 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  3. 제1항에 있어서,
    상기 가중치 발생 장치 회로(112)에 대한 의사-랜덤 신호를 생성하는 의사 랜덤 패턴 발생 장치(120)를 더 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  4. 다이(102) 상에 위치되는 온-다이 집적회로의 시험 방법에 있어서,
    하나의 시험 데이터 비트 스트림(148) 내의 다수의 디지털 신호가 또 다른 시험 데이터 비트 스트림(148) 내의 디지털 신호와는 상이한 적어도 하나의 시험 데이터 비트 스트림(148)의 비트의 가중치를 각각 결정하는 복수의 랜덤 가중치 결정 신호(124)를 온-다이 메모리(136)에 기억시키는 단계;
    상기 메모리(136)에 기억된 상기 랜덤 가중치 결정 신호(124)에 대한 메모리 어드레스에서 상기 랜덤 가중치 결정 신호(124)를 판독하는 단계;
    의사-랜덤 신호(116)를 발생시키는 단계;
    상기 의사-랜덤 신호(116)와 상기 랜덤 가중치 결정 신호(124)에 응답하여, 대응하는 시험 데이터 비트를 각각의 시험 데이터 비트 스트림(148)에 제공하는 단계; 및
    대응하는 시험 데이터 비트를 각각의 상기 시험 데이터 비트 스트림(148)에 제공하는 가중치 발생 장치 회로(112)와 동기하여, 상기 랜덤 가중치 결정 신호(124)를 상기 가중치 발생 장치 회로(112)에 출력하는 단계,
    를 포함하며,
    하나의 시험 데이터 비트 스트림에서의 논리 1 및 논리 0의 통계적인 분포가 또 다른 시험 데이터 비트 스트림에서의 논리 1 및 논리 0의 통계적인 분포와 상이한 것을 특징으로 하는 온-다이 집적회로의 시험 방법.
  5. 제1항에 있어서,
    상기 집적회로에 대한 가중된 랜덤 패턴 시험을 개시하기 위한 제1 제어 신호(START WRPT)에 응답하여, 가중치 검색 명령 및 가중치 세트 번호를 제공하는 제어 장치(140)를 더 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  6. 제5항에 있어서,
    상기 가중치 검색 명령 및 상기 가중치 세트 번호에 응답하여, 상기 메모리(136)에 기억된 데이터 필드에 대한 메모리 어드레스를 캐시 어드레스 버퍼(160)에 제공하고, 제2 제어 신호를 제공하는 회로(164)를 더 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  7. 제6항에 있어서,
    상기 제2 제어 신호에 응답하여, 상기 메모리(136)로부터 상기 메모리 어드레스와 연관된 데이터 필드를 판독하는 메모리 맵핑 유닛(132)을 더 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  8. 제1항에 있어서,
    상기 데이터 필드를 상기 가중치 발생 장치 회로(112)에 다운로드하기 위한 버퍼 회로(156)를 더 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  9. 제3항에 있어서,
    상기 의사-랜덤 신호는 디지털 신호인 것을 특징으로 하는 집적회로 시험 장치.
  10. 제1항에 있어서,
    상기 스캔 체인으로부터 비트를 캡쳐하고, 이 캡쳐된 비트를 예측된 비트와 비교하여 상기 집적회로의 유효성을 판정하는 캡쳐 회로(108)를 더 포함하는 것을 특징으로 하는 집적회로 시험 장치.
  11. 제4항에 있어서,
    개개의 시험 데이터 비트 스트림(148)에 응답하여, 복수의 스캔 체인(104)으로부터 비트를 출력하는 단계를 더 포함하는 것을 특징으로 하는 온-다이 집적회로의 시험 방법.
  12. 제11항에 있어서,
    상기 스캔 체인(104)으로부터의 출력 비트를 캡쳐하는 단계를 더 포함하는 것을 특징으로 하는 온-다이 집적회로의 시험 방법.
  13. 제12항에 있어서,
    상기 출력 비트를 예측된 비트와 비교하는 단계를 더 포함하는 것을 특징으로 하는 온-다이 집적회로의 시험 방법.
  14. 제13항에 있어서,
    상기 스캔 체인(104)으로부터의 출력 비트와 상기 예측된 비트의 비교에 기초하여, 상기 집적회로의 유효성을 판정하는 단계를 더 포함하는 것을 특징으로 하는 온-다이 집적회로의 시험 방법.
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