JP2618723B2 - テスト回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ等のためのテスト回路に
関し、更に詳述すれば、回路内に予め組込まれたシグネ
チャレジスタによるテスト回路に関する。

〔従来の技術〕

第５図は多入力シグネチャレジスタの従来の一回路構
成例を示す模式図である。

図中、１は信号線,2は排他的論理和素子,3はレジス
タ,4はフィードバックタップ,5はテスト結果を出力する
ためのシグネチャ出力端子,6はクロックCLKの入力端子
である。

信号線１はテストデータＩ（ｘ）のビット数ｎに対応
してｎ本（1₀〜1_n-1）あり、それぞれ排他的論理和素子
２（2₀〜2_n-1）の一方の入力に接続されている。また、
各排他的論理和素子2₀〜2_n-1の出力はD₀〜D_n-1のレジス
タ3₀〜3_n-1に入力されている。

各レジスタ3₀〜3_n-1（D₀〜D_n-1）の出力はそれぞれ各
フィードバックタップ4_n-1〜4₀（P_n-1〜P₁）及び次段の
排他的論理和素子２′_n-1〜２′_１の入力に接続される
と共に、ｎビットのシグネチャ出力Ｓ（ｘ）の各テスト
結果出力線5₀〜5_n-1になっている。

各フィードバックタップ4_n-1〜4₁（P_n-1〜P₁）の出力
はそれぞれ排他的論理和素子２′_n-1〜２′_１の一方の
入力に接続されているが、それぞれの排他的論理和素子
２′_n-1〜２′_２の他方の入力には次段の排他的論理和
素子２′_n-2〜２′_１（但し、２′_１へはフィードバッ
クタップ4₀（P₀）の出力）がフィードバック接続されて
いる。そして、フィードバックタップ4_n-1（P_n-1）の出
力が入力されている排他的論理和素子２′_n-1の出力
が、レジスタ3₀（D₀）へ出力を与えている排他的論理和
素子2₀の他方の入力に接続されている。

また最終段のレジスタ3_n-1（D_n-1）の出力列Ｙ（ｘ）
はフィードバックタップ4₀（P₀）に与えられると共にテ
スト結果出力線5_n-1ともなっている。

なお、各レジスタ3₀〜3_n-1はクロック入力端子６へ入
力されるクロックCLKに同期するフリップフロップにて
構成されている。そして、それぞれのレジスタ3₀〜3_n-1
からのフィードバックループの有無はそれぞれのフィー
ドバックタップ4_n-1〜4₀（P_n-1〜P₀）の設定値p_j（ｉ＝
０〜ｎ−１）が“1"であれば結線されていてフィードバ
ックループが構成され、“0"であれば結線されていない
こと、即ちフィードバックループを構成していないこと
を表示している。

なお、p_j＝“0"である場合には、そのフィードバック
タップ4_n-1〜4₀の出力が与えられている排他的論理和素
子２′_n-1〜２′_１は実際には不要である。

このように構成された従来のシグネチャレジスタの動
作について以下に説明する。

なお、ここでは説明の便宜上、第５図に示す構成のｎ
ビット入力のシグネチャレジスタに代えて第６図に示す
単一入力のシグネチャレジスタについて説明するが、原
理的には両者は同一である。

第６図に示す如き単一入力シグネチャレジスタに入力
されるテストデータ１（Ix）は、クロック６（CLK）に
同期して排他的論理和素子2₀へ入力される。そして順
次、排他的論理和素子２と前段のフリップフロップ３の
出力とそれぞれ演算が行われ、その結果が次段のフリッ
プフロップ３に取込まれる。

ところで、第６図は下記特性多項式（１）による除算
を実行する回路になっている。

Ｐ（ｘ）＝xⁿ＋p_n-1x^n-1＋・・・＋p₂x²＋p₁x＋p₀ ……（１） ここで、p_jの値が“1"であれば結線されている状態
を、“0"であれば結線されていない状態をそれぞれ表し
ている。

このような回路に下記（２）式 Ｉ（ｘ）＝i_mx^m＋…＋i₂x²＋i₁x＋i₀ ……（２） にて示される如きテストデータＩ（ｘ）を高次の項から
順次入力し、最初に入力された項がフリップフロップ3
_n-1（D_n-1）に達した（“1"になった）時点で、各フィ
ードバックタップ４に設定されているp_n-1〜p_nの値に従
って帰還（フィードバック）がかけられる。

即ち、 xⁿの発生 → p_n-1x^n-1＋…＋p₂x²＋p₁x＋p₀を減算（mod.2） の動作を第６図と回路が行う。

次にレジスタ値を一つシフトしてxⁿが現れれば減算が
実行され、xⁿが現れなければ減算が実行されない。この
ような動作は除算そのものであり、第６図に示した回路
が特性多項式Ｐ（ｘ）による除算回路であることが理解
される。

従って、出力列Ｙ（ｘ）はテストデータＩ（ｘ）をＰ
（ｘ）により除した商Ｑ（ｘ）に相当し、その剰余Ｒ
（ｘ）が各フリップフロップ３中に保持されている。

Ｉ（ｘ）＝Ｑ（ｘ）・Ｐ（ｘ）＋Ｒ（ｘ） ……（３） Ｙ（ｘ）＝Ｑ（ｘ） ……（４） ここで、 商:Q（ｘ）＝q_m-nx^m-n＋…＋q₂x²＋q₁x＋q₀ ……（５） 剰余:R（ｘ）＝r_n-1x^n-1＋…＋r₂x²＋r₁x＋r₀ ……
（６） である。この際、テストデータＩ（ｘ）に誤り列ｅ
（ｘ）が含まれている場合に、各フリップフロップ３の
値（レジスタ値）にどのような影響が及ぶかについて、
以下に考察する。

誤り列ｅ（ｘ）は ｅ（ｘ）＝Qe（ｘ）・Ｐ（ｘ）＋Re（ｘ） ……（７） と表せるので、誤りを含んだテストデータは Ｉ（ｘ）＋ｅ（ｘ）＝（Ｑ（ｘ） ＋Qe（ｘ））・Ｐ（ｘ）＋（Ｒ（ｘ）＋Re（ｘ）） ……（８） となり、商（Ｑ（ｘ）＋Qe（ｘ））を出力した後のレジ
スタ値（シグネチャＳ（ｘ））としては誤りを含んだ剰
余（Ｒ（ｘ）＋Re（ｘ））が残っている。このことか
ら、シグネチャＳ（ｘ）＝Ｒ（ｘ）であるか否かを判定
すれば、誤りを検出することが可能である。

しかし、ｅ（ｘ）がＰ（ｘ）で可約である場合にはシ
グネチャは真の値と同じになるため、誤りを見逃すこと
になる。

第５図に示した多入力の回路においても同様の問題が
ある。即ち、テストデータは幅n,深さｍであるので、デ
ータがクロックCLKに同期して取込まれてｎ×ｍのデー
タの総てが取込まれた後にテスト結果の出力線５から圧
縮データが取出され、正しいデータと比較されることに
より、テストデータ中に誤りがあったか否かが判定され
る。

〔発明が解決しようとする課題〕

ところで、シグネチャレジスタでは本来はテスト時間
を短縮する目的でデータを圧縮するので、その過程にお
いて誤りを見逃す可能性が高い。この誤りを見逃す確率
を誤り見逃し確率と称する。

従来の回路構成のシグネチャレジスタにおいては、誤
り見逃し確率を低下させるために特性多項式として原始
多項式が採用されている。しかし、これでは現実の回路
をチップ上に構成した場合には占有面積が増大すると共
に、前述した如く、項数に対応した位置に排他的論理和
素子を配置してフィードバックループを構成する必要か
らその配置位置が不規則になり、回路設計が煩雑になる
というような問題がある。

本発明はこのような事情に鑑みてなされたものであ
り、テスト入力信号のビット数をｎとした場合に、誤り
見逃し確率を1/2ⁿ以下に抑制し得る、換言すればたとえ
ばｎ＝16であれば99.99847％以上の誤り検出率が得られ
るテスト回路の提供を目的とする。

〔課題を解決するための手段〕

本発明に係るテスト回路は、排他的論理和素子とその
出力信号を保持するレジスタとで各１段が構成され、複
数ビットのテスト入力信号の各ビットが各段の排他的論
理和素子へそれぞれ入力され、初段を除く各段の排他的
論理和素子に前段のレジスタの内容がそれぞれ入力さ
れ、各段のレジスタの内容であるテスト結果を夫々各段
のシグネチャ出力として出力すると共に、各後段のレジ
スタへ出力するシフトレジスタと、最終段のレジスタ出
力のみを保持し、前記シフトレジスタと同期的にシフト
動作する補助シフトレジスタと、該補助シフトレジスタ
の出力のみを前記初段の排他的論理和素子へフィードバ
ックするフィードバックループとを備えたことを特徴と
する。

〔作用〕

本発明のテスト回路ではシフトレジスタの各段を構成
する排他的論理和素子に入力されたテストデータの各ビ
ットが順次前段の排他的論理和演算の結果と排他的論理
和演算され、また最終段に更に接続されたレジスタから
最終段の演算結果が遅延して初段の排他的論理和素子に
フィードバックされる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述
する。

なお、以下に詳述する実施例においては、主としてレ
ジスタの段数が入力されるテストデータ幅より一つ多い
例について説明するが、二つ以上多い場合においても本
発明が適用可能であることは言うまでもない。

第１図は本発明のテスト回路、即ちシグネチャレジス
タの構成を示す模式図である。

図中、1₀〜1_n-1はテストデータＩ（ｘ）の各ビットが
入力される信号線である。

2₀〜2_n-1は各信号線1₀〜1_n-1が一方の入力に接続され
た排他的論理和素子である。

3₀〜3_nはレジスタであり、本発明の回路ではｎ＋１個
が備えられている。各レジスタ3₀〜3_nはフリップフロッ
プD₀〜D_nにて構成されており、それぞれに各排他的論理
和素子2₀〜2_n-1の出力が入力されている。即ち、ｎ本の
各信号線1₀〜1_n-1にはフリップフロップD₀〜D_n-1がそれ
ぞれ対応しているが、更にフリップフロップD_n-1の出力
を入力とするフリップフロップD_n（レジスタ3_n）が備え
られている。そして、このフリップフロップ3_nの出力が
第１段のフリップフロップD₀にその出力が入力されてい
る排他的論理和素子2₀の他方の入力に接続されてフィー
ドバックループ40を構成している。

5₀〜5_nは上述の各フリップフロップD₀〜D_nからテスト
結果を出力するためのシグネチャ出力端子である。

６はクロックCLKが入力されるクロック入力端子であ
り、ｎ＋１（＝ｋ）個のフリッフロップD₀〜D_nにクロッ
クCLKを供給する。

このような構成のシグネチャレジスタの特性多項式は
（１＋x^k）または（１＋xⁿ⁺¹）と表される。

第１図に示す如き本発明のテスト回路の動作は以下の
如くである。

第１図に示す回路において、各フリップフロップD₀〜
D_nがall−ZEROの状態から始まって誤りがあった場合に
“1"になり、テスト終了後にall−ZEROであれば誤りが
無かったと判断する。また、複数回の誤りがあった結
果、“1"が最終的に消えてall−ZEROになった場合を
「誤りを見逃した」とする。

まず、全入力が誤り（ｐ＝1:pはテストパターン中に
含まれる誤り確率）である場合とは、２入力である排他
的論理和素子2₀〜2_n-1の一方の入力が常に“1"であるこ
とと同義である。このため、初期値が“0"であれば、偶
数シーケンスではフリップフロップD₀〜D_n-1の値は“0"
になる。

これに対して、最終段のフリップフロップD_n-1の後に
更にフリップフロップD_nを付加した場合、総ての排他的
論理和素子2₀〜2_n-1がall−ZEROになる場合はフリップ
フロップＤの段数ｋだけシフトが行われた場合のみであ
る。換言すれば、ｐ＝１である場合の誤り見逃し確率は
1/kになる。

次に、０＜ｐ＜１である場合について考える。

テストシーケンスｊの時点でｉ番目のフリップフロッ
プD_i-1に入力されるテストデータが“1"である確率をS
_ijとし、テストデータ中に誤りが含まれている確率をｐ
とすると、初期状態はall−ZEROであるから、テストシ
ーケンスｊ＝１の時点の各フリップフロップＤの値の確
率S_ijは となる。

ｊ＝２である場合に、現在の入力とシフトされたフリ
ップフロップの値の確率の排他的論理和は排他的論理和
演算を「ａｂ＝ａ＋ｂ−2ab」と表せば となり、以下 と続く。

一方、ｉ番目のフリップフロップに注目すると、テス
トシーケンスｍの時点で“0"になる確率t_im（＝１−
s_im）は以下のように表される。

上記の式を満たす解は下記式にて与えられる。即ち、
テストシーケンスｍの時点でのｉ番目のフリップフロッ
プが“0"である確率は下記式にて与えられる。

以上のことは、排他的論理和演算されるｐの個数が判
明すればシグネチャレジスタ全体の誤り見逃し確率が判
明するということを示している。

ここで、またｎ＝６である場合を例として考える。第
２図に排他的論理和演算されるｐの個数ｔの表を示す。
なお、ｍはテストシーケンスを、ｙはフリップフロップ
Ｄの位置（１≦ｙ≦７）である。この第２図に示した表
から の関係が得られることが理解される。この関係は任意の
ｎに対しても成立する。シグネチャレジスタ全体の誤り
見逃し確率Palは個々のレジスタの誤り見逃し確率の積
として与えられ、下記式のように表される。

ここで、m:テストベクトル数（テストデータのシーケ
ンス長） n:シグネチャレジスタの入力数（テストデータの幅） k:シグネチャレジスタの段数 p:テストパターン中に含まれる誤りの確率 また、（11）式の分子の指数部をｔで表せば、下記式
になる。

次に、テストシーケンスｍがレジスタ段数ｋの倍数で
ある場合（ｍ＝αｋ）について考える。

ここで、ｋ＝ｎ＋１であるので、テストシーケンスｍ
がレジスタ段数ｋの倍数である場合、（１−2p）の指数
部ｔは各項とも同じになる。このことは、ｐ＝１である
場合に、α（ｋ−１）が偶数であるならば誤りを見逃す
ことを示している。

換言すれば、入力データ総てが誤りである（ｐ＝１）
ならば、その誤り見逃しが発生する場合はデータ入力数
ｎにより異なる。具体的には、ｎが偶数である場合に
は、ｐ＝１である場合の誤り見逃しは、テストシーケン
スｍがｎ＋１＝ｋの倍数である場合に発生し（m mod k
＝０の場合）、ｎが奇数である場合には、ｐ＝１である
場合の誤り見逃しは、テストシーケンスｍがｎ＋１＝ｋ
の２倍数である場合に発生する（m mod 2k＝０の場
合）。

以上のことから、入力されるテストデータ中に含まれ
る誤り確率ｐが、０＜ｐ＜１の範囲ではこのシグネチャ
レジスタの誤り見逃し確率は1/2^kに漸近し、ｐ＝１の場
合では1/kになることが理解される。

第３図のグラフは、ｎ＝16,k＝17である場合の多入力
シグネチャレジスタのテストシーケンスｍに対する誤り
見逃し確率の特性を示す。但し、ｍ＜ｋの領域は示され
ていない。この第３図のグラフからは以下のことが理解
される。

０＜ｐ＜0.5 → 見逃し確率Palは滑らかに1/2^kに収束
する。

ｐ＝0 → 見逃し確率Palは最初から1/2^kの値を
とる。

0.5＜ｐ＜１ → 見逃し確率Palは振動しながら1/2^kに
漸近。

ｐ＝1 → 見逃し確率Palは1/kまたは1/2kにな
る。

以上のように、ｐ＝１である場合を除いて、見逃し確
率Palは1/2^kに収束する。またｎが偶数であるので、テ
ストシーケンスｍがｋ（＝17）の倍数である場合には誤
りは見逃されるが、それ以外の場合には誤りは検出され
る。換言すれば、ｐ＝１である場合の見逃し確率Palは1
/kになる。

以上はレジスタ段数ｋがテストデータのビット数ｎよ
り１大きい場合の例であるが、次にｋがｎより２大きい
場合、即ちレジスタ段数がテストデータのビット数より
２多い場合について説明する。

なお、このようなレジスタ段数ｋがテストデータのビ
ット数ｎより多い場合には、新たに付加されるレジスタ
は直列に接続されたシフトレジスタとして動作する。

第４図のグラフは、ｎ＝16,k＝18である場合の多入力
シグネチャレジスタのテストシーケンスｍに対する誤り
見逃し確率の特性を示す。但し、ｍ＜ｋの領域は示され
ていない。

この場合のシグネチャレジスタ全体の誤り見逃し確率
Palは個々のレジスタの誤り見逃し確率の積として与え
られ、下記式のように表される。

ここで、m:テストベクトル数（テストデータのシーケ
ンス長） n:シグネチャレジスタの入力数（テストデータの幅） k:シグネチャレジスタの段数 p:テストパターン中に含まれる誤りの確率 また、（13）式の分子の指数部をｔで表せば、下記式
になる。

次に、テストシーケンスｍがレジスタ段数ｋの倍数で
ある場合（ｍ＝αｋ）、（14）式は以下のようになる。

ｊ＝0:1のレジスタ ｊ＝ｎ（＝ｋ−２）:nのレジスタ 即ち、１〜ｎ番目までのレジスタの指数部はα（ｋ−
２）になる。

＋１のレジスタの指数部（15）式は以下のようにな
る。

また、＋２のレジスタの指数（16）式は以下のように
なる。

従って、ｋ個のレジスタの（１−2p）項の指数部の総
てが α（ｋ−２） になる。

ここで、ｐ＝１、換言すれば入力データの総てが誤り
である場合の見逃し確率Palは、 となり、α（ｋ−２）が偶数である場合に誤りを見逃す
こともある。

換言すれば、入力データ総てが誤りである（ｐ＝１）
ならば、その誤り見逃しが発生する場合はデータ入力数
ｎにより異なる。

具体的には、ｎが偶数である場合には、ｐ＝１である
場合の誤り見逃しは、テストシーケンスｍがｎ＋２＝ｋ
の倍数である場合に発生し（m mod k＝０の場合）、ｎ
が奇数である場合には、ｐ＝１である場合の誤り見逃し
はテストシーケンスｍがｎ＋２＝ｋの２倍数である場合
に発生する（m mod 2k＝０の場合）。

以上のことから、入力されるテストデータ中に含まれ
る誤り確率ｐが、０＜ｐ＜１の範囲ではこのシグネチャ
レジスタの誤り見逃し確率は1/2^kに漸近し、ｐ＝１の場
合では1/kになることが理解される。

第４図のグラフは、ｎ＝16,k＝18である場合の多入力
シグネチャレジスタのテストシーケンスｍに対する誤り
見逃し確率の特性を示す。但し、ｍ＜ｋの領域は示され
ていない。この第４図のグラフからは以下のことが理解
される。

０＜ｐ＜0.5 → 見逃し確率Palは滑らかに1/2^kに収束
する。

ｐ＝0 → 見逃し確率Palは最初から1/2^kの値を
とる。

0.5＜ｐ＜１ → 見逃し確率Palは振動しながら1/2^kに
漸近。

ｐ＝1 → 見逃し確率Palは1/kまたは1/2kにな
る。

以上のように、ｐ＝１である場合を除いて、見逃し確
率Palは1/2^kに収束する。またｎが偶数であるので、テ
ストシーケンスｍがｋ（＝18）の倍数である場合には誤
りは見逃されるが、それ以外の場合には誤りは検出され
る。換言すれば、ｐ＝１である場合の見逃し確率Palは1
/kになる。

〔発明の効果〕

本発明のテスト回路によれば、構成が複雑化する原始
多項式をシグネチャレジスタの特性多項式として使用せ
ずとも、またフィードバックループは１本のみであって
も、入力されるテストデータの幅より多い数のレジスタ
にてシグネチャレジスタを構成することにより、原始多
項式を使用した場合と同程度の誤り検出率が得られる。
また、ハードウェア構成としては一つのレジスタ又は幾
つかのレジスタにて構成される補助シフトレジスタが付
加されるのみで排他的論理和素子は新たには必要としな
いため、実回路構成が簡略化されると共にチップ上にお
ける占有面積を削減することが可能になる。

【図面の簡単な説明】

第１図は本発明に係るテスト回路の一構成例を示す回路
図、第２図はテスト入力ビット数ｎが６である場合に排
他的論理和演算される誤り率の個数を示す図、第３図は
ｎが16,レジスタ数が17である場合の誤り見逃し率の特
性を示すグラフ、第４図はｎが16,レジスタ数が18であ
る場合の誤り見逃し率の特性を示すグラフ、第５図は従
来の一般的な多入力シグネチャレジスタの構成を示す回
路図、第６図は従来の一般的な一入力シグネチャレジス
タの構成を示す回路図である。 １……テストデータが入力される信号線 ２……排他的論理和素子、３……レジスタ ５……シグネチャ出力端子、40……フィードバックルー
プ なお、各図中同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】排他的論理和素子とその出力信号を保持す
   るレジスタとで各１段が構成され、複数ビットのテスト
   入力信号の各ビットが各段の排他的論理和素子へそれぞ
   れ入力され、初段を除く各段の排他的論理和素子に前段
   のレジスタの内容がそれぞれ入力され、各段のレジスタ
   の内容であるテスト結果を夫々各段のシグネチャ出力と
   して出力すると共に、各後段のレジスタへ出力するシフ
   トレジスタと、 最終段のレジスタ出力のみを保持し、前記シフトレジス
   タと同期的にシフト動作する補助シフトレジスタと、 該補助シフトレジスタの出力のみを前記初段の排他的論
   理和素子へフィードバックするフィードバックループと を備えたことを特徴とするテスト回路。