JPS6029408B2 - 除算器 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル計算器の内部回路として設置される
除算器に関し、特に予測による先行制御によって回路要
素を並列に動作せしめ、演算の１サイクルに要する所要
時間を計算器回路の所定の最小時間単位内に短縮するこ
とができるようにした新規な回路構成を備えた除算器に
関する。

処理速度の遠いディジタル計算器を実現するには、その
内部回路の制御に使用する内部クロツクのクロック間隔
、すなわち計算機回路の最小時間単位をできるだけ短か
〈することが必要であり、その為には各内部回路の処理
の１サイクルに要する所要時間をそれぞれ可能な限り短
縮することが要求される。このような所要時間の短縮は
内部回路に使用する論理素子の進歩に期待するだけでは
片手落ちであり、内部回路の構成と動作方式を工夫する
ことによってなされなければならない。

従釆の除算方式（加減算を繰り返しながら除算を行う方
式）の基本サイクルは以下に示す■〜■の処理と順序で
構成されている。

■ 被除数（以下、ＤＩＶＩＤＥＮＴとも称する）また
は部分剰余（以下ＰＡＲＴＩＡＬＲＥＭ山ＮＤＥＲとも
称する）の上位ｉビットおよび除数（以下ＤＩＶＩＳＯ
Ｒとも称する）の上位ｍビットをデコー ド し 、Ｄ
ＩＶｍＥＮＴ ま た は ＰＡＲＴＩＡＬＲＥＭ山Ｎ
ＤＥＲから何倍のＤＩＶＩＳＯＲを加算または減算する
ことができるかを決定する。

（ｉ，ｍは所定の数）■ ＰＡＲＴＩＡＬＲＥＭＭＮＤ
ＥＲを必要なだけシフトする。

・■ ■の結果により、±
ｎ倍（ｎは整数）のＤＩＶＩＳＯＲを選択する。

■ ■で選択された土ｎ倍（ｎは整数）のＤＩＶＩＳＯ
Ｒ（以下ＳＵＢＴＲＡＣＴＥＲと呼ぶ）とＤＩＶｍＥＮ
ＴまたはＰＡＲＴＩＡＬＲＥＭＡＮＤＥＲとを加算する
。

なお、上記基本サイクルにおける処理は、ラツチ回路を
含まない論理回路のみで構成し得るので通常は上記基本
サイクルに要する所要時間は計算機回路の最小時間単位
以内で行われるように設計されている。

除算は上記基本サイクルの繰り返しによって完結する。
第１図は２ビットの商（以下、ＱＵＯＴｍＮＴとも称す
る）を１サイクルで求める従来の除算器のフロツク図で
ある。

図において、１１，１２，１３，１４はしジスターでそ
れぞれＰＡＲＴＩＡＬ ＲＥＭＡＩＮＤＥＲ，ＤＩＶＩ
ＳＯＲ．ＤＩＶＩＳＯＲの２倍（Ｘ狐ＩＶＩＳＯＲと記
す）、ＤＩＶＩＳＯＲの３倍（Ｘ３ＤＩＶＩＳＯＲと記
す）を保持するものである。

１５はデコーダで、レジスター１１の上位４ビット、レ
ジスター２の上位ビットをデコードし、何倍のＤＩＶＩ
ＳＯＲをＰＡＲＴＩＡＬＲＥＭ山ＮＤＥＲに加減算する
かを決定する。

１６はセレクターで、デコーダ１５の指示により０，土
１，士２，土３倍のＤＩＶＩＳＯＲの中から１つを選択
し出力するものである。

１７はアダーでセレクタ−１６とシフター１８の出力を
加算する。

シフター１８はこの例では常に２ビットの左シフトを行
う。（但しシフター１８はラッチ回路を持たず、論理回
路のみで等価的に２ビットの左シフトがなされたと同じ
効果が与えられるように作られている。）第６図は第１
図のデコーダ１５のデコード規制を示すマトリクスであ
る。

図において、各２進数の表示に見られるピリオドは該２
進数の仮想小数点位置を示している。

ＰＡＲＴＩＡＬＲＥＭＡＩＮＤＥＲ（ＤＩＶＩＤＥＮＴ
）の頭の１桁は符号を示し、０が十，１が一に相当する
。Ｐａｎｉａｌ Ｒｅｍａｉｎｄｅｒ の上位４ビット
とＤｉ−ｖｉｓｏｒの上位２ビットをデコードすること
により、ＰＲ（ＰａｎｉａＩ Ｒｅｍａｉｎｄｅｒ）か
ら何惜のＤＳＲ（Ｄｉ−ｖｉｓｏｒ）を減じるあるいは
加えることができるかを、決定するテーブルが第６図で
ある。第６図中×印は０値でも１値でも良いことを示す
。ＰＲが正の値（最左ビットが“０”）のとき、何倍の
ＤＳＲ（Ｎ×ＤＳＲ）を減じるべきかは、以下の式を満
足する範囲で決定される。−４×ＤＳＲ＜（ＰＲ−Ｎ×
ＤＳＲ） Ｘ芋＜４ＸＤＳＲ ‐‐‐式■ ２ｂｉｔシフトの意味 但しＯＳＮミ３ ＰＲが負の値（最左ビットが“１”）のとき、何情のＤ
ＳＲ（Ｎ×ＤＳＲ）を加えるべきかは、以下の式を満足
する範囲で決定される。

−４×ＤＳＲ＜（ＰＲ十Ｎ×ＤＳＲ）×４＜４×ＤＳＲ
・・・式＠但し０ミ
Ｎミ３これは収束する為の条件である、すなわち最初Ｐ
ＲＩが−４×ＤＳＲ＜ＰＲ，〈４×ＤＳＲを満足してし
、れ‘よ、式■または式＠を満たすＮＩこより、１回演
算しＰＲ２＝（ＰＲ，±Ｎ×ＤＳＲ）×４ なる新しいＰＲ２を求めても、それは −４×ＤＳＲくＰＲ２く４ｘＤＳＲ を満足する。

例として ＰＲ＝００１０．０×××××．・・・…．・ＤＳＲ＝
１．１××××・・・・・・・・・であれ
ば、印を小数点と考えれば２ＳＰＲ＜３ １．５＜ＤＳＲ＜２ である。

ＰＲ′＝（ＰＲ−Ｎ×ＤＳＲ）×４とするとＮ＝０
８＜ＰＲ′＜１２ ・・・・・・（Ａ）Ｎ＝１
０ミＰＲ′＜ ６ ・・・・・・（Ｂ）Ｎ＝２
一８ミＰＲ′＜ ０ ・・・・．・・．・（Ｃ）
Ａ Ｎ＝０では１２＜ＤＳＲ×４を満足しない。

Ｃ Ｎ＝２では−４×ＤＳＲ＜−８を満足しない。（Ｄ
ＳＲご１，５） Ｂ Ｎ＝１では６＜ＯＳＲ×４，一ＤＳＲ×４＜０を満
足する。

従って、今の例ではＮ＝１のみがとり得る値であり、第
６図ではＰＲ＝００１０．ＤＳＲ＝１．１の部分にＭＩ
ＮＵＳＩ ＤＩＶＩＳＯＲという様に示している。

また、ＰＲ′＝ＰＲ＋Ｎ×ＤＳＲ …・・
・・・・式公を行った後に、それにより部分的商を求め
る為のテーブルが第７図である。

式公において、ＰＲが正だったとき、例えばＮ＝３であ
り、その結果ＰＲ′が正であったとすれば、これはＰＲ
から３倍のＤＳＲが減算できたわけで、Ｑ＝１１となる
。

同様にＮ＝−３であり、その結果ＰＲ′が負になったと
すると、これはＰＲからは、本来は２倍のＤＳＲしか減
算できなかったということでＱ＝１０となる。

もし、ＰＲが負である場合には、その時点において４倍
のＤＳＲを減算しすぎている状態である。

（２ビットシフト後の為４倍となる。）この状態におい
て、例えばＮ＝十２でありその結果、ＰＲ′が正になっ
たとすると、本来は（一４十２＝−２）２倍のＤＳＲが
減算できたとみなせるからＱ＝１０である。また、Ｎ＝
十２でありその結果、ＰＲ′が負のままであれば、本来
は２倍のＤＳＲが減算できず、１倍のＤＳＲしか減算で
きなかったであろうから、Ｑ＝１である。

十２倍のＤＳＲを加算するというのは、前のサイクルで
ＤＳＲを減算しすぎているからであり、もし前のサイク
ルで減算しすぎていなければ、これは２倍のＤＳＲを減
じているのと同じである。

更に第６図のテーブルはＰＲが求つた時点で、何倍のＤ
ＳＲを加減算すべきかを示すものであるが、第８図のテ
ーブルは、ＰＲが完全に求まる以前に、何倍のＤＳＲを
加減算すべきかを決めようとするものである。完全に求
まっていないという意味は、注目している中間的結果の
ＰＲの上位ビット（上位４ビット）に対しても、もしか
するとＣａｒひが伝搬してくるかもしれないという意味
である。

第８図において予測という例は、Ｃａｎｙ伝搬以前に何
倍のＤＳＲを加減算すべきかを予測しているものである
。

ここでＥＲＲのない部分はこの予測は正しく、ＰＲの上
位４ビットにＣａｒひが伝搬してもしなくても関係ない
。予測の列においてＥＲＲ印のあるものは、ＰＲの上位
４ビットに対してＣａｎｙが伝搬しなければ正しいが、
Ｃａｒひが伝搬した場合には、真の列の値に補正すべき
であることを示す。

ま た 、ＤＩＶＩＳＯＲ の１．１とＰＡＲＴＩＡＬ
ＲＥＭＭＮＤＥＲ（ＤＩＶＩＤＥＮＴ）の０１ＸＸ，（
Ｘは０または１のいずれでもよいことを示す）にクロス
する枠内にＭＩＮＵＳ ３ ＤＩＶＩＳＯＲと書かれて
いる部分はＤＩＶＩＳＯＲの１，１とＰＡＲＴＩＡＬＲ
ＥＭ山ＮＤＥＲ（ＤＩＶＩＤＥＮＴ）の０１ＸＸが第１
図に示すデコーダー１５に入力された場合にはデコーダ
ー１５はＤＷＩＳＯＲの３倍を選択すべきことを第１図
のセレクター１６に指示すべきことを示している。

ＳＥＬＦＣＴＮＯＮＥと書かれている枠は０を選択すべ
きことを示している。第２図は第１図に示された除算器
の基本サイクルの流れ図を示す。

図から明らかなように、ＤＥＣＯＤＥ（第１図のデコー
ダー１５に相当の処理）とＳＥＬＥＣＴ（第１図のセレ
クター１６に相当の処理）およびＡＤＤ／ＳＵＢ（第１
図のアダー１７に相当の処理）はそれぞれシーケンシャ
ルに動作する。上記で明らかなように、加減算を繰り返
しながら除算を行う方式の従釆の除算器には、加減算を
実行し、その結果を見てからでないと次のサイクルに進
めないというシリアル処理の欠点がある。

これは減算のみで除算を行う方式についても同様の欠点
である。このような方式のものとして、例えば１〜ｎ倍
のＤＩＶＩＳＯＲをｎ個の減算器によりＰＡＲＴＩＡＬ
ＲＥＭ山ＮＤＥＲから同時に減算し、結果が正のものの
中で最も大きな倍数のＤＩＶＩＳＯＲを減じることので
きた減算器の出力を新しいＰＡＲＴＩＡＬＲＥＭ山ＮＤ
ＥＲとする方式等が知られているが、減算結果によりそ
の後の処理を決めている点では同じである。

本発明の目的は上記問題点を除去することであり、シリ
アルに動作していた回路要素をパラレルに動作し得るよ
うに再構成することにより、演算の１サイクルに要する
所要時間を設計基準として約束されている計算機回路の
所定の最４・時間単位以内に納めることができるように
し、ひいては上記の最小時間単位を将来において無理な
く短縮し得るように準備しておくことにある。

本発明の特徴とするところは、除数の土１倍、土２倍，
・・・・・・，士ｎ倍（ｎは所定の整数）をそれぞれ作
成および／または保持する回路と、上記±１倍、土２倍
，・・・・・・，土ｎ倍の除数もしくは０の中から１つ
の数を選択する回路と、該選択回路に対して上記選択の
指示を行うデコード回路と、上記選択された数と被除数
または部分剰余とを加算する加算器を有し、上記加算器
の加算結果を新たな部分剰余と見なして再び上記選択と
上記加算を繰り返えす方式の除算器において、上記繰り
返しの任意の１つのサイクルにあっては、上記加算器の
加算開始と共に上記選択された数の所定の高位部分桁と
上記被除数または部分剰余の所定の高位部分桁との和を
上記デコード回路によって求め、更に上記高位部分桁同
志の和と上記除数の所定の高位部分桁とを上記デコード
回路によってデコ−ドし、該デコード結果を示す信号（
予測の選択指示信号）と、上記加算器の上記加算の過程
における上記高位部分桁同志の和に相当する部分和への
桁上がりの有無を通知する信号（上記予測の選択指示信
号を補正する信号）とによって上言己サイクルのすぐ次
に続くサイクルにおいて使用される上記選択回路への選
択の指示を組み立てたことにある。

第２図に示した流れ図の要点は第３図のように書き改め
ることができる。

すなわち基本サイクルはＡＤＤ／ＳＵＢにおける加減算
から始まり、結果のＰＡＲＴＩＡＬＲＥＭＭＮＤＥＲを
ＤＥＣＯＤＥでデコードし、次のサイクルに必要とされ
るＳＵＢＴＲＡＣＴＥＲをＳＥＬＥＣＴでセレクトした
ところで終了する。

第４図は本発明の除算器の基本サイクルを示す流れ図で
ある。本発明の１つの実施例においては、ＡＤＤ／ＳＵ
Ｂによる加減算の結果をデコ−ドするのではなく、ＰＡ
ＲＴＩＡＬ ＲＥＭ山ＮＤＥＲおよびＳＵＢＴＲＡＣＴ
ＥＲの上位４ ビ ットおよびＤＩＶＩＳＯＲの上位２
ビットを直接にデコードする。このようにするとＤＥＣ
ＯＤＥにおけるデコードはＡＤＤ／ＳＵＢによる加減算
の開始時点と同じ時点で開始することができ、かつ上記
加減算の終了時点よりもかるかに前の時点で終了するこ
とができる。ただし、上記デコードは真の加減算結果を
デコードしている訳ではないので、後に補正がなされる
。

該補正はＡＤＤ／ＳＵＢからの桁上がり信号を待ってＳ
ＥＬＥＣＴにおいてなされるが、ＡＤＤ／ＳＵＢにおい
ても上記桁上がり信号発生において引続いて桁上がり処
理を行う必要があるから上記の補正はＡＤＤノＳＵＢの
最終的な出力時点以前に完了させることができる。（上
言己之甫正の詳細につし、ては後述する）第５図は本発
明の除算器の一実施例を示すブロック図である。

５１〜５４，５７，５８についてはそれぞれ第１図の１
１〜１４，１７，１８に対応する。

５５は ＰＡＲＴＩＡＬＲＥＭＭＮＤＥＲ（またはＤＩＶＩＤＥ
ＮＴ）およびＳＵＢＴＲＡＣＴＥＲの上位４ビットおよ
びＤＩＶＩＳＯＲの上位２ビットを入力し、それらより
次のサイクルのために何倍のＤＩＶＩＳＯＲをＳＵＢＴ
ＲＭＣＴＥＲとして選択すべきであるかを予測するデコ
ーダーである。

５９は前記サイクルにおいて選択された ＳＵＢＴＲＡＣＴＥＲを保持するレジスターである。

５６は前記サイクルにおけるデコーダー５５の指示信号
および前サイクルにおけるアダー５７からの上記上位４
ビットに相当する部分和への桁上がりの有無を通知する
信号とを受け、上記デコーダー５５の指示信号を上記ア
ダー５７はらの桁上がりに関する信号によって補正し「
該補正結果によって現サイクルで使用するＳＵＢＴＲＡ
ＣＴＥＲを選択するセレクターである。

以下にデコーダー５５の動作を更に詳細に説明する。

デ コ ーダー ５ ５ は ま ずＰＡＲＴＩＡＬＲ
ＥＭ山ＮＤＥＲ（ ま た は ＤＩＶｍＥＮＴ ）と
ＳＵＢＴＲＡＣＴＥＲとの上位４ビット同志の和（以下
、４ビット和と称する）を求める、この４ビットの和の
計算はデコーダー５５のデコード機能の一部としてなさ
れ、従ってラッチ回路のない論理回路のみによってなさ
れるから高速度で実行される。

次にデコーダー５５は上記４ビット和と上記ＤＩＶＩＳ
ＯＲの上位２ビットとをつき合わせ、これを所定の規則
によってデコードして出力する。

ただ し 、上記 ４ ビ ット和はＰＡＲＴＩＡＬＲ
ＥＭＭＮＤＥＲ（ ま た は ＤＩＶＩＤＥＮＴ ）
とＳＵＢＴＲＡＣＴＥＲとの全桁同志の加算結果として
得られるべき和の代用として求められたものであるから
、もしも上記全桁同志の加算の過程において該加算によ
る和の上位４ビット部分への桁上がり発生が明らかとな
ったならば、上記４ビット和についても上記桁上がりの
処置を必要とし、ひいてはデコーダー５５の上言己出力
が補正されなければならない。第８図は上記４ビットの
和と上記ＰＷＩＳＯＲの上位２ビット値との組合わせに
対する上記デコーダー５５の出力（予測の指示）と真の
指示との関係を示すマトリクスである。

上記４ビットの和が０１１１．であり、かつ上記ＤＩＶ
ＩＳＯＲの上位２ビットの値が１．１である場合、上記
デコーダー５５は次のサイクルにおいて−３倍のＤＩＶ
ＩＳＯＲやＳＵＢＴＲＡＣＴＥＲとして選択すべきこと
を上記セレクター５６に指示信号線群５１０（第５図参
照）経由で指示する。

しかし、上記指示はあくまで予測であって、実際、上記
アー５７より上位４ビット目への桁上がりがあった場合
には真の４ビット和は１０００であるので上記指示は誤
りとなり、正しくは十３倍のＤＩＶＩＳＯＲがＳＵＢＴ
ＲＡＣＴＥＲとして選択されなければならない。

上記不合理を排除するため、このような場合にはデコー
ダー５５は上記の指示に加えて「もしも桁上がりがあっ
たならば該指示は補正されなければならない」という意
味の信号（以下、ＥＲＲと称する）を上記セレクター５
６に上記指示信号線群５１０経由で送出する。上記の例
の場合、上記セレクタ−５６は、上記ＥＦＲ信号の存在
によって上記アダー５７からなの上記桁上がり信号が信
号線５１（第５図参照）によってもたらされるならば、
上記デコーダー５５からの指示を補正し、十３倍のＤＩ
ＶＩＳＯＲをＳＵＢＴＲＡＣＴＥＲとして選択する。

もしも上記桁上がり信号が無ければ、上記ＥＦＲ信号が
あったとしも上記デコーダー５５の指示はそのまま有効
となる。また、もしも上記ＥＦＲ信号が無ければ、上言
己桁上がり信号の有無とは無関係に浄記デコーダー５５
の指示はそのまま有効となる。なお、第８図の４ビット
和の部分桁に１１と記されている部分は略記法であって
、１１以外の２桁の２進数すなわち００，０１，１０の
３つの２進数のいずれもが該当し得る部分桁であること
を示している。また、各進数の表示に見なられるピリオ
ドについては第６図同様に仮想小数点が置かれる位置を
示している。

以下に記した第８図の関係を論理式を使って説明する。

上記デコーダー５５から予測の選択指示−３，−２，一
１，十３，十２，十１，０が発せられたという事実を表
わす事象名を上記の順に対応してそれぞれＭ皿ＵＳ非，
ＭＩＮＵＳが，ＭＩＮＵＳＩＰ，ＲＬＵＳ犯．ＰＬＵＳ
が，ＰＬＵＳＩＰ，ＺＥＲＯＰと記し上記補正後に上記
セレクター５６が選択すべき真のＳＵＢＴＲＡＣＴＥＲ
は一３，一２，ーー，十３，十２，十１，０であるとい
う事実を表わす事象名を上記の順に対応してそれぞれＭ
州ＵＳ３，ＮＵＮＵＳ２ ， Ｍ州ＵＳ１ ， ＰＬＵ
Ｓ３ ， ＰＬＵＳ２ ，ＰＬＵＳ１，ＺＥＲＯと記し
、更に、上記桁上げ信号の存在を示す事象名をＣＡＲ，
上記ＥＲＲ信号の存在を示す事象名をＥＲＲと記す約束
にすれば、上記第８図に示す関係は下記の一連の論理式
につて表現される。

ＭｍＵＳ３＝（ＣＡＲ十ＥＲＲ）・ＭＩＮＵＳ班＋ＣＡ
Ｒ・ＥＲＲ・ＭＩＮＵがＭＮＵＳ２＝（ＣＡＲ＋ＥＲＲ
）・ＭＩＮＵＳが十ＣＡＲ・ＥＲＲ・ＭＩＮＵＩＰＭｍ
ＵＳＩ＝（ＣＡＲ＋ＥＲＲ）・ＭＩＮＵＳＩＰ＋ＣＡＲ
・ＥＲＲ・ＺＥＲＯＰＰＬＵＳ３＝（ＣＡＲ＋ＥＲＲ）
・ＰＬＵＳが十ＣＡＲ・ＥＲＲ・ＭＩＮＵＳがＰＬＵＳ
２＝（ＣＡＲ十ＥＲＲ）・ＰＬＵＳが十ＣＡＲ・ＥＲＲ
・ＰＬＵＳ鮒ＰＬＵＳＩ＝（ＣＡＲ＋ＥＲＲ）・ＰＬＵ
ＳＩＰ十ＣＡＲ・ＥＲＲ・ＰＬＵＳが伍ＲＯ＝（ＣＡＲ
＋ＥＲＲ）・ＺＥＲＯＰ＋ＣＡＲ，ＥＲＲ・ＰＬＵＳＩ
Ｐ第９図は上記の補正を行う補正回路の部分的な一実施
例である。

図では真の選択指示の反転信号−ＭＩＮＵＳ３を出力す
るＮＡＮＤ回路が示されている。

上記補正回路の全体は上記セレクター５６の回路要素と
して設置される。第１０図は上記セレクター５６の回路
構成を示す一実施例である。

図において、±３ＤＳＲ ＢＩＴ０８は士 ３倍のＤＩ
ＶＩＳＯＲの最上位から８桁目の２進桁の値を示し、±
ＤＳＲＢＩＴ０７，±ＤＳＲＢＩＴ０８は土１倍のＤＩ
ＶＩＳＯＲの最上位からそれぞれ７桁目、８桁目の２進
桁の値を示す。

また土ＤＳＲＢＩＴ○９は±２倍のＤＩＶＩＳＯＲの最
上位から８桁目の２進桁の値を結果的に意味している。

十ＳＵＢＴＲＡＣＴＥＲ ＢＩＴ０８はＳＵＢＴＲＡＣ
ＴＥＲとして選択された数の最上位から８桁目の２進桁
の暦を示している。第７図は、本発明の除算器において
商を得る規則を示すマトリクスである。

本発明の除算器においては、上記デコーダー５５の出力
と上記アダー５７の最上位桁の出力とを受け、上記規則
に従って商を作る回路が別途に存在する。

（ただし、この部分は本発明の本質的な構成要素ではな
いので第５図のブロック図では省略している）図示の規
則は、例えば上記デコーダー５５の出力がＭＩＮＵＳ３
ＤＩＶＩＳＯＲ、すなわち一３倍のＤＩＶＩＳＯＲの選
択を指示しており、かつ上記アダ−５７からの最上位桁
の出力が０の場合には作られるべき商は１１であること
を示している。

なお、第７図に示す規則は第１図に示した従釆の除算器
の商作成回路（第１図ではやはり省略されている）の商
生成規則としてもそのまま使用されているものである。
上記実施例においては、基本サイクル毎のデコー ダ
ー ５ ５ の入力とし てＰＡＲＴＩＡＬＲＥＭ山Ｎ
ＤＥＲ（またはＤＩＶＩＤＥＮＴ）およびＳＵＢＴＲＡ
ＣＴＥＲの上位４ビットおよびＤＩＶＩＳＯＲの上位２
ビットを取り入れたが、これらのビット数についてはこ
の限りではなく、デコーダー５５とセレクター５６の規
模に応じて最も多く設定し得る。

以上説明したように、本発明の除算器は次のサィクルに
使用するＳＵＢＴＲＡＣＴＥＲの選択を、現在のサイク
ルにおける加算器の加算結果を持つことなく実行し得る
から、主な回路要素の並列動作が可能となり、基本サイ
クルに要する所要時間を短縮することができ、ひいては
計算機回路の最小時間単位を短縮する方向にも寄与する
ことができる。

【図面の簡単な説明】

第１図は従来の除算器の１例を示すブロック図、第２図
は第１図に示す除算器の基本サイクルの流れ図、第３図
は第２図の流れ図の変形、第４図は本発明の除算器の基
本サイクルを示す流れ図、第５図は本発明の−実施例を
示すブロック図、第６図は第１図のデコーダー１５のデ
コード規則を示すマトリクス、第７図は本発明の除算器
において商を得る規則を示すマトリクス、第８図は第５
図のデコーダー５５の予測の指示と真の指示との関係を
示すマトリクス、第９図は第５図のデコーダー５５の予
測の指示を補正する補正回路の部分的な一実施例、第１
０図は第５図のセレクター５６の回路構成を示す一実施
例を示している。 第１図ないし第１０図で参照した主な記号の意味は以下
の通りである。１１〜１４，５１〜５４……レジスター
、１５，１６…デコーダー、１６，５６……セレクター
、１７，５７……アダー、１８，５８……シフター。 携１図 鱗ｚ囚 袋フ図 そ３図 易４図 多５図 ＊．５ 図 冴ａ四 努′ｑ 図 匁’０図

Claims (1)

1. 【特許請求の範囲】 １ 除数の±１倍、±２倍、……±ｎ倍（ｎは所定の正
   の整数）をそれぞれ作成、および／または保持する回路
   と、上記±１倍、±２倍、……±ｎ倍の除数もしくは０
   の中から１つの数を選択する選択回路と、該選択回路に
   対して上記選択の指示を行うデコード回路と、上記選択
   された数と被除数または部分剰余とを加算する加算器を
   有し、上記加算器の加算結果を新たな部分剰余とみなし
   て再び上記選択と上記加算を繰り返す方式の除算器であ
   つて、上記繰り返しの任意の１つのサイクルにあつては
   、上記加算器の加算開始と共に上記選択された数の所定
   の高位部分桁と上記被除数または部分剰余の所定の高位
   部分桁との和を上記デコード回路によつて求め、更に上
   記高位部分桁同志の和と上記除数の所定の高位部分桁と
   を上記デコード回路によつてデコードし、該デコード結
   果を示す記号と、上記加算器の上記加算の過程における
   上記高位部分桁同志の和に相当する部分和への桁上がり
   有無を通知する信号とにつて、上記サイクルのすぐ次に
   続くサイクルにおいて使用される上記選択回路への選択
   の指示を組み立てたことを特徴とする除算器。 。