JPH0330170B2 - - Google Patents
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- JPH0330170B2 JPH0330170B2 JP60178097A JP17809785A JPH0330170B2 JP H0330170 B2 JPH0330170 B2 JP H0330170B2 JP 60178097 A JP60178097 A JP 60178097A JP 17809785 A JP17809785 A JP 17809785A JP H0330170 B2 JPH0330170 B2 JP H0330170B2
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- Japan
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- subtraction
- digit
- mantissa
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- 238000012937 correction Methods 0.000 claims description 18
- 238000003672 processing method Methods 0.000 claims 1
- 238000007792 addition Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000011410 subtraction method Methods 0.000 description 1
Description
【発明の詳細な説明】
〔概要〕
通常浮動小数点の加減算を行う場合、２つのオ
ペランドを桁合わせするためにシフトを行うが、
その際、有効桁に保護桁を加えた長さでシフト
し、後に保護桁のデータを用いて丸め処理を行
い、有効桁の精度を保護しているが、保護桁のデ
ータは加算時と減算時とで異なつた処理が必要と
なるため、これを専用のハードウエア機構を用い
て簡単かつ高速に実行できるようにする。
ペランドを桁合わせするためにシフトを行うが、
その際、有効桁に保護桁を加えた長さでシフト
し、後に保護桁のデータを用いて丸め処理を行
い、有効桁の精度を保護しているが、保護桁のデ
ータは加算時と減算時とで異なつた処理が必要と
なるため、これを専用のハードウエア機構を用い
て簡単かつ高速に実行できるようにする。
本発明は、計算機の演算装置に関するものであ
り、特に浮動小数点演算における保護桁の処理方
式に関する。
り、特に浮動小数点演算における保護桁の処理方
式に関する。
浮動小数点形式のデータは、指数部と仮数部と
で構成されており、加減算の場合には、２つのオ
ペランドの指数部が異なつているとき、これを一
致させるために仮数部のシフト補正（桁合わせ）
が必要となる。
で構成されており、加減算の場合には、２つのオ
ペランドの指数部が異なつているとき、これを一
致させるために仮数部のシフト補正（桁合わせ）
が必要となる。
仮数部のシフト補正では、有効桁の２倍の長さ
のレジスタが用意できればよいが、ALU（算術演
算ユニツト）等のハードウエア量が増大するため
に、通常、有効桁長に保護ビツトと呼ばれる３桁
のビツトを付加することで代替している。
のレジスタが用意できればよいが、ALU（算術演
算ユニツト）等のハードウエア量が増大するため
に、通常、有効桁長に保護ビツトと呼ばれる３桁
のビツトを付加することで代替している。
第５図は保護ビツトの説明図である。Ｇ、Ｒ、
Ｓは保護ビツトを構成する３つのビツトを表し、
それぞれＧビツト（Guard bit）、Ｒビツト
（Round bit）、Ｓビツト（Sticky bit）と呼ばれ
る。
Ｓは保護ビツトを構成する３つのビツトを表し、
それぞれＧビツト（Guard bit）、Ｒビツト
（Round bit）、Ｓビツト（Sticky bit）と呼ばれ
る。
仮数を右シフトするとき、LSBからシフト出
力された仮数の下位ビツトは、順次、Ｇ、Ｒ、Ｓ
の各ビツトへシフト入力される。Ｓビツトは以前
の入力ビツトを累積する。すなわちＲビツトより
も下位のビツトに１つでも“１”があれば“１”
となり、マイクロ命令でリセツトされるまで保持
する。またＳビツトは、左シフトの場合シフト動
作から切り離され、Ｒビツトには“０”が入力さ
れる。
力された仮数の下位ビツトは、順次、Ｇ、Ｒ、Ｓ
の各ビツトへシフト入力される。Ｓビツトは以前
の入力ビツトを累積する。すなわちＲビツトより
も下位のビツトに１つでも“１”があれば“１”
となり、マイクロ命令でリセツトされるまで保持
する。またＳビツトは、左シフトの場合シフト動
作から切り離され、Ｒビツトには“０”が入力さ
れる。
浮動小数点の加減算では、有効桁内での精度を
保障するために、演算は有効桁数に上記した保護
ビツトの桁数を加えて行い、演算終了後に保護ビ
ツトの値に基づく一定の論理にしたがつて丸めキ
ヤリ（桁上げ）を生成し、丸めを行つている。
保障するために、演算は有効桁数に上記した保護
ビツトの桁数を加えて行い、演算終了後に保護ビ
ツトの値に基づく一定の論理にしたがつて丸めキ
ヤリ（桁上げ）を生成し、丸めを行つている。
第６図は、加算時の保護ビツトＧ、Ｒ、Ｓの状
態を示す図である。Ａ，Ｂはオペランドで、e1，
e2はＡ，Ｂの指数部、f1，f2はＡ，Ｂの仮数部を
それぞれ表している。
態を示す図である。Ａ，Ｂはオペランドで、e1，
e2はＡ，Ｂの指数部、f1，f2はＡ，Ｂの仮数部を
それぞれ表している。
ここでe1＞e2であるとすれば、オペランドＢの
指数部e2をe1に合わせるために、Ｂの仮数部f2を
（e1−e2）桁だけ右シフトして桁合わせする必要
がある。この結果、オペランドＡの保護ビツト
Ｇ、Ｒ、Ｓは（000）であるが、オペランドＢの
保護ビツトＧ、Ｒ、Ｓはf2のLSBからシフト出力
された下位（e1−e2）ビツトに基づく所定の値を
とる。
指数部e2をe1に合わせるために、Ｂの仮数部f2を
（e1−e2）桁だけ右シフトして桁合わせする必要
がある。この結果、オペランドＡの保護ビツト
Ｇ、Ｒ、Ｓは（000）であるが、オペランドＢの
保護ビツトＧ、Ｒ、Ｓはf2のLSBからシフト出力
された下位（e1−e2）ビツトに基づく所定の値を
とる。
このような加算の場合には、Ａの（Ｇ、Ｒ、Ｓ
＝000）＋Ｂの（Ｇ、Ｒ、Ｓ）となるので、Ｂの
Ｇ、Ｒ、Ｓをそのまま用いて丸めを行うことがで
きる。
＝000）＋Ｂの（Ｇ、Ｒ、Ｓ）となるので、Ｂの
Ｇ、Ｒ、Ｓをそのまま用いて丸めを行うことがで
きる。
これに対して減算の場合には、Ａの（Ｇ、Ｒ、
Ｓ＝000）−Ｂの（Ｇ、Ｒ、Ｓ）の演算が必要とな
り、フオームウエアによりオペランドＢの（Ｇ、
Ｒ、Ｓ）の補正、具体的には（00）−（Ｇ、Ｒ）の
補数化処理、が行われる（Ｓは下位ビツトにおけ
る“１”の有無を示すため補数化しない）。
Ｓ＝000）−Ｂの（Ｇ、Ｒ、Ｓ）の演算が必要とな
り、フオームウエアによりオペランドＢの（Ｇ、
Ｒ、Ｓ）の補正、具体的には（00）−（Ｇ、Ｒ）の
補数化処理、が行われる（Ｓは下位ビツトにおけ
る“１”の有無を示すため補数化しない）。
ところで、このような保護ビツト補正を伴う浮
動小数点加減算方式をとる計算機では、有効桁演
算用のALUと保護ビツト用のフラグレジスタと
を用い、保護ビツトの減算補正は、フアームウエ
アによつて行つているのが普通である。
動小数点加減算方式をとる計算機では、有効桁演
算用のALUと保護ビツト用のフラグレジスタと
を用い、保護ビツトの減算補正は、フアームウエ
アによつて行つているのが普通である。
第７図は、上述した方式の加算および減算の処
理フローであり、オペランドの読み出し、指数演
算、仮数桁合わせを行つた後、加算の場合と減算
の場合とを切り分け、加算の場合には、仮数加
算、丸め、結果格納の順で行われるが、減算の場
合には、仮数減算と保護ビツト補正を別々に行
い、その後で丸め、結果格納が行われることを示
している。
理フローであり、オペランドの読み出し、指数演
算、仮数桁合わせを行つた後、加算の場合と減算
の場合とを切り分け、加算の場合には、仮数加
算、丸め、結果格納の順で行われるが、減算の場
合には、仮数減算と保護ビツト補正を別々に行
い、その後で丸め、結果格納が行われることを示
している。
従来の保護ビツトを使用する浮動小数点方式の
加算および減算処理では、減算の場合に保護ビツ
トの補正をフアームウエアで行うため、加算にく
らべて演算時間が長くなり、制御も複雑になると
いう問題があつた。
加算および減算処理では、減算の場合に保護ビツ
トの補正をフアームウエアで行うため、加算にく
らべて演算時間が長くなり、制御も複雑になると
いう問題があつた。
本発明は、仮数分の語長しか持たないALUを
用い、加減算実行時の保護ビツトの補正演算を、
フアームウエア処理によらずに、ALUとは別に
専用のハードウエア機構を設けて行うことによ
り、処理の高速化を図るものである。
用い、加減算実行時の保護ビツトの補正演算を、
フアームウエア処理によらずに、ALUとは別に
専用のハードウエア機構を設けて行うことによ
り、処理の高速化を図るものである。
第１図は本発明の原理的構成を示す図である。
図において、
１および２は入力オペランドを保持するオペラ
ンドレジスタ、 ３はオペランドレジスタ１，２の入力オペラン
ドについて加減算等の算術演算を行うALU（算術
演算ユニツト）、 ４はオペランドレジスタ１および２の一方を選
択するセレクタ、 ５はＧ、Ｒ、Ｓの保護ビツトを保持する保護桁
レジスタ、 ６は保護ビツトの減算補正と丸めのキヤリ生成
を行う丸めキヤリ論理回路である。
ンドレジスタ、 ３はオペランドレジスタ１，２の入力オペラン
ドについて加減算等の算術演算を行うALU（算術
演算ユニツト）、 ４はオペランドレジスタ１および２の一方を選
択するセレクタ、 ５はＧ、Ｒ、Ｓの保護ビツトを保持する保護桁
レジスタ、 ６は保護ビツトの減算補正と丸めのキヤリ生成
を行う丸めキヤリ論理回路である。
オペランドレジスタ１，２には、加算あるいは
減算すべき２つのオペランドの仮数が設定され
る。
減算すべき２つのオペランドの仮数が設定され
る。
桁合わせのため、２つのオペランドの指数比較
を用い、たとえばオペランドレジスタ２の仮数を
右シフトすることが決定されると、セレクタ４は
下側の入力を選択するように制御される。
を用い、たとえばオペランドレジスタ２の仮数を
右シフトすることが決定されると、セレクタ４は
下側の入力を選択するように制御される。
オペランドレジスタ２の最下位桁（LSB）か
らシフト出力された仮数の下位ビツトは、不護桁
レジスタ５へＧビツト側からシフト入力される。
らシフト出力された仮数の下位ビツトは、不護桁
レジスタ５へＧビツト側からシフト入力される。
丸めキヤリ論理回路６は、保護桁レジスタ５の
Ｇ、Ｒ、Ｓビツトについて、加算実行時に（00）
＋（Ｇ、Ｒ）、そして減算実行時に（00）−（Ｇ、
Ｒ）の補正を行い、その結果に基づいて丸めキヤ
リを生成し、ALUに印加する。
Ｇ、Ｒ、Ｓビツトについて、加算実行時に（00）
＋（Ｇ、Ｒ）、そして減算実行時に（00）−（Ｇ、
Ｒ）の補正を行い、その結果に基づいて丸めキヤ
リを生成し、ALUに印加する。
第２図は、本発明方式による加減算の処理フロ
ーである。図示のように、オペランド読み出し、
指数演算、仮数桁合わせを順次行つた後、加算の
場合には仮数加算、丸め、結果格納を行い、減算
の場合には仮数減算、丸め、結果格納を行う。
ーである。図示のように、オペランド読み出し、
指数演算、仮数桁合わせを順次行つた後、加算の
場合には仮数加算、丸め、結果格納を行い、減算
の場合には仮数減算、丸め、結果格納を行う。
このように、減算の場合の保護ビツトの補正は
ハードウエアで実行されるため、従来フアームウ
エアで行つていた保護ビツト処理に要していた時
間が短縮され、加算と減算の丸め処理がほぼ同等
の時間で実行可能となる。
ハードウエアで実行されるため、従来フアームウ
エアで行つていた保護ビツト処理に要していた時
間が短縮され、加算と減算の丸め処理がほぼ同等
の時間で実行可能となる。
第３図は本発明の第１実施例の構成図である。
図において、１および２はオペランドレジス
タ、３はALU、４はセレクタ、５は保護桁レジ
スタ、６は丸めキヤリ論理回路、７は保護ビツト
補正回路、８は丸めキヤリ生成回路、９はセレク
タ、１０は内部バスを表している。またCNTL
−１ないしCNTL−４はマイクロ命令に基づい
て与えられる制御信号である。
タ、３はALU、４はセレクタ、５は保護桁レジ
スタ、６は丸めキヤリ論理回路、７は保護ビツト
補正回路、８は丸めキヤリ生成回路、９はセレク
タ、１０は内部バスを表している。またCNTL
−１ないしCNTL−４はマイクロ命令に基づい
て与えられる制御信号である。
CNTL−１は、オペランドレジスタ１とオペ
ランドレジスタ２に格納されているオペランドの
指数部を比較してその大小判定を行つたマイクロ
指令により与えられる。たとえば、常に小さい方
のオペランドをもつオペランドレジスタを選択す
るすうに制御される。
ランドレジスタ２に格納されているオペランドの
指数部を比較してその大小判定を行つたマイクロ
指令により与えられる。たとえば、常に小さい方
のオペランドをもつオペランドレジスタを選択す
るすうに制御される。
CNTL−２は、保護桁レジスタ２への書き込
みを制御するために与えられる。たとえば、オペ
ランドレジスタ１あるいは２からシフト出力され
た仮数の下位ビツトをシフト入力する場合、ある
いは保護桁レジスタ２から読み出した保護ビツト
Ｇ、Ｒ、Ｓを丸めキヤリ論理回路６の保護ビツト
補正回路７で補正した結果を保護桁レジスタ２へ
再書き込みする場合などのときに与えられる。
みを制御するために与えられる。たとえば、オペ
ランドレジスタ１あるいは２からシフト出力され
た仮数の下位ビツトをシフト入力する場合、ある
いは保護桁レジスタ２から読み出した保護ビツト
Ｇ、Ｒ、Ｓを丸めキヤリ論理回路６の保護ビツト
補正回路７で補正した結果を保護桁レジスタ２へ
再書き込みする場合などのときに与えられる。
CNTL−３は、丸めキヤリ論理回路６内の保
護ビツト補正回路７と丸めキヤリ生成回路７とを
逐次的に機能化するために与えられる。
護ビツト補正回路７と丸めキヤリ生成回路７とを
逐次的に機能化するために与えられる。
CNTL−４は、セレクタ９において、ALU３
のキヤリ入力Cinとして丸めキヤリ生成回路７で
生成した丸めキヤリRcを選択するか、下位デー
タからのキヤリＣを選択するか固定値“０”ある
いは“１”を選択するかを指示するために与えら
れる。
のキヤリ入力Cinとして丸めキヤリ生成回路７で
生成した丸めキヤリRcを選択するか、下位デー
タからのキヤリＣを選択するか固定値“０”ある
いは“１”を選択するかを指示するために与えら
れる。
これらの制御信号CNTL−１ないしCNTL−
４の制御のもとに、オペランドレジスタの一方か
らシフト出力された仮数の下位ビツトに基づき生
成された保護ビツトＧ、Ｒ、Ｓは、まず保護桁レ
ジスタ５から保護ビツト補正回路７へ読み出さ
れ、減算のときにのみ補正されて、保護桁レジス
タ５へ書き戻される。
４の制御のもとに、オペランドレジスタの一方か
らシフト出力された仮数の下位ビツトに基づき生
成された保護ビツトＧ、Ｒ、Ｓは、まず保護桁レ
ジスタ５から保護ビツト補正回路７へ読み出さ
れ、減算のときにのみ補正されて、保護桁レジス
タ５へ書き戻される。
次に、補正済みの保護ビツトＧ、Ｒ、Ｓは、保
護桁レジスタ５から丸めキヤリ生成回路８へ読み
出され、丸めキヤリRcを生成するために使用さ
れる。
護桁レジスタ５から丸めキヤリ生成回路８へ読み
出され、丸めキヤリRcを生成するために使用さ
れる。
生成された丸めキヤリRcは、ALU３の演算タ
イミングに合わせてCinへ入力され、丸められた
演算結果は、内部バス１０へ出力される。
イミングに合わせてCinへ入力され、丸められた
演算結果は、内部バス１０へ出力される。
第４図に、保護ビツト補正回路７の論理テーブ
ルを示す。演算が加算（add）か減算（sub）か、
および保持指定か更新指定かに応じて、図示のよ
うなGRSの変換を行う。
ルを示す。演算が加算（add）か減算（sub）か、
および保持指定か更新指定かに応じて、図示のよ
うなGRSの変換を行う。
本発明によれば、保護ビツト補正をハードウエ
アで行うので、減算操作特有の保護ビツト補正の
ステツプを省略できるため、フアームウエアの演
算ステツプの削減と実行時間の短縮が図れる。
アで行うので、減算操作特有の保護ビツト補正の
ステツプを省略できるため、フアームウエアの演
算ステツプの削減と実行時間の短縮が図れる。
第１図は本発明の原理的構成を示す図、第２図
は本発明方式による加減算実行時の処理フロー、
第３図は本発明の１実施例の構成図、第４図は第
３図の実施例における保護ビツト補正回路の論理
テーブルを示す説明図、第５図は保護ビツトの構
成を示す説明図、第６図は加算時の保護ビツトの
状態を示す説明図、第７図は従来方式による加減
算実行時の処理フローである。 第１図において、１および２：オペランドレジ
スタ、３：ALU、４：セレクタ、５：保護桁レ
ジスタ、６：丸めキヤリ論理回路。
は本発明方式による加減算実行時の処理フロー、
第３図は本発明の１実施例の構成図、第４図は第
３図の実施例における保護ビツト補正回路の論理
テーブルを示す説明図、第５図は保護ビツトの構
成を示す説明図、第６図は加算時の保護ビツトの
状態を示す説明図、第７図は従来方式による加減
算実行時の処理フローである。 第１図において、１および２：オペランドレジ
スタ、３：ALU、４：セレクタ、５：保護桁レ
ジスタ、６：丸めキヤリ論理回路。
Claims (1)
- 【特許請求の範囲】 １ 算術演算ユニツト３と、保護桁レジスタ５と
を用いて浮動小数点演算を実行する計算機におい
て、 保護桁レジスタ５に設定されている保護ビツト
の減算補正を行う機能を有する専用の丸めキヤリ
論理回路６を備え、 浮動小数点減算の実行時に、仮数桁合わせの
後、仮数部減算操作を行うと同時に上記丸めキヤ
リ論理回路６により、保護桁レジスタ５に設定さ
れた保護ビツトの減算補正をし、丸めキヤリを生
成することを特徴とする浮動小数点演算における
保護桁処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178097A JPS6238937A (ja) | 1985-08-13 | 1985-08-13 | 浮動小数点演算における保護桁処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178097A JPS6238937A (ja) | 1985-08-13 | 1985-08-13 | 浮動小数点演算における保護桁処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238937A JPS6238937A (ja) | 1987-02-19 |
| JPH0330170B2 true JPH0330170B2 (ja) | 1991-04-26 |
Family
ID=16042588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178097A Granted JPS6238937A (ja) | 1985-08-13 | 1985-08-13 | 浮動小数点演算における保護桁処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238937A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298435A (ja) * | 1987-05-28 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
| JP2537876B2 (ja) * | 1987-06-11 | 1996-09-25 | 松下電器産業株式会社 | 丸め処理回路 |
| US8909690B2 (en) | 2011-12-13 | 2014-12-09 | International Business Machines Corporation | Performing arithmetic operations using both large and small floating point values |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129946A (en) * | 1980-02-13 | 1981-10-12 | Intel Corp | Method for computing numerical value and numerical data processor |
| JPS58225436A (ja) * | 1982-06-25 | 1983-12-27 | Panafacom Ltd | まるめ処理制御方式 |
-
1985
- 1985-08-13 JP JP60178097A patent/JPS6238937A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129946A (en) * | 1980-02-13 | 1981-10-12 | Intel Corp | Method for computing numerical value and numerical data processor |
| JPS58225436A (ja) * | 1982-06-25 | 1983-12-27 | Panafacom Ltd | まるめ処理制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6238937A (ja) | 1987-02-19 |
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