SU567172A1 - Устройство дл вычитани чисел с плавающей зап той - Google Patents
Устройство дл вычитани чисел с плавающей зап тойInfo
- Publication number
- SU567172A1 SU567172A1 SU7502176705A SU2176705A SU567172A1 SU 567172 A1 SU567172 A1 SU 567172A1 SU 7502176705 A SU7502176705 A SU 7502176705A SU 2176705 A SU2176705 A SU 2176705A SU 567172 A1 SU567172 A1 SU 567172A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- order
- adder
- mantissa
- term
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к области вычислительной техники и может быть использовано при проектировании арифметических устройств ЭВМ.
В большинстве современных ЭВЛ1 выполн ютс арифметические операции над числами с плавающей зап той.
Известны арифметические устройства, в которых дл повышени точности при обработке чисел с плаваюш,ей зап той, выталкиваемой при выравнивании меньшего операнда, разр д запоминаетс на специальном дополнительном триггере и после суммировани (вычитани ) мантисс на вход переноса младшего разр да подаетс та цифра, котора сохранитс в этом дополнительном триггере 1.
В других арифметических устройствах операци сложени (вычитани ) мантисс производитс на сумматоре, количество разр дов которого на единицу больше, чем количество разр дов результата. Процесс округлени заключаетс в прибавлении единицы к предварительному результату с последующим исключением этого дополнительного разр да из результата 2.
Прототипом изобретени вл етс сумматор , содержащий регистры пор дков и мантисс первого и второго слагаемого, сумматоры пор дков и мантисс, причем выходы регистров мантисс подключены ко входам сумматора мантисс, выходы регистров пор дков подключены ко входам сумматора пор дков, а выходы сумматора мантисс подключены ко входам регистра мантиссы второго слагаемого , выходы сумматора пор дков подключены ко входам регистра пор дка второго слагаемого 3.
Недостаток известных устройств заключаетс в том, что регистры и сумматор мантисс расширены на величину дополнительной цифры.
Целью изобретени вл етс устранение этого недостатка, т. е. уменьшение количества оборудовани .
15
Дл достин ени этой цели в устройство введен регистр предварительного пор дка, ко входам которого подключены выходы регистров пор дков, а выходы его соединены со входами регистра пор дка второго слагаемого, выходы старших разр дов регистров мантисс первого и второго слагаемого и сумматора мантисс соединены соответственно со входами младших разр дов регистров пор дков первого и второго слагаемого и сумматора пор дков , а выходы младших разр дов регистров пор дков первого и второго слагаемого соединены соответственно со входами старших разр дов регистров мантисс первого и второго слагаемого.
Блок-схема устройства изображена на чертеже .
Она содержит регистр 1 пор дка первого слагаемого, регистр 2 пор дка второго слагаемого , сумматор 3 пор дков, регистр 4 мантиссы первого слагаемого, регистр 5 мантиссы второго слагаемого, сумматор 6 мантисс, регистр 7 предварительного пор дка.
Выходы регистров пор дков 1 и 2 соединены со входами сумматора 3 пор дков и с регистром 7 предварительного пор дка, выходы которых соединены с регистром 2 пор дка второго слагаемого. Выходы регистров мантисс 4 и 5 соединены со входами сумматора 6 мантисс, выход которого соединен со входом регистра 5 мантиссы второго слагаемого. Выходы старшего разр да каждого из регистров мантисс 4 и 5 соединены соответственно с входами .младших разр дов регистров пор дков
1и 2, а выходы младших разр дов регистров пор дков 1 и 2 соединены соответственно с входами старших разр дов регистров мантисс 4 и 5. Выход старшего разр да сумматора 6 мантисс соединен с младшим разр дом сумматора 3 пор дков.
Регистр 7 предварительного пор дка - трехразр дный регистр, предназначенный дл временного хранени предварительного пор дка (это может быть, например, регистр пам ти ).
Устройство работает следуюш,им образом.
Вначале определ етс разность пор дков. Дл этого дополнение пор дка второго слагаемого записываетс в регистр 2 и суммируетс на сумматоре 3 пор дков с пор дком первого слагаемого, т. е. определ етс разность пор дков.
По знаку разности, определ емому наличием или отсутствием переноса из старшего разр да сумматора пор дков 3, определ етс больший пор док.
При равенстве пор дков (П1 П2) дешифратор нул сумматора 3 пор дков формирует управл ющий сигнал дл суммировани мантисс . Если , то производитс нормализаци первого слагаемого; мантисса сдвигаетс влево на регистре 4 до тех пор, пока либо П не станет равным Пг, либо старша цифра в регистре 4 станет ненулевой. При каждом сдвиге содержимое регистра 1 уменьшаетс на -1 и полученное значение суммируетс с содержимым регистра 2, т. е. определ етс П}-Пз. Этот процесс длитс до тех пор, пока П не станет равным Ylz.
Если в результате нормализации П равен Пг, то производитс суммирование мантисс. Если после нормализации пор дки не сравнились , т. е. , то второе слагаемое масштабируетс : мантисса сдвигаетс вправо, а пор док корректируетс иа величину сдвинутых цифр. Так как в регистре 2 записано дополнение Пг, то при сдвиге вправо мантиссы второго слагаемого из содержимого регистра
2вычитаетс «1. После каждого вычитани производитс сравнение пор дков, содержимое регистра 1 суммируетс с содержимым регистра 2. Сдвиг мантиссы вправо производитс до тех пор, пока либо 111 не станет равным П2, либо мантисса не станет равной нулю.
Рассмотрим сдвиг вправо мантиссы второго слагаемого. После нормализации мантиссы первого слагаемого при первый сдвиг вправо мантиссы второго слагаемого не производитс , но пор док в регистре 2 корректируетс на «-1. Пусть после этой коррекции П: равен Па. Тогда следуюш,им шагом будет суммирование мантисс. Однако, та как сдвиг мантиссы второго слагаемого не производилс , то в одноименных разр дах регистров 4 и 5 будут находитьс цифры мантисс с разными весами, а именно: в регистре 4 вес каждой цифры на единицу больше, чем вес соответствуюш ,ей цифры в регистре 5. Дл совмеш ,ени цифр мантисс первого и второго слагаемых содержимое регистра 4 сдвигаетс влево на одну цифру. При этом предварительный пор док с регистра 1 переписываетс в регистр 7 предварительного пор дка, а в регистр 1 переписываетс сдвигаема влево старша цифра регистра 4. В регистр 2 записываютс нули, так как старша цифра мантиссы второго слагаемого в рассматриваемом случае должна равн тьс нулю. Обнуление
регистра 2 осуществл етс записью содержимого сумматора 3 пор дков при П1 П2, т. е. когда 0.
В результате произведенных действий каждый из регистров 4 и 5 расширилс на одну
цифру за счет регистров 1 и 2 пор дков, а сумматор 6 мантисс расширилс за счет сумматора 3 пор дков. При этом младша цифра не выталкивалась из регистра 5, а сохранилась в его младших разр дах.
Дальнейшее суммирование мантисс производитс на сумматорах пор дков и мантисс одновременно: на сумматоре 3 пор дков обрабатываютс старшие (14-е) цифры мантисс, а на сумматоре 6 мантисс остальные 13 цифр,
включа одну дополнительную цифру. Если имеетс перенос из старшего разр да цепи переноса сумматора 6, то он добавл етс к суммируемым на сумматоре 3 старшим цифрам . При вычитании формируетс дополнительный код от 14 цифр второго слагаемого, старша цифра в регистре 2, исходно равна нулю, принимает инверсное значение «III (7). После суммировани старша цифра записываетс в регистр 2, а остальные цифры -
в регистр 5. Если старша цифра мантиссы результата не равна нулю (сигнал с сумматора пор дков аналогичный П1 П2), т. е. мантисса нормализована, то производитс сдвиг ее вправо. При этом старша цифра с
регистра 2 переписываетс в старшую цифру регистра 5, а в регистр 2 с регистра 7 записываетс предварительный пор док; младша цифра регистра 5 выталкиваетс . Если старша цифра в регистре 2 равна
нулю, а старша цифра, в регистре 5 не ранна нулю, т. е. мантисса денормализована на одну цифру, то содержимое регистра 5 не мен етс , а нредварительный пор док с регистра 7 нереписываетс в регистр 2 и корректируетс на «-1. Если мантисса денормализована более, чем на одну цифру, то производитс сдвиг влево мантиссы, пока старша цьфра регистра 5 станет ненулевой, а предварительный пор док в регистре 2 корректируетс при каждом сдвиге на «-1. Очевидно , что число сдвигов наединицу меньше числа вычитаний единицы.
Процесс округлени осушествл етс следующим образом.
Пусть известно, что внутренним действием вл етс вычитание. Дл этого мантисса второго слагаемого преобразуетс в дополнительный код. Однако выравнивание производитс до преобразовани в дополнительный код второго слагаемого. Поэтому в отличие от прототипа округление производитс , если выталкиваема цифра, исходно записанна в пр мом коде, меньше 4. Анализ вы галкиваемой цифры производитс в момент нахождени ее в младших трех разр дах регистра 5. Если ее величина меньше 4, специальный триггер округлени ставитс в «1. При выталкивании двух и более цифр всегда старша из этих цифр сохран етс в регистре 5, а от следуюш ,ей младшей цифры остаетс признак 4 на триггере округлени .
Предлагаемое устройство прош,е прототипа, так как в нем вместо двухразр дного регистра хранени дополнительных цифр используетс одноразр дный регистр предварительного пор дка и отсутствует схема преобразовани дополнительных цифр.
Claims (3)
1.Карцев М. А. Арифметика цифровых машин , М., «Наука, 1969, с. 327-328.
2.Папернов А. А. Логические основы ЦВТ, М., «Советское радио, 1972.
3.Патент США № 3244864, кл. 235-168, 1966.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU7502176705A SU567172A1 (ru) | 1975-09-30 | 1975-09-30 | Устройство дл вычитани чисел с плавающей зап той |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU7502176705A SU567172A1 (ru) | 1975-09-30 | 1975-09-30 | Устройство дл вычитани чисел с плавающей зап той |
Publications (1)
Publication Number | Publication Date |
---|---|
SU567172A1 true SU567172A1 (ru) | 1977-07-30 |
Family
ID=20633147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU7502176705A SU567172A1 (ru) | 1975-09-30 | 1975-09-30 | Устройство дл вычитани чисел с плавающей зап той |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU567172A1 (ru) |
-
1975
- 1975-09-30 SU SU7502176705A patent/SU567172A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4969118A (en) | Floating point unit for calculating A=XY+Z having simultaneous multiply and add | |
EP0472148B1 (en) | Method and apparatus for computing floating point data | |
US6360241B1 (en) | Computer method and apparatus for division and square root operations using signed digit | |
JP2662196B2 (ja) | 演算結果正規化方法及び装置 | |
EP3374853A1 (en) | Multiplication of first and second operands using redundant representation | |
US20030005016A1 (en) | Double precision floating point multiplier having a 32-bit booth-encoded array multiplier | |
US5452241A (en) | System for optimizing argument reduction | |
US5671170A (en) | Method and apparatus for correctly rounding results of division and square root computations | |
US4748582A (en) | Parallel multiplier array with foreshortened sign extension | |
US4366548A (en) | Adder for exponent arithmetic | |
US5659495A (en) | Numeric processor including a multiply-add circuit for computing a succession of product sums using redundant values without conversion to nonredundant format | |
EP0271255A2 (en) | High-speed binary and decimal arithmetic logic unit | |
US5258944A (en) | High performance mantissa divider | |
US20170139676A1 (en) | Lane position information for processing of vector | |
US4758974A (en) | Most significant digit location | |
US9720646B2 (en) | Redundant representation of numeric value using overlap bits | |
US5253195A (en) | High speed multiplier | |
US11294627B2 (en) | Floating point dot-product operator with correct rounding | |
US5132925A (en) | Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction | |
US5548545A (en) | Floating point exception prediction for compound operations and variable precision using an intermediate exponent bus | |
US4495593A (en) | Multiple bit encoding technique for combinational multipliers | |
US5247471A (en) | Radix aligner for floating point addition and subtraction | |
US8019805B1 (en) | Apparatus and method for multiple pass extended precision floating point multiplication | |
US5278782A (en) | Square root operation device | |
US7752250B2 (en) | Rounding floating point division results |