JPS58225436A - まるめ処理制御方式 - Google Patents
まるめ処理制御方式Info
- Publication number
- JPS58225436A JPS58225436A JP57109492A JP10949282A JPS58225436A JP S58225436 A JPS58225436 A JP S58225436A JP 57109492 A JP57109492 A JP 57109492A JP 10949282 A JP10949282 A JP 10949282A JP S58225436 A JPS58225436 A JP S58225436A
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- JP
- Japan
- Prior art keywords
- register
- carry
- rounding
- operand
- registers
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４）発明の技術分野
本発明は、まるめ処理制御方式、特に倍精度のオペラン
ド・データについてのまるめ処理に当って、オペランド
・データの下位部分から上位部分への上記まるめ処理に
伴なう桁上げをキャリ・インを利用するよう構成し、一
般の加算処理と実質的に同じ処理としてＬＦ３４品種の
多様化を防ぎ。
ド・データについてのまるめ処理に当って、オペランド
・データの下位部分から上位部分への上記まるめ処理に
伴なう桁上げをキャリ・インを利用するよう構成し、一
般の加算処理と実質的に同じ処理としてＬＦ３４品種の
多様化を防ぎ。
またオペランドの読出しを１ボートにて行う場合ではま
るめ処理を高速化できるようにしたまるめ処理制御方式
に関するものである。
るめ処理を高速化できるようにしたまるめ処理制御方式
に関するものである。
０３） 技術の背景と問題点
従来から、いわゆるまるめ処理に当っては、第１図に示
す如き構成が用いられ、る。即ち第１図において、１は
＃Ａレジスタ、２は＃Ｂレジスタ。
す如き構成が用いられ、る。即ち第１図において、１は
＃Ａレジスタ、２は＃Ｂレジスタ。
３は比較器、４は加算器、５はキャリ・ルック・アヘッ
ド回路、６は結果し、ジスタ、７は選択回路を表わして
いる。
ド回路、６は結果し、ジスタ、７は選択回路を表わして
いる。
そして、一般加算処理について先に簡単に述べておくと
、第２図図示の如く処理される。即、第１オペランドＯ
ＰＩ と第２オペランドＯＰ２ とが夫々レジスタ１
と２とにセットされる。そしてサイクル■において桁あ
わせが行われた上で、サイクル■にて、＃Ａレジスタ１
の内容ＯＰ１と＃Ｂレジスタ２の内容ＯＰ２とが加算さ
れ、サイクル■において結果レジスタ６上に。
、第２図図示の如く処理される。即、第１オペランドＯ
ＰＩ と第２オペランドＯＰ２ とが夫々レジスタ１
と２とにセットされる。そしてサイクル■において桁あ
わせが行われた上で、サイクル■にて、＃Ａレジスタ１
の内容ＯＰ１と＃Ｂレジスタ２の内容ＯＰ２とが加算さ
れ、サイクル■において結果レジスタ６上に。
（ＯＰＩ）＋（ＯＦ２）
の結果がセットされる。
一般加算処理は上述の如く行われるが、まるめ処理は次
の如く行われる。即ち、オペランドＯＰ２についてまる
め処理を行うに当って、オペランドＯＰ２の上位部分が
＃Ａレジスタ１にセットされる一方オペランドＯＰ２の
下位部分の上位ビットが比較器３に導びかれ、まるめ要
素と比較されてまるめ処理を必要とする場合、＃Ｂレジ
スタ２の下位ビットにセットされる。そして、＃Ａレジ
スタ１の内容と＃Ｂレジスタ２の内容とが加算される。
の如く行われる。即ち、オペランドＯＰ２についてまる
め処理を行うに当って、オペランドＯＰ２の上位部分が
＃Ａレジスタ１にセットされる一方オペランドＯＰ２の
下位部分の上位ビットが比較器３に導びかれ、まるめ要
素と比較されてまるめ処理を必要とする場合、＃Ｂレジ
スタ２の下位ビットにセットされる。そして、＃Ａレジ
スタ１の内容と＃Ｂレジスタ２の内容とが加算される。
まるめ処理は上述の如く行われるが、上記加算処理と対
比すると判る如く、まるめ処理時には＃Ｂレジスタ２の
下位ビットにセットするに当って比較器３を経由するル
ートを通ることが必要となる。換言すると、オペランド
・レジスタの一部にまるめ処理専用のハードウェアをも
つ必要があシ。
比すると判る如く、まるめ処理時には＃Ｂレジスタ２の
下位ビットにセットするに当って比較器３を経由するル
ートを通ることが必要となる。換言すると、オペランド
・レジスタの一部にまるめ処理専用のハードウェアをも
つ必要があシ。
このような特殊な形でのハードウェアの付加は最近のハ
ードウェアＬＳ（化の流れと相反した一面をもち、開発
を必要とするＬＳ（品種を増大させる傾向をもつ。
ードウェアＬＳ（化の流れと相反した一面をもち、開発
を必要とするＬＳ（品種を増大させる傾向をもつ。
（Ｏ発明の目的と構成
本発明は、上記の点を解決することを目的としてお、Ｄ
、ＬＳ（品種の増大を防ぎ、またオペランドの読出しが
１ボートを用いて行う場合にはまるめ処理の高速化を図
シ得るようにすることを目的としている。そしてそのた
め１本発明のまるめ処理制御方式は、第１のレジスタ、
と第２のレジスタとをそなえると共に上記両レジスタの
内容を加算する加算器を用いて９倍精度オペランド・デ
ータを上記レジスタの１つに読出し１てまるめ処理を行
うまるめ処理制御方式において、上記レジスタの 。
、ＬＳ（品種の増大を防ぎ、またオペランドの読出しが
１ボートを用いて行う場合にはまるめ処理の高速化を図
シ得るようにすることを目的としている。そしてそのた
め１本発明のまるめ処理制御方式は、第１のレジスタ、
と第２のレジスタとをそなえると共に上記両レジスタの
内容を加算する加算器を用いて９倍精度オペランド・デ
ータを上記レジスタの１つに読出し１てまるめ処理を行
うまるめ処理制御方式において、上記レジスタの 。
ｊ
他方をリセット状態におくと共に上記オペランド・デー
タを上記レジスタの１つに読出すよう制御せしめ、当該
オペランド・データの下位部分からの上位部分へのまる
め処理に対応した桁上がシを生じる場合に、当該桁上が
９をキャリ・ルック・アヘッド回路に供給するよう構成
し、該キャリ・ルック・アヘッド回路からの出力と上記
レジスタの内容とにもとづいて上記加算器が加算処理を
実行するようにしたことを特徴としている。以下図面を
参照しつつ説明する。
タを上記レジスタの１つに読出すよう制御せしめ、当該
オペランド・データの下位部分からの上位部分へのまる
め処理に対応した桁上がシを生じる場合に、当該桁上が
９をキャリ・ルック・アヘッド回路に供給するよう構成
し、該キャリ・ルック・アヘッド回路からの出力と上記
レジスタの内容とにもとづいて上記加算器が加算処理を
実行するようにしたことを特徴としている。以下図面を
参照しつつ説明する。
（６）発明の実施例
第３図はオペランドの読出しが２ボートにて行われる場
合の本発明の一実施例を示し、第４図はその場合のまる
め処理の一実施例タイムチャートを示している。また第
５図はオペランドの読出しが１ボートにて行われる場合
の本発明の一実施例を示し、第６図は第１図図示と類似
する構成をもつ１ボート読出し構成の回路にて従来行っ
ていたまるめ処理タイムチャート、第７図は第５図図示
の構成によって行われるまるめ処理の一実施例タイみチ
ャートを示す。
合の本発明の一実施例を示し、第４図はその場合のまる
め処理の一実施例タイムチャートを示している。また第
５図はオペランドの読出しが１ボートにて行われる場合
の本発明の一実施例を示し、第６図は第１図図示と類似
する構成をもつ１ボート読出し構成の回路にて従来行っ
ていたまるめ処理タイムチャート、第７図は第５図図示
の構成によって行われるまるめ処理の一実施例タイみチ
ャートを示す。
第３図において、符号１．２．３．４．５．６は第１図
に対応し、８はまるめ処理用キャリ・レジスタ。
に対応し、８はまるめ処理用キャリ・レジスタ。
９はオア回路を表わしている。々お、まるめ処理用キャ
リ・レジスタ８は必らずしももうけられることを必要と
せず省略可能である。
リ・レジスタ８は必らずしももうけられることを必要と
せず省略可能である。
第４図図示タイム・チャートを参照すると明瞭である如
く、まるめ処理は次のように行われる。
く、まるめ処理は次のように行われる。
（１） ＃Ａレジスタ１の内容をリセットする（値「
０」にする）と共に、オペランドＯＰ２の上位部分がリ
ードされる。
０」にする）と共に、オペランドＯＰ２の上位部分がリ
ードされる。
（２） オペランドＯＰ２の上位部分は、＃Ｂレジス
タ２にセットされると共にオペランドＯＰ２の下位部分
がリードされる。このとき、レジスタ１と２との内容に
もとづいて、公知のようにグループ・キャリ・ジェネレ
ートＧＧおよび／またはグループ・キャリ・トランスフ
ァＧＴが生成される。
タ２にセットされると共にオペランドＯＰ２の下位部分
がリードされる。このとき、レジスタ１と２との内容に
もとづいて、公知のようにグループ・キャリ・ジェネレ
ートＧＧおよび／またはグループ・キャリ・トランスフ
ァＧＴが生成される。
（３）そして、■サイクルにおいて、比較器３からの出
力と上記ＧＧ／ＧＴとがオア論理をとられて、キャリ・
ルック・アヘッド回路５に入力サレ、該キャリ・ルック
・アヘッド回路５からの出力としてキャリ・イン信号Ｃ
４Ｎが与えられ、加算される。
力と上記ＧＧ／ＧＴとがオア論理をとられて、キャリ・
ルック・アヘッド回路５に入力サレ、該キャリ・ルック
・アヘッド回路５からの出力としてキャリ・イン信号Ｃ
４Ｎが与えられ、加算される。
（４）そして、Ｉ！プサイルにおいて、結果がレジスタ
６にセットされる。
６にセットされる。
このように形でまるめ処理が行われ、まるめ処理のため
に、オペランド・レジスタ部に特殊な形で付加回路が付
加される必要がなく、オペランド・レジスタ部や加算器
部については既存のものをそのまま使用することが可能
となる。
に、オペランド・レジスタ部に特殊な形で付加回路が付
加される必要がなく、オペランド・レジスタ部や加算器
部については既存のものをそのまま使用することが可能
となる。
第５図はオペランドの読出しが１ボートにて行われる場
合の本発明の一実施例を示している。図中の符号１ない
し６．および９は第３図に対応し。
合の本発明の一実施例を示している。図中の符号１ない
し６．および９は第３図に対応し。
１０は記憶装置を表わしている。図示の場合には。
第３図図示の場合とくらべると、＃Ａレジスタ１へのセ
ットと＃ＢレジスタＢへのセットとが時間的にシリャル
に行なわなければならない点において実質的に異なって
いるだけである。
ットと＃ＢレジスタＢへのセットとが時間的にシリャル
に行なわなければならない点において実質的に異なって
いるだけである。
しかし、第５図図示の如くオペランドの読出しが１ボー
トにて行われる場合も、従来においては。
トにて行われる場合も、従来においては。
第１図図示の如く＃Ｂレジスタの下位ビットに比較器３
からの出力をセットする方式がとられる３ことから、第
６図図示の如きタイムチャートにしたがった制御が行わ
れる。
からの出力をセットする方式がとられる３ことから、第
６図図示の如きタイムチャートにしたがった制御が行わ
れる。
これに対して、第５図図示の構成を用いると。
第７図にその一実施例タイムチャートを示す如く。
第６図図示にくらべて１サイクル分を短縮することが可
能となる。これは、第３図図示のまるめ処理用キャリ・
レジスタ８を削除してオペランドＯＰ２の下位部分をリ
ードして、いわば将棋倒しにキャリ・イン信号を得て加
算することも可能となるからである。
能となる。これは、第３図図示のまるめ処理用キャリ・
レジスタ８を削除してオペランドＯＰ２の下位部分をリ
ードして、いわば将棋倒しにキャリ・イン信号を得て加
算することも可能となるからである。
■ 発明の詳細
な説明した如く９本発明によれば、まるめ処理において
生じる加算を、キヤ、す・ルック・アヘッド回路からの
キャリ・イン信号に含ませるようにしておシ、オペラン
ド・レジスタに対して特殊な形でハードウェアが付加さ
れることがなく、まｉするめ処理を高速化することが可
能となる０
生じる加算を、キヤ、す・ルック・アヘッド回路からの
キャリ・イン信号に含ませるようにしておシ、オペラン
ド・レジスタに対して特殊な形でハードウェアが付加さ
れることがなく、まｉするめ処理を高速化することが可
能となる０
第１図および第２図は従来の構成と加算処理の処理態様
とを示す。第３図はオペランドの読出しが２ボートにて
行われる場合の本発明の一実施例を示し、第４図はその
場合のまるめ処理の一実施例タイムチャートを示し、第
５図はオペランドの読出しが１ボートにて行われる場合
の本発明の一実施例を示し、第６図は第１図図示と類似
する構成をもつ１ボート読出し構成の回路にて従来行っ
ていたまるめ処理タイムチャート、第７図は第５図図図
示の構成によって行われるまるめ処理の一実施例タイム
チャートを示す０ 図中、１は＃Ａレジスタ、２は＃Ｂレジスタ。 ３は比較器、４は加算器、５はキャリ・ルック・アヘッ
ド回路、６は結果レジスタを表わしている０特許出願人
バナファコム株式会社 代理人弁理士 森 １） 寛（外１名）律？図 才３回 才４月 手続補正書（方式） ％式％ １、事件の表示 昭和５７年特許願第１０９ｄ２
号２、発明の名称 まるめ処理制御方式 ３、補正をする者 事件との関係 特許出願人 住 所神奈用県大和市深見５３４番地 氏 名 バナファコム株式会社 代表者小林太祐 補 正 の 内 容 （１）図面第６図および第７図を別紙の如く補正する。 以上
とを示す。第３図はオペランドの読出しが２ボートにて
行われる場合の本発明の一実施例を示し、第４図はその
場合のまるめ処理の一実施例タイムチャートを示し、第
５図はオペランドの読出しが１ボートにて行われる場合
の本発明の一実施例を示し、第６図は第１図図示と類似
する構成をもつ１ボート読出し構成の回路にて従来行っ
ていたまるめ処理タイムチャート、第７図は第５図図図
示の構成によって行われるまるめ処理の一実施例タイム
チャートを示す０ 図中、１は＃Ａレジスタ、２は＃Ｂレジスタ。 ３は比較器、４は加算器、５はキャリ・ルック・アヘッ
ド回路、６は結果レジスタを表わしている０特許出願人
バナファコム株式会社 代理人弁理士 森 １） 寛（外１名）律？図 才３回 才４月 手続補正書（方式） ％式％ １、事件の表示 昭和５７年特許願第１０９ｄ２
号２、発明の名称 まるめ処理制御方式 ３、補正をする者 事件との関係 特許出願人 住 所神奈用県大和市深見５３４番地 氏 名 バナファコム株式会社 代表者小林太祐 補 正 の 内 容 （１）図面第６図および第７図を別紙の如く補正する。 以上
Claims (1)
- 【特許請求の範囲】 第１のレジスタと第２のレジスタとをそなえると共に上
記両レジスタの内容を加算する加算器を用いて１倍精度
オペランド・データを上記レジスタの１つに読出してま
るめ処理を行うまるめ処理制御方式において、上記レジ
スタの他方をリセット状態におくと共は上記オペランド
・データを上記レジスタの１つに読出すよう制御せしめ
、当該オペランド・データの下位部分からの上位部分へ
のまるめ処理に対応した桁上がシを生じる場合に。 当該桁上がシをキャリ・ルック・アヘッド回路に供給す
るよう構成し、該キャリ・ルック・アヘッド回路からの
出力と上記レジスタの内容とにもとづいて上記加算器が
加算処理を実行するようにしたことを特徴とするまるめ
処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109492A JPS58225436A (ja) | 1982-06-25 | 1982-06-25 | まるめ処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109492A JPS58225436A (ja) | 1982-06-25 | 1982-06-25 | まるめ処理制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225436A true JPS58225436A (ja) | 1983-12-27 |
| JPS6235687B2 JPS6235687B2 (ja) | 1987-08-03 |
Family
ID=14511616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109492A Granted JPS58225436A (ja) | 1982-06-25 | 1982-06-25 | まるめ処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238937A (ja) * | 1985-08-13 | 1987-02-19 | Panafacom Ltd | 浮動小数点演算における保護桁処理方式 |
-
1982
- 1982-06-25 JP JP57109492A patent/JPS58225436A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238937A (ja) * | 1985-08-13 | 1987-02-19 | Panafacom Ltd | 浮動小数点演算における保護桁処理方式 |
| JPH0330170B2 (ja) * | 1985-08-13 | 1991-04-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235687B2 (ja) | 1987-08-03 |
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