JPS6125245A - 丸め処理回路 - Google Patents

丸め処理回路

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JPS6125245A
JPS6125245A JP14469184A JP14469184A JPS6125245A JP S6125245 A JPS6125245 A JP S6125245A JP 14469184 A JP14469184 A JP 14469184A JP 14469184 A JP14469184 A JP 14469184A JP S6125245 A JPS6125245 A JP S6125245A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は浮動不数点演算における丸め処理回路に関する
ものである。
（従来技術） 一般に、浮動不数点のデータフォーマットは第１図に示
されるように符号部、指数部、仮数部の各２イールドが
分離して表現される。浮動小数点データでの四則演算に
おいては、予め定められている仮数部のデータ長を越え
るような仮数データを取り扱うことがその演算過程で頻
繁に起る。例えば、浮動小数点の乗算の場合には、仮数
部演算は掛げ算七なり、真の仮数演算結果は表わし得る
仮数データ長の２倍のデータ長になる可能性がある。こ
の時、真の演算結果を表わし得る仮数データ長の範囲内
に収めようとするのが丸め処理と呼ばれるものであり、
この丸め処理を経て最終演算結果を得ることになる。通
常、浮動小数点データを扱う計算機においては、−演算
過程で発生するデータ、すなわち仮数部の最下位ビット
からあふれるデータを何らかの形で記憶しておく為の手
段を有している。あふれ出たデータの値および指定され
た丸めのモードに応じて、仮数部の途中結果を切り上げ
るかもしくは切り捨てるかして、最終演算結果を得る。
ここで言う丸めそ一ドとは、最近似丸め、負の方向への
丸め、正の方向への丸め、ゼロ方向への丸め等を指す。
丸め処理とは、丸めモードとあふれ出た仮数演算結果の
内容とにより、仮数部途中結果のデータに対して現しう
る最下位ビットに「１」を加えるのか、あるいはそのま
まにして現しうる最下位ビットより下位のデータを切り
捨てるのかに帰着する。
しかしながら、第２図に示されるように、仮数部の途中
結果がオール「１」となったデータを丸める場合、丸め
処理によって現しうるデータの最下位ビットに「１」を
加えると最上位よりキャリーが発生して仮数部はオール
「０」となる。これは仮数部の最上位ビットから桁あふ
れが生じたことを意味する。したがって、この場合は仮
数結果をキャリーも含めて１ビツト右シフトし、かつ指
数を１だけインクリメントしなければならない。
この結果、仮数部は「１０・・−・・・Ｏ」という値に
混。
従って丸め処理は上記の特殊な場合を考慮して行なう必
要がある。
従来、丸め処理は第３図に示されるフローチャートの手
順に従い行なわれていた。これより明らからように切上
げの場合はまず仮数をインクリメントした後に、その結
果のキャリーをチェックし、指数をインクリメントする
かどうかを判断していた。これはソフトウェア処理で行
なわれる。−力大量の浮動小数点データを扱う場合、上
述したように丸め処理で仮数を１インクリメントした結
果のキャリーが「ｌ」になるような特殊ケースは頻繁に
は起こらないが、起った場合のことを考慮して、仮数イ
ンクリメント操作の後には必ずキャリーをチェックする
操作を行なりていた。従ってキャリーをチェックするの
に要する時間も丸め処理時間に含まれていた。さらに、
仮数のインクリメント結果でキャリーが「１」となった
場合には、仮数及び指数の補正を行なう為の処理が必要
で、これが丸め処理の実行速度を著しく低下させる原′
因であった。
（発明の目的） 本発明は上記欠点をなくし丸め処理を高速に実現できる
丸め制御回路を提供するものである。
（発明の構成） 上記目的を達成する為に、本発明の丸め処理回路は仮数
データを格納するレジスタと、指数データを格納するレ
ジスタと、仮数データをインクリメントする機能を有す
る仮数インクリメンタと、指数データをインクリメント
する機能を有す指数、インクリメンタと、丸め処理が切
り上げか切り捨てかを判定する判定回路と、前記仮数イ
ンクリメンタからのキャリーと前記判定回路からの判定
信号とを入力し選択信号を発生する選択回路とを有し、
前記判定回路により切り上げと判定され、かつ前記仮数
インクリメンタからのキャリーが「１」である場合には
前記指数インクリメンタによりインクリメントされた値
を指数部の結果として選択し、かつ仮数部の結果は最上
位ピーットのみが°論理「ｌ」でその他残りのど、トは
全て論理「ｏ」となるデータを選択するようにしたこと
を特徴−とする。
（実施例の説明） まず図面に基いて実施例を説′明する前に、丸め処理に
よる仮数及び指数の演算結果について説明する。第４図
は丸め処理が切り捨てか切り上げかの情報と仮数データ
のインクリメントによるキャリー情報とにより、丸め後
の仮数及び指数がどのような値になるかを示した図であ
る。図より明らかなように丸めが切り捨てであるなら仮
数と指数は元のままのデータとなる。−力、切り上げの
場合には仮数データのインクリメント結果により、仮数
、指数とも２種類の結果に分かれる。キャリーがない時
には仮数データを１インクリメントしたものが仮数結果
で、指数は元のままとなる。またキャリーがある時にば
定数＠１０・・・Ｏｌが　仮数結果で、指数はｌインク
リメントしたものとなる。
以下に本発明の一実施例を図面に基いて説明する。第５
図は本発明の一実施例を示すプロ、り図である。まず、
第５図に示される第１の５１！施例の構成について説明
する。第１の実施例では説明をわかりやすくする為に現
しうるデータとして仮数、部２４ビット長、指数部７ビ
ツト長、符号部１ビットの計３２ビット浮動小数点デー
タの丸めを取り上げる。
レジスタ１０１は丸め前の仮数データを格納する２４ビ
ツト長レジスタであり、仮数データバス１０２ヘデータ
を出力することができる。レジスタｌＯ３は丸め処理後
の仮数データを前記仮数データバス１０２より入力し、
格納する２４ビツト長レジスタである。インクリメンタ
１０４は仮数データバス１０２上のデータを入力し、１
インクリメントする機能を有した２４ピツト長の加算器
である。インクリメントしたデータは仮数データバス１
０２を介してルジスタ１０３にストアされる。定数レジ
スタ１０５は最上位ビットが「１」で残り２３ビツトす
べてが「０」となる定数を格納した２４ビツト長レジス
タで、出力端が仮数データバス１０２に接続されている
。レジスタ１０６は丸め前の指数データを格納する７ビ
ツト長レジスターであり、指数データバス１−０７へデ
ータを出力することができる。レジスタ１０８は丸め処
理後の指数データを前記指数データバス１０７より入力
し格納する７ピツ）　（＋レジスタである。インクリ）
ンタ１０９は丸め前の指数データをレジスタ１０６から
指数データバス１０７を介して入力し、ｌインクリメン
トする機能を有する７ビツト長の加算器である。インク
リメントしたデータは指数データバス１０７を介してレ
ジスタ１０８に格納される。レジスタ選択回路１１０は
仮数部の前記インクリメンタ１０４からの　キャリー信
号１１１を入力し、丸め結果を判断する。それによって
仮数部に対し又はＲ１信号１１２．μ２信号１１３、Ｒ
３個＠ｌ１４のいずれかを出力し、指数部に対しては几
２信号１１２かＲ４信号１１５のいずれかを出力してレ
ジスタを選択する。Ｒ１信号１１２は仮数部のインクリ
メン：Ｊ１１０４の結果をデータバス１０２に出力させ
る制御信号、Ｒ２信号１１３は定数レジスタ１０５に格
納されている２４ビツト定数をデータバス１０２に出力
させるとともに、指数部のインクリメンタ１０９の結果
をデータバス１０７に出力させる制御信号、Ｒ３信号１
１４はレジスタ１０１に格納されでいる丸め前の２４ビ
ツト仮数データをデータバス１０２に出力させる制御信
号、そしてＲ４信号１１５はレジスタ１０６に格納され
ている丸め前の７ビツト指数デニタをデータバス１０７
に出力させる制御信号である。
次に第１の実施例の動作を第５図及び第６図を参照して
詳細に説明する。第６図は第１の実施例における丸め処
理過程を示す簡単なタイミング図である。まず、Ｔ１の
グ１の期間で丸め前のデータがインクリメンタへ転送さ
れる。つまりレジスタ１０１に格納されている丸め前板
数データがデータバス１０２に出力されインクリメンタ
１０４にラッチされる。さらに同時にレジスタ１０６に
格納されている丸め前指数データがデータバス１０７、
に出力されインクリメンタ１０９にラッチされる。
次にＴ２の０２期間で仮数、指数のインクリメント操作
及びレジスタ選択の判定がなされる。つまり、インクリ
メンタ１０４では丸め前板数データのインクリメントが
行なわれ、インクリメンタ１０９では丸め前指数データ
のインクリメントが行なわれる。さらに、レジスタ選択
回路１１０では、第７図にて示される論理に従いＲ１〜
Ｒ４の信号を生成する。例えば丸めが切り上げでかつイ
ンクリメンタ１０４からのキャリー情報が「１」であれ
ば、Ｒ２信号１１３のみをアクティ、プとし、次のタイ
ミングにて転送される丸めデータとして定数レジスタ１
０５のデータを仮数データとし、インクリメンタ１０９
の演算結果を指数データとして選択する。最後にＴ２の
０１期間で丸め後のデータが選択されて所定のレジスタ
へ転送される。転送におけるディスティネーシ璽ンは仮
数が前記レジスタ１０３で指数が前記レジスタ１０Ｂで
ある。
また転送におけるソースは、レジスタ選択回路によって
指定されるレジスタであり、仮数はＲ１゜Ｒ２、Ｒ３信
号によりインクリメンタ１０４．定数レジスタ１０５．
レジスタ１０１のいずれかが選択されてデータバス１０
２に丸めデータが出力される。指数はＲ２、Ｒ４信号に
よりインクリメｙり１０９．レジスタ１０６のいずれか
が選択されてデータバス１０７に丸めデータが出力され
る。
以上説明したように、本実施例では浮動小数点データを
丸め℃所定のレジスタに格納するのにわずか２りＣｌツ
クで完了するので、丸め処理が極めて高速に実現できる
。
本実施例では仮数データ２４ビツト長、指数データ７ビ
ツト長の浮動小数点データを取り上げたが、拡張された
フォーマットにおいても同様に構成すればよいεとは明
らかである。尚第１の実施例では２４ビツト長定数「１
０・・・０」を格納した定数レジスタ１０５を用いて、
レジスタ選択回路１１０よりＲ２信号が出力された時に
定数レジス：１Ａ１０５よりゾーンバス１０２へ「１０
・・・０」データを出力するようにしていたが、前記仮
数のインクリメンタ１０４の演算結果出力に関して、最
上位ビット社キャリーの値と論理和をとるように構成す
れば前記定数レジスタ１０５は不用となり、かつ第１の
実施例と同等の効果を得ることができる。
第９図は第１の実施例における定数レジスタ１０５を用
いることガく丸め処理制御を構成した時のブロック図で
ある。ここで本実施例の第２の実施例を第９図及び第１
０図を用いて説明する。
まず第９図に示される第２の実施例の構成について説明
する。構成は第１の実施例とほとんど同じで異なるのは
第１の実施例で用いた定数レジスタ１０５がなく、その
代りに仮数インクリメンタ１０４の出力を補正する補正
回路１２０が備わっていることとレジスタ選択回路１１
０′の論理が異なることである。レジスフ１０１．仮数
デー　タバス１０２、レジスタ１０３．仮撤インクリメ
ンタ１０４、レジスタ１０６　、指数データバス１０７
゜レジスタｌＯ８，指数インクリメンタ１０９．及びキ
ャリー信号１１１．Ｒ１信号１１２　、　Ｒ２信号１１
３　、　Ｒ３信号ｉ　ｌ　４　＃　Ｒ４信号１１５につ
いては第１の実施例と全く同等のものである。補正回路
１２０は第１０図に示されるように、前記仮数インクリ
メンタ１０４の演算結果を入力とし、その演算結果の最
上位ビットに対しキャリーとの論理和をとって前記仮数
データバス１０２へ出力するものである。レジスタ選択
回路１１Ｏ′は仮数部の前記インクリメンタ１０４かも
のキャリー信号１１１を入力し、丸め結果は何かを判断
して仮数部に対してはＲ１信号１１２　、　Ｒ３信号１
１４のいずれかを出力し、指数部に対してｔｉＲ２信号
１１３かＲ４信号１１５のいずれかを出力してレジスタ
を選択する。Ｒ，ｌ信号１１２は仮数部のインクリメン
タ１０４の結果を補正したデータ會補正回路１２０より
データバス１０２に出力させる制御信号、Ｒ３信号１１
４はレジスタ１０１に格納されている丸め前板数データ
をデータバス１０２に出力させる制御信号、Ｒ２信号１
１３は指数部のインクリメンタ１０９の結果をデータバ
ス１０７に出力させる制御信号、Ｒ４信号１１５はレジ
スタ１０６に格納されている丸め前の指数データをデー
タバス−１０７に出力させる制御信号である。
第８図は晶記レジスタ選択回路１１０の真理値表であり
、この真理値表に従って前記レジスタ選択回路１１０’
よりＲ１〜Ｒ４信号が出力される、第２の実施例におい
ては、仮数部の前記インクリメンタからのキャリーがあ
った場合には、補正回路１２０により所定数「１０・・
・０」を出力することが可能であり、第１の実施例と同
等の効果が得られる。
（発明の効果） このように本発明によれば、どのような浮動小数点デー
タであっても、いちいちソフトウェアでチェ、りするこ
となく簡単なハードウェア回路構成により極めて高速に
丸め処理を実現することが可能である。
【図面の簡単な説明】
第１図は浮動ｚＪｚ数点データのフォーマット図である
。第２図は特殊な仮数データ時の丸め処理を示すフロー
図である。第３図は従来の丸め処理の手順を示すフロー
チャートである。第４図は丸めにおける一般的な処理を
示した図である。第５図は本発明の第１の実施例の簡単
なブロック図である。第６図は本発明の第１の実施例に
おける丸め処理の動作タイミング図である。第７図は本
発明の第１の実施例におけるレジスタ選択回路１１０の
機能を表わす真理値図である。第８図は本発明のＭ２の
実施例におけるレジスタ選択回路１１０′の機能を表わ
す真理値図である。第９図は本発明の第２の実施例の簡
単なブロック図である。第１０図は第６図における補正
回路１２０の一例を示す回路図である。 １０１・・・・・・レジスタ、１０２・・・・・・デー
タバス、１０３・・・・・・レジスタ、１０４・・・・
・・インクリメンタ、１０５・・・・・・レジスタ、１
０６・・・・・・レジスタ、１０７・・・・・・データ
バス、１０８・・・・・・レジスタ、１０９・・・イン
クリメンタ、１１０，１１０’・・・・・・レジスタ選
択回路、１１１・・・・・・キヤ’）−，１１２〜１１
５・・・・・・制御信号、１２０・・・・・・補正回路
ｊ旨数郭　　　　板数部 １）ン穆Ｆ１１１もＬ［ζ］［うＩＩＩ［Ｉ］［ＩＩＩ
ＩＩＩ［ＩＩ］詣数部の神”正 第２図 −９，ｉｌ　− 第３図 ビーＴ１−中−丁２→ ミ　　　　Ａ、め鱈テータｉ　　　　　　ｆＬめ罰デー
割イ表委丈チー９ハ゛ズ　　　　　・　　　　“−一−
−□：　　　　ツＬ嶋テ一タ：　　　　　Ａ〕す（配テ
“−タ：九数テ”−タバス　　　　：　　　　←−−−
　　１　←−−−Ｈ第６図 第７図 第８図

Claims (1)

    【特許請求の範囲】
  1. 浮動小数点演算の丸め処理回路において、仮数データを
    格納するレジスタと、指数データを格納するレジスタと
    、仮数データをインクリメントする機能を有する仮数イ
    ンクリメンタと、指数データをインクリメントする機能
    を有する指数インクリメンタと、丸め処理が切り上げか
    切り捨てかを判定する判定回路と、前記仮数インクリメ
    ンタからの上位桁あふれと、前記判定回路からの判定信
    号とを入力し、選択信号を発生する選択回路とを有し、
    前記判定回路により切り上げと判定され、かつ前記仮数
    インクリメンタからの上位桁あふれがある場合には前記
    指数インクリメンタによりインクリメントされた値を指
    数部の結果として選択し、かつ仮数部の結果として最上
    位ビットのみが論理「１」でそれにつづく残りのビット
    が論理「０」となるデータを選択するようにしたことを
    特徴とする丸め処理回路。
JP14469184A 1984-07-12 1984-07-12 丸め処理回路 Granted JPS6125245A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP14469184A JPS6125245A (ja) 1984-07-12 1984-07-12 丸め処理回路
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EP85108715A EP0168787B1 (en) 1984-07-12 1985-07-12 Rounding unit for use in arithmetic processing of floating point data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14469184A JPS6125245A (ja) 1984-07-12 1984-07-12 丸め処理回路

Publications (2)

Publication Number Publication Date
JPS6125245A true JPS6125245A (ja) 1986-02-04
JPH0343645B2 JPH0343645B2 (ja) 1991-07-03

Family

ID=15368019

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14469184A Granted JPS6125245A (ja) 1984-07-12 1984-07-12 丸め処理回路

Country Status (4)

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US (1) US4796217A (ja)
EP (1) EP0168787B1 (ja)
JP (1) JPS6125245A (ja)
DE (1) DE3584797D1 (ja)

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JPH02201645A (ja) * 1989-01-31 1990-08-09 Nec Corp 例外検出回路

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