JPH0318926A - 演算回路 - Google Patents
演算回路Info
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- JPH0318926A JPH0318926A JP15521589A JP15521589A JPH0318926A JP H0318926 A JPH0318926 A JP H0318926A JP 15521589 A JP15521589 A JP 15521589A JP 15521589 A JP15521589 A JP 15521589A JP H0318926 A JPH0318926 A JP H0318926A
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- JP
- Japan
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- bit
- bits
- increment
- arithmetic circuit
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Links
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
インクリメントと称される演算回路に関し、“１°°を
加えるビット位置を変えることができ、複数の数値フォ
ーマットを扱う演算装置にも適用可能な演算回路を提供
することを目的とし、請求項１記載の発明では、最大ｎ
ビットのデータに対応してｎ個の加算器を備え、あるビ
ットに“１°”を加えるインクリメント演算を行う演算
回路であって、”１″を加えるビ・ノド位置の加算器を
全加算器で、それ以外のビット位置の加算器を半加算器
で構成し、各加算器をシリアルに接続して全加算器が置
かれたビット位置からのインクリメント演算を行うよう
に構成し、 請求項２記載の発明では、最大ｎビットのデータに対応
してシリアルに接続されたｎ個の半加算器を備え、イン
クリメント制御信号に基づきあるビットに”ｌ”°を加
えるインクリメント演算を行う演算回路であって、“１
′”を加えるビット位置より下位ビットをすべて“１“
°にセット可能なセレクタを半加算器の入力側に少なく
とも１個以上設け、該セレクタは、選択信号に基づいて
“１゛。
加えるビット位置を変えることができ、複数の数値フォ
ーマットを扱う演算装置にも適用可能な演算回路を提供
することを目的とし、請求項１記載の発明では、最大ｎ
ビットのデータに対応してｎ個の加算器を備え、あるビ
ットに“１°”を加えるインクリメント演算を行う演算
回路であって、”１″を加えるビ・ノド位置の加算器を
全加算器で、それ以外のビット位置の加算器を半加算器
で構成し、各加算器をシリアルに接続して全加算器が置
かれたビット位置からのインクリメント演算を行うよう
に構成し、 請求項２記載の発明では、最大ｎビットのデータに対応
してシリアルに接続されたｎ個の半加算器を備え、イン
クリメント制御信号に基づきあるビットに”ｌ”°を加
えるインクリメント演算を行う演算回路であって、“１
′”を加えるビット位置より下位ビットをすべて“１“
°にセット可能なセレクタを半加算器の入力側に少なく
とも１個以上設け、該セレクタは、選択信号に基づいて
“１゛。
を加えるピント位置より下位ビットをすべて“。
１ ”にセットしたデータを出力する状態と、入力デー
タをそのまま通過させる状態とを択一的に選択し、前記
選択信号を加えるセレクタの位置によってｎビットのう
ちの特定のあるビットに“°１゛。
タをそのまま通過させる状態とを択一的に選択し、前記
選択信号を加えるセレクタの位置によってｎビットのう
ちの特定のあるビットに“°１゛。
を加えるインクリメント演算を行うように構成する。
（産業上の利用分野〕
本発明は、演算回路に係り、詳しくは、数値演算を行う
回路であって、数値の最下位ビットに１を加える演算を
行ういわゆるインクリメンタと称される演算回路に関す
る。
回路であって、数値の最下位ビットに１を加える演算を
行ういわゆるインクリメンタと称される演算回路に関す
る。
インクリメント演算は、例えば数値に丸め処理を行う場
合や、数値の２の補数をとる場合等に必要になる演算で
あり、特に数値演算を行うプロセッサ等には多用される
演算である。
合や、数値の２の補数をとる場合等に必要になる演算で
あり、特に数値演算を行うプロセッサ等には多用される
演算である。
ここで、丸め処理とは、演算の結果が特定の数値フォー
マットに適合するように、余分な数値ビットの切り捨て
、あるいは数値の最下位ビットに１を加える処理のこと
である。例えば、高い精度の数値を低い精度の数値に変
換する際に必要となる処理である。丸め処理の方法に関
しては、例えばＩ ＥＥＥ規格で定められている。
マットに適合するように、余分な数値ビットの切り捨て
、あるいは数値の最下位ビットに１を加える処理のこと
である。例えば、高い精度の数値を低い精度の数値に変
換する際に必要となる処理である。丸め処理の方法に関
しては、例えばＩ ＥＥＥ規格で定められている。
また、２の補数をとる演算とは、ある数値をビット反転
して最下位ビットに１を加える演算であり、インクリメ
ント演算となる。
して最下位ビットに１を加える演算であり、インクリメ
ント演算となる。
〔従来の技術］
従来のインクリメントとしては、例えば第５図に示すよ
うなものがあり、このものは１ビツトのハーフアダー（
半加算ｎ：図中ではＨＡと表記）１〜３２をシリアルに
並べて３２ビツトのインクリメントを構成したものであ
る。図中、Ａｔ−Ａ３２は３２ビツトの入力データ、０
１〜０３２は３２ビツトの出力データ、ＣＩＮは桁上げ
信号（キャリ信号）で、例えば、丸め処理を行うときに
“′ｌ”°を立ててインクリメントするような場合に用
いられる。
うなものがあり、このものは１ビツトのハーフアダー（
半加算ｎ：図中ではＨＡと表記）１〜３２をシリアルに
並べて３２ビツトのインクリメントを構成したものであ
る。図中、Ａｔ−Ａ３２は３２ビツトの入力データ、０
１〜０３２は３２ビツトの出力データ、ＣＩＮは桁上げ
信号（キャリ信号）で、例えば、丸め処理を行うときに
“′ｌ”°を立ててインクリメントするような場合に用
いられる。
第５図に用いられる１ビツトハーフアダー１の一般的端
子関係は第６図（ａ）のように示され、その論理回路は
同図（ｂ）に示すようにハーフアダーｌはオアゲート４
１アンドゲート４２、ナントゲート４３およびインバー
タ４４により構成され、次のような真理値表で表される
ように作動する。
子関係は第６図（ａ）のように示され、その論理回路は
同図（ｂ）に示すようにハーフアダーｌはオアゲート４
１アンドゲート４２、ナントゲート４３およびインバー
タ４４により構成され、次のような真理値表で表される
ように作動する。
すなわち、入力Ａ、Ｂが共に°“１′”の場合にキャリ
Ｃが“１゛となり、上位桁に桁上りが発生する。Ｓは加
算値（Ｓｕｍ）である。３２ビ・ントインクリメンタの
場合は、この桁上りの伝播を最大３２回繰り返すことに
よって最上位桁の値が確定する。
Ｃが“１゛となり、上位桁に桁上りが発生する。Ｓは加
算値（Ｓｕｍ）である。３２ビ・ントインクリメンタの
場合は、この桁上りの伝播を最大３２回繰り返すことに
よって最上位桁の値が確定する。
しかしながら、このような従来のインクリメンタにあっ
ては、ハーフアダーを単にシリアルに接続し、ｌを加え
るビット位置が数値の最下位ビ・ノドに限定されている
構成であるため、特定の演算装置でビット長の異なるい
くつかのフォーマットの数値を扱うような場合、１を加
えるビットの位置は変える必要があるが、このような場
合に適用できないという問題点があった。
ては、ハーフアダーを単にシリアルに接続し、ｌを加え
るビット位置が数値の最下位ビ・ノドに限定されている
構成であるため、特定の演算装置でビット長の異なるい
くつかのフォーマットの数値を扱うような場合、１を加
えるビットの位置は変える必要があるが、このような場
合に適用できないという問題点があった。
上記の例としては、例えば２０ビツトの精度を持つ数値
の場合２０ピント目に１を加えるが、６０ビツトの精度
を持つ数値の場合は６０ビツト目に１を加える必要があ
る。また、単精度と倍精度のプロセンサに適用した場合
等がある。
の場合２０ピント目に１を加えるが、６０ビツトの精度
を持つ数値の場合は６０ビツト目に１を加える必要があ
る。また、単精度と倍精度のプロセンサに適用した場合
等がある。
そこで本発明は、１ ”を加えるビット位置を変えるこ
とができ、複数の数値フォーマットを扱う演算装置にも
適用可能な演算回路を提供することを目的としている。
とができ、複数の数値フォーマットを扱う演算装置にも
適用可能な演算回路を提供することを目的としている。
［課題を解決するための手段〕
請求項１記載による演算回路は上記目的達成のため、最
大ｎビットのデータに対応してｎ個の加算器を備え、あ
るビットに“１°゛を加えるインクリメント演算を行う
演算回路であって、“１゛を加えるビット位置の加算器
を全加算器で、それ以外のビット位置の加算器を半加算
器で構成し、各加算器をシリアルに接続して全加算器が
置かれたビット位置からのインクリメント演算を行うよ
うにしている。
大ｎビットのデータに対応してｎ個の加算器を備え、あ
るビットに“１°゛を加えるインクリメント演算を行う
演算回路であって、“１゛を加えるビット位置の加算器
を全加算器で、それ以外のビット位置の加算器を半加算
器で構成し、各加算器をシリアルに接続して全加算器が
置かれたビット位置からのインクリメント演算を行うよ
うにしている。
また、請求項２記載による演算回路は上記目的達成のた
め、最大ｎビットのデータに対応してシリアルに接続さ
れたｎ個の半加算器を備え、インクリメント制御信号に
基づきあるビットに“ｌ”を加えるインクリメント演算
を行う演算回路であって、“１ ”を加えるピント位置
より下位ビットをすべて“１゛にセット可能なセレクタ
を半加算器の入力側に少なくとも１個以上設け、該セレ
クタは、選択信号に基づいて” ｔ ”を加えるビット
位置より下位ビットをすべて“１°′にセントしたデー
タを出力する状態と、入力データをそのまま通過させる
状態とを択一的に選択し、前記選択信号を加えるセレク
タの位置によってｎピントのうちの特定のあるビットに
“１゛を加えるインクリメント演算を行うようにしてい
る。
め、最大ｎビットのデータに対応してシリアルに接続さ
れたｎ個の半加算器を備え、インクリメント制御信号に
基づきあるビットに“ｌ”を加えるインクリメント演算
を行う演算回路であって、“１ ”を加えるピント位置
より下位ビットをすべて“１゛にセット可能なセレクタ
を半加算器の入力側に少なくとも１個以上設け、該セレ
クタは、選択信号に基づいて” ｔ ”を加えるビット
位置より下位ビットをすべて“１°′にセントしたデー
タを出力する状態と、入力データをそのまま通過させる
状態とを択一的に選択し、前記選択信号を加えるセレク
タの位置によってｎピントのうちの特定のあるビットに
“１゛を加えるインクリメント演算を行うようにしてい
る。
請求項１記載の発明では、最大ｎビットのデータのうち
“１ ”を加えるビット位置の全加算器のキャリ端子Ｃ
ＩＮを“１ ”とすれば、全加算器が置かれたビット位
置からのインクリメント演算が実行される。
“１ ”を加えるビット位置の全加算器のキャリ端子Ｃ
ＩＮを“１ ”とすれば、全加算器が置かれたビット位
置からのインクリメント演算が実行される。
したがって、“１ ”を加えるビット位置を可変でき、
複数の数値フォーマットを扱う演算装置にも適用可能な
インクリメンタとなる。
複数の数値フォーマットを扱う演算装置にも適用可能な
インクリメンタとなる。
また、請求項２記載の発明では、選択信号に基づき少な
くとも１個以上のセレクタを作動させて最大ｎピントの
データに対して“ビを加えるビット位置より下位ビット
がすべて“°ビにセットされる。
くとも１個以上のセレクタを作動させて最大ｎピントの
データに対して“ビを加えるビット位置より下位ビット
がすべて“°ビにセットされる。
したがって、セレクタの作動位置によりｎピントより小
さいビット長データのインクリメント演算が実行でき、
上記請求項１記載の発明の場合と同様に、複数の数値フ
ォーマットを扱える。
さいビット長データのインクリメント演算が実行でき、
上記請求項１記載の発明の場合と同様に、複数の数値フ
ォーマットを扱える。
［実施例］
以下、本発明を図面に基づいて説明する。
第１．２図は請求項１記載の発明に係る演算回路の一実
施例を示す図であり、３２ビツト、２４ビツト、１６ビ
ツトのビット長を有する３種類のフォーマットの数値を
扱うインクリメンタに適用した例である。扱う数値が最
大３２ビツト（ｎ＝３２）であるので、インクリメンタ
は３２ビツトとなる。
施例を示す図であり、３２ビツト、２４ビツト、１６ビ
ツトのビット長を有する３種類のフォーマットの数値を
扱うインクリメンタに適用した例である。扱う数値が最
大３２ビツト（ｎ＝３２）であるので、インクリメンタ
は３２ビツトとなる。
第１図は３２ビツトインクリメンタのブロック図であり
、この図において、本実施例の３２ビツトインクリメン
タは３２ビツトのデータＡ１〜Ａ３２が入力され、Ａ３
２が最上位ビット、Ａ１が最下位ビ、７トであり、上位
から数えて２４ビツト目と１６ピント目の加算器を、フ
ルアダー（ＦＡと表記する）５１．５２に置き変えた構
成となっている。その他は、第５図に示した従来例と同
様にハーフアダーがシリアルに接続して構成され、同一
番号を付している。
、この図において、本実施例の３２ビツトインクリメン
タは３２ビツトのデータＡ１〜Ａ３２が入力され、Ａ３
２が最上位ビット、Ａ１が最下位ビ、７トであり、上位
から数えて２４ビツト目と１６ピント目の加算器を、フ
ルアダー（ＦＡと表記する）５１．５２に置き変えた構
成となっている。その他は、第５図に示した従来例と同
様にハーフアダーがシリアルに接続して構成され、同一
番号を付している。
フルアダー５１．５２の１つの、例えばフルアダー５１
は第２図（ａ）のような端子関係を有し、その論理回路
は同図（ｂ）に示すようにエクスクル−シブオアゲート
５３．５４、アンドゲート５５．５６およびオアゲート
５７により構成され、次のような真理値表で表されるよ
うに作動する。
は第２図（ａ）のような端子関係を有し、その論理回路
は同図（ｂ）に示すようにエクスクル−シブオアゲート
５３．５４、アンドゲート５５．５６およびオアゲート
５７により構成され、次のような真理値表で表されるよ
うに作動する。
この場合、フルアダー５１．５２は何れもＡ、Ｂ。
ＣＩＮの３個の入力端子があるので、例えばＡを通常の
入力信号に、Ｂを下位からの桁上がり信号に、ＣＩＮを
インクリメント用の信号（ここではＣ１６、Ｃ２４）に
接続する。
入力信号に、Ｂを下位からの桁上がり信号に、ＣＩＮを
インクリメント用の信号（ここではＣ１６、Ｃ２４）に
接続する。
以上の構成において、例えば扱う数値が２４ビツトの場
合は上位から数えて２４ビツト目のフルアダー５１にお
けるＣＩＮ端子（ここではＣ２４）を′°１°“にする
と、フルアダー５１が置かれたビット位置から直ちに２
４ビツトのインクリメント演算を行うことができる。た
だし、この場合インクリメント演算を行うビット以外の
インクリメント用信号は“０°′にする必要があり、Ｃ
３２とＣ１６は何れも“０°゛となる。
合は上位から数えて２４ビツト目のフルアダー５１にお
けるＣＩＮ端子（ここではＣ２４）を′°１°“にする
と、フルアダー５１が置かれたビット位置から直ちに２
４ビツトのインクリメント演算を行うことができる。た
だし、この場合インクリメント演算を行うビット以外の
インクリメント用信号は“０°′にする必要があり、Ｃ
３２とＣ１６は何れも“０°゛となる。
一方、扱う数値を１６ビツトにする場合は上位から数え
て１６ビツト目のフルアゲ−５２におけるＣＩＮ端子（
ここではＣ１６）を“１ ”とし、Ｃ３２と０２４を“
０°“にすると、フルアダー５２が置かれたビット位置
から直ちに１６ビツトのインクリメント演算を行うこと
ができる。また、３２ビットの数値を扱う場合には当然
のことながらＣ１６、Ｃ２４を“０“とし、Ｃ３２を“
ｌｏ”にすれば従来例と同様に作動する。
て１６ビツト目のフルアゲ−５２におけるＣＩＮ端子（
ここではＣ１６）を“１ ”とし、Ｃ３２と０２４を“
０°“にすると、フルアダー５２が置かれたビット位置
から直ちに１６ビツトのインクリメント演算を行うこと
ができる。また、３２ビットの数値を扱う場合には当然
のことながらＣ１６、Ｃ２４を“０“とし、Ｃ３２を“
ｌｏ”にすれば従来例と同様に作動する。
したがって、本実施例では“ｌ”を加えるビット位置を
可変にできるため、３つの数値フォーマットを扱う演算
装置に適用可能なインクリメンタを得ることができる。
可変にできるため、３つの数値フォーマットを扱う演算
装置に適用可能なインクリメンタを得ることができる。
なお、扱う数値は上記の例に限らず、フルアダーの位置
を変えることで、対応できる。
を変えることで、対応できる。
次に、第３．４図は請求項２記載の発明に係る演算回路
の一実施例を示す図であり、扱う数値は前記実施例と同
様である。第３図は全体的構成を示すブロック図であり
、この図において、６０は第５図に示した従来例と同一
構成の３２ビ・ントのインクリメンタである。インクリ
メンタ６０の入力側には８ビツトに対応する２つのセレ
クタ６１．６２が設けられており、セレクタ６１．６２
はＡ１〜Ａ１Ｇの１６ビツトについて予め“１゛にセッ
ト可能なもので、例えば６２について詳細な回路構成は
第４図のように示される。すなわち、セレクタ６２はイ
ンバータ７０、アンドゲート７１〜８６およびオアゲー
ト８７〜９４により構成され、端子９５には“１ ”レ
ベルの信号が供給されている。したがって、セレクタ６
２は選択信号（ここではＣ３２への印加信号）が“０゛
のときは入力データＡｔ−Ａ３をそのまま通過させてセ
レクトデータ５ｏｌ−３Ｏ８とし、選択信号が°“１゛
のときは入力データＡｔ−Ａ３を全て１゛°にセットし
てセレクトデータ５ｏｌ−３゜８とする。
の一実施例を示す図であり、扱う数値は前記実施例と同
様である。第３図は全体的構成を示すブロック図であり
、この図において、６０は第５図に示した従来例と同一
構成の３２ビ・ントのインクリメンタである。インクリ
メンタ６０の入力側には８ビツトに対応する２つのセレ
クタ６１．６２が設けられており、セレクタ６１．６２
はＡ１〜Ａ１Ｇの１６ビツトについて予め“１゛にセッ
ト可能なもので、例えば６２について詳細な回路構成は
第４図のように示される。すなわち、セレクタ６２はイ
ンバータ７０、アンドゲート７１〜８６およびオアゲー
ト８７〜９４により構成され、端子９５には“１ ”レ
ベルの信号が供給されている。したがって、セレクタ６
２は選択信号（ここではＣ３２への印加信号）が“０゛
のときは入力データＡｔ−Ａ３をそのまま通過させてセ
レクトデータ５ｏｌ−３Ｏ８とし、選択信号が°“１゛
のときは入力データＡｔ−Ａ３を全て１゛°にセットし
てセレクトデータ５ｏｌ−３゜８とする。
以上の構成において、例えば２４ビツトのインクリメン
ト演算を行う場合はＣ２４への選択信号を“０°°、３
２への選択信号を“１゛にすると、セレクタ６１は人力
の数値をそのまま通過させるが、セレクタ６２によって
最下位ビットから数えて１ビツト目から８ヒ゛ント目ま
でのＧ（直が全て“１゛にセットされる。そして、イン
クリメント制御信号ＣＩＮを“ｔ ”にすると、インク
リメンタ６０においてはｌビット目から８ビツト目まで
は直ちに順次桁上がりが発生し、結局、９ビツト目に“
１゛を加えたのと同じ結果となり、２４ビツトのインク
リメント演算を実行することができる。
ト演算を行う場合はＣ２４への選択信号を“０°°、３
２への選択信号を“１゛にすると、セレクタ６１は人力
の数値をそのまま通過させるが、セレクタ６２によって
最下位ビットから数えて１ビツト目から８ヒ゛ント目ま
でのＧ（直が全て“１゛にセットされる。そして、イン
クリメント制御信号ＣＩＮを“ｔ ”にすると、インク
リメンタ６０においてはｌビット目から８ビツト目まで
は直ちに順次桁上がりが発生し、結局、９ビツト目に“
１゛を加えたのと同じ結果となり、２４ビツトのインク
リメント演算を実行することができる。
１６ビツトのインクリメント演算を行う場合にはＣ２４
およびＣ１６への選択信号を共に“１゛にすればよい。
およびＣ１６への選択信号を共に“１゛にすればよい。
また、３２ビツトのインクリメント演算はＣ２４および
Ｃ１６への選択信号を共に“０°゛にずればよい。した
がって、本実施例でも構成は異なるものの、前記実施例
と同様の効果を得ることができる。
Ｃ１６への選択信号を共に“０°゛にずればよい。した
がって、本実施例でも構成は異なるものの、前記実施例
と同様の効果を得ることができる。
なお、本実施例ではインクリメンタ６０自体は従来の構
成でもよく、追加するセレクタ６１．６２の回路も単純
なものであるから、特に従来のインクリメンタ回路を使
用したい場合に有効である。
成でもよく、追加するセレクタ６１．６２の回路も単純
なものであるから、特に従来のインクリメンタ回路を使
用したい場合に有効である。
（発明の効果］
本発明によれば、１°゛を加えるビット位置の可変にで
きるため、複数の数値フォーマン１−を扱う演算装置に
も適用可能なインクリメンタを得ることができる。
きるため、複数の数値フォーマン１−を扱う演算装置に
も適用可能なインクリメンタを得ることができる。
第１．２図は請求項１記載の発明に係る演算回路の一実
施例を示す図であり、 第１図はその全体的ブロック図、 第２図はそのフルアダーを説明する図、第３．４図は請
求項２記載の発明に係る演算回路の一実施例を示す図で
あり、 第３図はその全体的ブロック図、 第４図はそのセレクタの回路図、 第５．６図は従来のインクリメンタを示す図であり、 第５図はその全体的ブロック図、 第６図はそのハーフアダーを説明する図である。 １〜３２・・・・・・ハーフアダー（半加算器）、５１
．５２・・・・・・フルアダー（全加算器）、５３．５
４・・・・・・エクスクル−シブオアゲート、５５．５
６．７１〜８６・・・・・・アンドゲート、５７．８７
〜９４・・・・・・オアゲート、６０・・・・・・イン
クリメンタ、 ６１．６２・・・・・・セレクタ、 ７０・・・・・・インバータ、 ９５・・・・・・端子。 請求項１記載の発明の一実施例のフルアダーを説明する
図６１，６２：セレクタ 請求項２記載の発明の一実施例の全体的ブロック図従来
のインクリメンタの全体的ブロック図第 図 従来のインクリメンタのハーフアダーを説明する国策 図
施例を示す図であり、 第１図はその全体的ブロック図、 第２図はそのフルアダーを説明する図、第３．４図は請
求項２記載の発明に係る演算回路の一実施例を示す図で
あり、 第３図はその全体的ブロック図、 第４図はそのセレクタの回路図、 第５．６図は従来のインクリメンタを示す図であり、 第５図はその全体的ブロック図、 第６図はそのハーフアダーを説明する図である。 １〜３２・・・・・・ハーフアダー（半加算器）、５１
．５２・・・・・・フルアダー（全加算器）、５３．５
４・・・・・・エクスクル−シブオアゲート、５５．５
６．７１〜８６・・・・・・アンドゲート、５７．８７
〜９４・・・・・・オアゲート、６０・・・・・・イン
クリメンタ、 ６１．６２・・・・・・セレクタ、 ７０・・・・・・インバータ、 ９５・・・・・・端子。 請求項１記載の発明の一実施例のフルアダーを説明する
図６１，６２：セレクタ 請求項２記載の発明の一実施例の全体的ブロック図従来
のインクリメンタの全体的ブロック図第 図 従来のインクリメンタのハーフアダーを説明する国策 図
Claims (2)
- （１）最大ｎビットのデータに対応してｎ個の加算器を
備え、あるビットに“１”を加えるインクリメント演算
を行う演算回路であって、 “１”を加えるビット位置の加算器を全加算器で、それ
以外のビット位置の加算器を半加算器で構成し、 各加算器をシリアルに接続して全加算器が置かれたビッ
ト位置からのインクリメント演算を行うようにしたこと
を特徴とする演算回路。 - （２）最大ｎビットのデータに対応してシリアルに接続
されたｎ個の半加算器を備え、インクリメント制御信号
に基づきあるビットに“１”を加えるインクリメント演
算を行う演算回路であって、 “１”を加えるビット位置より下位ビットをすべて“１
”にセット可能なセレクタを、半加算器の入力側に少な
くとも１個以上設け、 該セレクタは、選択信号に基づいて“１”を加えるビッ
ト位置より下位ビットをすべて“１”にセットしたデー
タを出力する状態と、入力データをそのまま通過させる
状態とを択一的に選択し、 前記選択信号を加えるセレクタの位置によってｎビット
のうちの特定のあるビットに“１”を加えるインクリメ
ント演算を行うようにしたことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15521589A JPH0318926A (ja) | 1989-06-15 | 1989-06-15 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15521589A JPH0318926A (ja) | 1989-06-15 | 1989-06-15 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318926A true JPH0318926A (ja) | 1991-01-28 |
Family
ID=15601032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15521589A Pending JPH0318926A (ja) | 1989-06-15 | 1989-06-15 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659858A (ja) * | 1992-08-10 | 1994-03-04 | Mitsubishi Electric Corp | 浮動小数点演算装置 |
-
1989
- 1989-06-15 JP JP15521589A patent/JPH0318926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659858A (ja) * | 1992-08-10 | 1994-03-04 | Mitsubishi Electric Corp | 浮動小数点演算装置 |
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