JPS60217435A - 多重精度浮動小数点加算回路 - Google Patents
多重精度浮動小数点加算回路Info
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- JPS60217435A JPS60217435A JP59071751A JP7175184A JPS60217435A JP S60217435 A JPS60217435 A JP S60217435A JP 59071751 A JP59071751 A JP 59071751A JP 7175184 A JP7175184 A JP 7175184A JP S60217435 A JPS60217435 A JP S60217435A
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- floating point
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- point
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/382—Reconfigurable for different fixed word lengths
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- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数個の単精度浮動小数点加算回路間互いに縦
続に接続することによって任意語長の多重精度浮動小数
点加算回路を構成することに関する。
続に接続することによって任意語長の多重精度浮動小数
点加算回路を構成することに関する。
実際の数値計算の分野では演算精度に対する要求は一足
ではなく、単精度演算（＝よればこの為に設置されてい
る専用の高速浮動小数点演算回路によって高速な処理が
可能であるにもかかわらず、多少の演算速度を犠牲にし
ても、前記浮動小数点演算回路の能力を越えるような多
重精度浮動小数点演算を要求されることがしばしばある
。しかしながらユーザは多少の演算速度を犠牲Ｃ：する
といっても、可能な限り高速な多重精度浮動小数点演算
を望んでいる。
ではなく、単精度演算（＝よればこの為に設置されてい
る専用の高速浮動小数点演算回路によって高速な処理が
可能であるにもかかわらず、多少の演算速度を犠牲にし
ても、前記浮動小数点演算回路の能力を越えるような多
重精度浮動小数点演算を要求されることがしばしばある
。しかしながらユーザは多少の演算速度を犠牲Ｃ：する
といっても、可能な限り高速な多重精度浮動小数点演算
を望んでいる。
従来、このような場合、設置されている前記専用の高速
単精度浮動小数点演算回路の使用を断念して、多重精度
浮動小数点演算を丁べてソフトウェアで実現するか、又
はあらかじめある種の工夫の施された前記単精度浮動小
数点演算回路自身を反復的に使用して、多重精度浮動小
数点演算全実現していた。当然、後者のようζニハード
ウェアを用いる方が遥かに高速であるが、高々２倍精度
演算が可能である場合がほとんどであｐｌまたもともと
単精度演算に対して最適に設計されている単一の単精度
浮動小数点演算回路を用いる為、高速化には限度がある
。
単精度浮動小数点演算回路の使用を断念して、多重精度
浮動小数点演算を丁べてソフトウェアで実現するか、又
はあらかじめある種の工夫の施された前記単精度浮動小
数点演算回路自身を反復的に使用して、多重精度浮動小
数点演算全実現していた。当然、後者のようζニハード
ウェアを用いる方が遥かに高速であるが、高々２倍精度
演算が可能である場合がほとんどであｐｌまたもともと
単精度演算に対して最適に設計されている単一の単精度
浮動小数点演算回路を用いる為、高速化には限度がある
。
高速計算器の多くは処理効率を高める為に複数個の演算
回路を持っているが、従来これら複数個の演算器が上述
した多重精度演算の実現上の問題点の解決に役立てられ
ることはなかった。
回路を持っているが、従来これら複数個の演算器が上述
した多重精度演算の実現上の問題点の解決に役立てられ
ることはなかった。
また、最近の集積回路技術の進歩により１チツプの浮動
小数点演算回路が十分に実現できるようになったが、ゲ
ート数と入出力ピン数の制限の為、回路規模と浮動小数
の語長は比較的小さなもの（：限られている。このよう
な場合、前述した従来の多重精度浮動小数点演算の実現
上の問題点は特に顕著になる。集積回路にはそれを多数
個用いることによって同一構造の回路を反復的に使用で
きるという利点があるが、従来この利点を利用して単一
演算器の能力を越えるような多重精度浮動小数点加算回
路現するような方法は知られていなかった０ 〔発明の目的〕 本発明は以上の６点に鑑みなされたもので、単一の単精
度浮動小数点加算回路の能力を越えるような２倍精度の
みならず、任意語長の多重精度浮動小数点加算金、隣接
間にのみ結合路を持つ一次元的３二配列された複数個の
単精度浮動小数点加算回路の並列動作によって実現する
ことζ：よって演算速度の高速化と回路の柔軟性と拡張
可能性とを持つた多重精度浮動小数点加算回路を提供す
ることを目的としている。
小数点演算回路が十分に実現できるようになったが、ゲ
ート数と入出力ピン数の制限の為、回路規模と浮動小数
の語長は比較的小さなもの（：限られている。このよう
な場合、前述した従来の多重精度浮動小数点演算の実現
上の問題点は特に顕著になる。集積回路にはそれを多数
個用いることによって同一構造の回路を反復的に使用で
きるという利点があるが、従来この利点を利用して単一
演算器の能力を越えるような多重精度浮動小数点加算回
路現するような方法は知られていなかった０ 〔発明の目的〕 本発明は以上の６点に鑑みなされたもので、単一の単精
度浮動小数点加算回路の能力を越えるような２倍精度の
みならず、任意語長の多重精度浮動小数点加算金、隣接
間にのみ結合路を持つ一次元的３二配列された複数個の
単精度浮動小数点加算回路の並列動作によって実現する
ことζ：よって演算速度の高速化と回路の柔軟性と拡張
可能性とを持つた多重精度浮動小数点加算回路を提供す
ることを目的としている。
本発明は４つの構成要件から成っている。以下において
これら構成要件についての解説を行う。
これら構成要件についての解説を行う。
本発明の第１の構成要件はＮ１精度浮動小数を互いにオ
ーバラップしないＮ個の単精度浮動小数の和で表わすこ
とである。
ーバラップしないＮ個の単精度浮動小数の和で表わすこ
とである。
符号ビットＳ、指数部Ｅ、及び最上位ビットが２ 桁で
語長がＮビットであるような仮数部Ｍより成る単精度浮
動小数を３項組（ＳｔＥ＋’ ）によって表わすことに
すると、例えば４倍精度浮動小数Ａは４つの単精度浮動
小数Ａ！＋Ａ！＋Ａ３．Ａ４によって次のように表わさ
れる： Ａ ＝ Ａｌ ＋ Ａ２ ＋ Ａｓ ＋ Ａ４第１図は
この状況を示したもので、仮数部を横長の長方形で表わ
し、指数部の値に基づく重みをつけて横に並べたもので
ある。
語長がＮビットであるような仮数部Ｍより成る単精度浮
動小数を３項組（ＳｔＥ＋’ ）によって表わすことに
すると、例えば４倍精度浮動小数Ａは４つの単精度浮動
小数Ａ！＋Ａ！＋Ａ３．Ａ４によって次のように表わさ
れる： Ａ ＝ Ａｌ ＋ Ａ２ ＋ Ａｓ ＋ Ａ４第１図は
この状況を示したもので、仮数部を横長の長方形で表わ
し、指数部の値に基づく重みをつけて横に並べたもので
ある。
本発明の第２の構成要件は、入力された２つの単精度浮
動小数Ａ、Ｈに対して厳密に正確な非正規化加算を実行
し、この結果として互いにオーバラップしない２つの単
精度浮動小数Ｃ，Ｄ（ただしＣＯＤとする）を出力する
機能を持っ浮動小数点加算回路を複数個から構成された
多重精度浮動小数点加算回路である。
動小数Ａ、Ｈに対して厳密に正確な非正規化加算を実行
し、この結果として互いにオーバラップしない２つの単
精度浮動小数Ｃ，Ｄ（ただしＣＯＤとする）を出力する
機能を持っ浮動小数点加算回路を複数個から構成された
多重精度浮動小数点加算回路である。
ここで非正規化加算とは２つの入力浮動小数の桁合わせ
処理の後、それぞれの仮数部全加算し、その結果最上位
桁よりキャリーが発生したときは仮数部加算結果を右１
ビツトシフトするとともに指数部の値を更新して仮数部
加算結果の正規化を行うが、これ以外の場合には仮数部
加算結果の正規化を行わない浮動小数点加算方式のこと
である。
処理の後、それぞれの仮数部全加算し、その結果最上位
桁よりキャリーが発生したときは仮数部加算結果を右１
ビツトシフトするとともに指数部の値を更新して仮数部
加算結果の正規化を行うが、これ以外の場合には仮数部
加算結果の正規化を行わない浮動小数点加算方式のこと
である。
２つの単精度浮動小数の厳密Ｃ正確な非正規化加算の意
味を図式的に示そう。第２図はこの状況を示したもので
、２つの単精度浮動小数Ａ、Ｂの可能な２通りの配置Ｃ
：対する厳密に正確な非正規化加算の結果である互いに
オーバラップのない２つの単精度浮動小数の図である。
味を図式的に示そう。第２図はこの状況を示したもので
、２つの単精度浮動小数Ａ、Ｂの可能な２通りの配置Ｃ
：対する厳密に正確な非正規化加算の結果である互いに
オーバラップのない２つの単精度浮動小数の図である。
ただし−膜性を失なうことなく（Ａの指数部）≧（Ｂの
指数部）を仮足している。第２図の（１）は２つの入力
浮動小数Ａ、Ｂにオーバラップがある場合を示している
。
指数部）を仮足している。第２図の（１）は２つの入力
浮動小数Ａ、Ｂにオーバラップがある場合を示している
。
この場合、仮数部加算結果が、キャリーが発生すること
があり、従って正規化の為２つの単精度加算結果Ｃ，Ｄ
について２通りの場合が生じる。これは第２図の（１）
におけるＬ）とＬＬ）とによって示されている。
があり、従って正規化の為２つの単精度加算結果Ｃ，Ｄ
について２通りの場合が生じる。これは第２図の（１）
におけるＬ）とＬＬ）とによって示されている。
同図においてＤの下位部分の斜線は、この部分の全ビッ
トがＯであることを意味している。第２図の（ＩＩ）は
２つの入力浮動小数Ａ、Ｈの間にオーバラップがない場
合を示している。この場合には実際の加算は行われず２
つの単精度加算結果Ｃ，Ｄとしてそれぞれ人力Ａ、Ｂが
そのまま出力される。
トがＯであることを意味している。第２図の（ＩＩ）は
２つの入力浮動小数Ａ、Ｈの間にオーバラップがない場
合を示している。この場合には実際の加算は行われず２
つの単精度加算結果Ｃ，Ｄとしてそれぞれ人力Ａ、Ｂが
そのまま出力される。
以上の説明で分かる通り、倍精度加算結果Ｃ十りはいか
なる場合にも正確に入力の和Ａ十Ｂに等しい。
なる場合にも正確に入力の和Ａ十Ｂに等しい。
本発明において、単精度浮動小数点加算とけオーバラッ
プについて制約のない２つの単精度浮動小数の和Ａ＋Ｂ
’ｒ互いにオーバラップのない２つの単精度浮動小数の
和Ｃ十〇へ変換することである。
プについて制約のない２つの単精度浮動小数の和Ａ＋Ｂ
’ｒ互いにオーバラップのない２つの単精度浮動小数の
和Ｃ十〇へ変換することである。
本発明の第３の構成要件は、Ｎ単精度浮動小数点加算回
路の構成要素であるＮ個の単精度浮動小数点加算回路の
間（−１１つの単精度浮動小数点加算回路のＡ入力とし
て上位段に位置する単精度浮動小数点加算回路のＤ出力
か又は外部からの単精度入力か又は自身のＤ出力の中か
ら選択でき、及び同じくＢ入力として自身のＣ出力か又
は外部からの単精度入力か又は下位段に位置する単精度
浮動小数点加算回路のＣ出力の中から選択できるような
データ経路が存在することである。
路の構成要素であるＮ個の単精度浮動小数点加算回路の
間（−１１つの単精度浮動小数点加算回路のＡ入力とし
て上位段に位置する単精度浮動小数点加算回路のＤ出力
か又は外部からの単精度入力か又は自身のＤ出力の中か
ら選択でき、及び同じくＢ入力として自身のＣ出力か又
は外部からの単精度入力か又は下位段に位置する単精度
浮動小数点加算回路のＣ出力の中から選択できるような
データ経路が存在することである。
第３図はこの状況金示したもので、４倍精度浮動小数加
算の為の結合路が描かれている。図において３１，３２
，３３．３４はそれぞれ本発明の第２の構成要件を満足
する４つの単精度浮動小数点加算回路である。
算の為の結合路が描かれている。図において３１，３２
，３３．３４はそれぞれ本発明の第２の構成要件を満足
する４つの単精度浮動小数点加算回路である。
個々の単精度浮動小数点加算回路の人人力、Ｂ入力のそ
れぞれは、本発明の第３の構成要件を満たす為に３人力
１出力のデータセレクタ３５，３６゜３７．３８，３９
，４０，４１．４２を持っている。
れぞれは、本発明の第３の構成要件を満たす為に３人力
１出力のデータセレクタ３５，３６゜３７．３８，３９
，４０，４１．４２を持っている。
本発明の第４の構成要件は、本発明を構成する複数の浮
動小数点加算器のうち、少なくとも最上段（−位置する
浮動小数点加算器は、入力された非正規化浮動小数全正
規化して出力する正規化演算機能を持つことである。こ
れは第３図において浮動小数点加算器３１が正規化演算
機能を持つことに相当する。
動小数点加算器のうち、少なくとも最上段（−位置する
浮動小数点加算器は、入力された非正規化浮動小数全正
規化して出力する正規化演算機能を持つことである。こ
れは第３図において浮動小数点加算器３１が正規化演算
機能を持つことに相当する。
〔発明の効果〕
本発明の第２の構成要件で述べた単精度の非正規化加算
を単位ステップとし、正規化演算も同じく単位ステップ
で実行されると仮足すると、本発明の実施によってＮ重
精度の正規化浮動小数点加算が３Ｎステツプで実行でき
るようになる。
を単位ステップとし、正規化演算も同じく単位ステップ
で実行されると仮足すると、本発明の実施によってＮ重
精度の正規化浮動小数点加算が３Ｎステツプで実行でき
るようになる。
本発明によれば、単一浮動小数点加算器の能力を越える
ような多重精度浮動小数点加算全複数個の浮動小数点加
算器の並列動作によって実現する為、従来の多重精度浮
動小数点加算よりも高速であり、また浮動小数点加算器
の数を増化させることによって２倍精度のみならず任意
の多重精度浮動小数点加算が実現可能になる。
ような多重精度浮動小数点加算全複数個の浮動小数点加
算器の並列動作によって実現する為、従来の多重精度浮
動小数点加算よりも高速であり、また浮動小数点加算器
の数を増化させることによって２倍精度のみならず任意
の多重精度浮動小数点加算が実現可能になる。
また、本発明の構成要素でおる複数個の浮動小数点演算
回路は、すべてを同一構成とすることが可能なため、集
積回路化され次浮動小数点加算回路を複数個用いること
によって、容易に本発明を実現できる。
回路は、すべてを同一構成とすることが可能なため、集
積回路化され次浮動小数点加算回路を複数個用いること
によって、容易に本発明を実現できる。
また、本発明では構成要素である複数個の浮動小数点演
算回路間の結合が１次元的な隣接間どおしの単純な結合
である為、後からの演算精度の増化の要求Ｃ二対して新
たな浮動小数点加算回路を追加して簡単にこれに答える
ことができる。
算回路間の結合が１次元的な隣接間どおしの単純な結合
である為、後からの演算精度の増化の要求Ｃ二対して新
たな浮動小数点加算回路を追加して簡単にこれに答える
ことができる。
以下において、本発明の実施例について説明する。
ここに示す実施例は４つの単精度浮動小数点加算器を第
３図に描かれている結合路によって構成した４倍精度浮
動小数点加算器である。
３図に描かれている結合路によって構成した４倍精度浮
動小数点加算器である。
本実施例の構成要素である個々の単精度浮動小数点加算
器は、前述したように、非正規化加算機能と正規化演算
機能を持つ。本実施例（二おける非正規化演算機能は、
２つの単精度入力（８７１，ＥＡ。
器は、前述したように、非正規化加算機能と正規化演算
機能を持つ。本実施例（二おける非正規化演算機能は、
２つの単精度入力（８７１，ＥＡ。
ＭＡ）及び（ＳＢ、ＥＢ、ＭＢ）に対して厳密に正確な
非正規化加算を実行して、２つの単精度演算結果（Ｓｃ
ｌＦＣ，Ｍｃ）及び（５ＤｉＤ、ＭＤ） ｋ出カーｊ
ルモ（７）テ！り、また、正規化演算機能はＢ入力（Ｓ
ｎ、ｌｉｎ＋Ｍｎ） ’に正規化してＤ出力（ＳＤ、Ｅ
ＤＩＭＤ）として出力するものである。このような浮動
小数点加算回路は、従来の浮動小数点加算回路の拡張と
して容易に実現でき、当該業者には明らかなので明示し
ない。
非正規化加算を実行して、２つの単精度演算結果（Ｓｃ
ｌＦＣ，Ｍｃ）及び（５ＤｉＤ、ＭＤ） ｋ出カーｊ
ルモ（７）テ！り、また、正規化演算機能はＢ入力（Ｓ
ｎ、ｌｉｎ＋Ｍｎ） ’に正規化してＤ出力（ＳＤ、Ｅ
ＤＩＭＤ）として出力するものである。このような浮動
小数点加算回路は、従来の浮動小数点加算回路の拡張と
して容易に実現でき、当該業者には明らかなので明示し
ない。
以上によって、本実施例の構成が示された。
本実施例では、４つの単精度浮動小数が同一クロックに
同期しながら並列に動作し、個々の単精度加算器は、１
クロツクにつき１回の非正規化加算又は正規化演算？行
う。
同期しながら並列に動作し、個々の単精度加算器は、１
クロツクにつき１回の非正規化加算又は正規化演算？行
う。
本実施例による２つの４倍精度浮動小数Ａ ＝ Ａ。
＋ Ａｙｌ−Ａｓ＋Ａ４ 、 Ｂ ＝ Ｂｔ＋ｎ＝＋
Ｂ３＋ Ｂ４の４倍精度浮動小数点加算の実行手順は次
のとおりである。ただし当然のことながらＡＩ 、 Ａ
ｘ 、 Ａｓ 、 Ａ４の間にはオーバラップがなく、
また、Ｂｌ 、Ｂ２ ＋ Ｂ３ ＋ Ｂ４の間にもオー
バラップがないことを仮定している：４４倍精浮動小数
点加算の実行手順 上式において、１ステツプにつき、４つの演算が描かれ
ているが、これらは本実施例の４つの浮勤小数点演算回
路が同一クロックで同時に実行するものである。
Ｂ３＋ Ｂ４の４倍精度浮動小数点加算の実行手順は次
のとおりである。ただし当然のことながらＡＩ 、 Ａ
ｘ 、 Ａｓ 、 Ａ４の間にはオーバラップがなく、
また、Ｂｌ 、Ｂ２ ＋ Ｂ３ ＋ Ｂ４の間にもオー
バラップがないことを仮定している：４４倍精浮動小数
点加算の実行手順 上式において、１ステツプにつき、４つの演算が描かれ
ているが、これらは本実施例の４つの浮勤小数点演算回
路が同一クロックで同時に実行するものである。
上式において左辺の＋は前述した厳密に正確な非正規化
加算全意味し、右辺の＋はその結果でおるオーバラップ
のない２つの単精度浮動小数を意味している。また左辺
のｎｏｒｍａｌｉｚｅは正規化演算であり、ｎｏｐはそ
の区間の演算は結果（二影響しないことを意味している
。
加算全意味し、右辺の＋はその結果でおるオーバラップ
のない２つの単精度浮動小数を意味している。また左辺
のｎｏｒｍａｌｉｚｅは正規化演算であり、ｎｏｐはそ
の区間の演算は結果（二影響しないことを意味している
。
４倍精度浮動小数点加算は全体で１２ステツプかかり、
最終結果である４つの単精度浮動小数Ｑｌ。
最終結果である４つの単精度浮動小数Ｑｌ。
（ｈ、Ｑｓ、Ｇ４は互いにオーバラップがない正規化さ
れた４倍精度浮動小数である。しかし、この４倍精度加
算結果Ｑｌ＋ Ｑｚ＋ Ｑａ＋ Ｇ４は正確な入力４倍
精朋浮動小数の和Ａ＋１１１とは一致せず、最下位２゜
３ビツト程に誤差を含んでいるが、これは問題（二なら
ないであろう。
れた４倍精度浮動小数である。しかし、この４倍精度加
算結果Ｑｌ＋ Ｑｚ＋ Ｑａ＋ Ｇ４は正確な入力４倍
精朋浮動小数の和Ａ＋１１１とは一致せず、最下位２゜
３ビツト程に誤差を含んでいるが、これは問題（二なら
ないであろう。
第４図は上述しｆｃ４倍精度加算の演算手順のデータフ
ローを描いたものである。図Ｃ二おいて（１）から＠の
数字は各実行ステップ全意味し、５１，５２゜５３．５
４で示される破線の枠はそれぞれの演算器の時間を追っ
た処理内容を示している。破線の枠をまたぐデータ経路
は異なる演算器間のデータ通信を意味する。図によって
分かる通り、すべてのブタ通信は隣接演算器間のデータ
通信である。
ローを描いたものである。図Ｃ二おいて（１）から＠の
数字は各実行ステップ全意味し、５１，５２゜５３．５
４で示される破線の枠はそれぞれの演算器の時間を追っ
た処理内容を示している。破線の枠をまたぐデータ経路
は異なる演算器間のデータ通信を意味する。図によって
分かる通り、すべてのブタ通信は隣接演算器間のデータ
通信である。
演算手順は桁合わせ加算処理とキャリー伝播加算／正規
化処理の２つに分割できる。
化処理の２つに分割できる。
第１段回の桁合わせ加算処理は入力Ａ ＝ Ａ１＋Ａ！
十Ａ３ ＋Ａ４及びＢ ＝ Ｂｌ ＋Ｂｔ ＋Ｂｓ十Ｂ
４ から中間結果Ｃ１１Ｅｔ、Ｇ３．工４ ’ｆｃ得る
までの処理である。中間結果Ｃ１十Ｅ、＋Ｇ、＋ Ｉ４
は近似的に入力の和Ａ十Ｂに等しい。最大位２，２ビッ
ト程の誤差はＤ５． Ｆ、 。
十Ａ３ ＋Ａ４及びＢ ＝ Ｂｌ ＋Ｂｔ ＋Ｂｓ十Ｂ
４ から中間結果Ｃ１１Ｅｔ、Ｇ３．工４ ’ｆｃ得る
までの処理である。中間結果Ｃ１十Ｅ、＋Ｇ、＋ Ｉ４
は近似的に入力の和Ａ十Ｂに等しい。最大位２，２ビッ
ト程の誤差はＤ５． Ｆ、 。
Ｈｓ＋Ｊｓ全無視していることから生じる。これらもま
た前記中間結果に加算して正確に入力の和に一致させる
ことも可能であるが、こうすると演算ステップ数がかな
り増加する。
た前記中間結果に加算して正確に入力の和に一致させる
ことも可能であるが、こうすると演算ステップ数がかな
り増加する。
中間結果Ｃ１＋ Ｆ、ｔ＋ Ｇ３＋ Ｉ ａは近似的Ｃ
入力の和に等しいのであるが、各単精度浮動小数の間に
オーバラップが存在する可能性がおる。しかしどのよう
な入力の組み合わせに対してもオーバラップは高々１ビ
ツトである。また中間結果Ｃ１＋Ｅ！十Ｇ！＋Ｉ４は正
規化されていない。１ 第２段回のキャリ伝播加算／正規化処理は中間結果Ｃｔ
＋Ｅｔ＋Ｇｓ＋ Ｉ４から和を一定に保ちながら互いに
オーバラップがなく、かつ正規化された最終結果Ｑｔ＋
（ｈ＋（ｈ＋Ｑ４ｉ得る為の処理手順である。
入力の和に等しいのであるが、各単精度浮動小数の間に
オーバラップが存在する可能性がおる。しかしどのよう
な入力の組み合わせに対してもオーバラップは高々１ビ
ツトである。また中間結果Ｃ１＋Ｅ！十Ｇ！＋Ｉ４は正
規化されていない。１ 第２段回のキャリ伝播加算／正規化処理は中間結果Ｃｔ
＋Ｅｔ＋Ｇｓ＋ Ｉ４から和を一定に保ちながら互いに
オーバラップがなく、かつ正規化された最終結果Ｑｔ＋
（ｈ＋（ｈ＋Ｑ４ｉ得る為の処理手順である。
中間結果Ｃ１＋ｇ鵞＋Ｇ、、ｙｌ−Ｉ４の正規化状態が
どのようなものであっても、前述した処理手順によって
、この第２段回のキャリ伝播加算／正規化処理は正しく
行われ、最終結果として正規化された４倍精度浮動小数
Ｑｓ＋ （ｈ＋ Ｑ！＋ Ｇ４を得ることができる。
どのようなものであっても、前述した処理手順によって
、この第２段回のキャリ伝播加算／正規化処理は正しく
行われ、最終結果として正規化された４倍精度浮動小数
Ｑｓ＋ （ｈ＋ Ｑ！＋ Ｇ４を得ることができる。
以上により、本実施例の動作説明を終える。
本実施例によれば、単精度浮動小数点加算を単位ステッ
プとすると、４倍精度浮動小数点加算が１２ステツプで
実行できる。また本実施例では構成要素である単精度浮
動小数点加算回路間の結合路が隣接間のみの単純な結合
の為、新たな単精度加算回路をいくつでも追加して、任
意に演算精度を増加させることができる。更に本実施例
では演算精度の柔軟な制御が可能である。例えば、実施
例が８個の演算回路を含むとき、１コの８倍精度浮動小
数点加算回路、２つの４倍精度浮動小数点加算回路、４
つの２倍精度浮動小数点加算回路、又は８つの単精度浮
動小数点加算回路のどれ（二対しても簡単Ｃ：変更でき
る。
プとすると、４倍精度浮動小数点加算が１２ステツプで
実行できる。また本実施例では構成要素である単精度浮
動小数点加算回路間の結合路が隣接間のみの単純な結合
の為、新たな単精度加算回路をいくつでも追加して、任
意に演算精度を増加させることができる。更に本実施例
では演算精度の柔軟な制御が可能である。例えば、実施
例が８個の演算回路を含むとき、１コの８倍精度浮動小
数点加算回路、２つの４倍精度浮動小数点加算回路、４
つの２倍精度浮動小数点加算回路、又は８つの単精度浮
動小数点加算回路のどれ（二対しても簡単Ｃ：変更でき
る。
第１図は４つの単精度浮動小数の和によって表わされた
４倍精度浮動小数を図式的（二示す図、第２図は２つの
単精度浮動小数の厳密に正確な非正規化加算を説明する
ための図、第３図は本発明の実施例としての４つの単精
度浮動小数点加算器を含む４倍精度浮動小数点加算回路
の構成図、第４図は本発明の実施例によって４倍精度浮
動小数点加算を実現する為の処理手順のデータフロー図
、３１．３２，３３，３４はそれぞれ単精度浮動小数点
加算回路、３５，３６，３７，３８，３９，４０，４１
．４２は３人力から１出力を選択するデータセレクタで
ある。 代理人 弁理士 則 近 憲 佑 （ほか１名）第１図 第２図 ＋ １３ （Ｍ ） 第３図 第４図
４倍精度浮動小数を図式的（二示す図、第２図は２つの
単精度浮動小数の厳密に正確な非正規化加算を説明する
ための図、第３図は本発明の実施例としての４つの単精
度浮動小数点加算器を含む４倍精度浮動小数点加算回路
の構成図、第４図は本発明の実施例によって４倍精度浮
動小数点加算を実現する為の処理手順のデータフロー図
、３１．３２，３３，３４はそれぞれ単精度浮動小数点
加算回路、３５，３６，３７，３８，３９，４０，４１
．４２は３人力から１出力を選択するデータセレクタで
ある。 代理人 弁理士 則 近 憲 佑 （ほか１名）第１図 第２図 ＋ １３ （Ｍ ） 第３図 第４図
Claims (1)
- 【特許請求の範囲】 Ｎ重精度浮動小数を互いにオーバラップのないＮ個の単
精度浮動小数の和として表現し、前記形式の２つのＮ重
精度浮動小数に対するＮ重精度浮動小数点加算を行う為
にＮ個の縦続に接続された単精度浮動小数点加算回路を
含み、 個々の単精度浮動小数点加算回路−は、入力され７’ｃ
２つの単精度浮動小数Ａ、Ｈに対して厳密に正確な非正
規化加算の結果として互いにオーバラップのない２つの
単精度浮動小数Ｃ、Ｄ（ただしＣ〉Ｄとする）を出力す
る機能を持ち、 前記Ｎ個の単精度浮動小数点加算回路のそれぞれのへ入
力として上位段に位置する単精度浮動小数点加算回路の
Ｄ出力又は外部からの単精度入力又は自身のＤ出力の中
から選択でき、及びＮ個の単精度浮動小数点加算回路の
Ｂ入力として自身のＣ出力又は外部からの単精度入力又
は下位段に位置する単精度浮動小数点加算回路のＣ出力
の中から、選択できるような単精度浮動小数点加算回路
間のデータ経路が存在し、 更に最上位段４二位置する単精度浮動小数点加算回路は
入力単精度浮動小数に対して正規化された単精度浮動小
数を出力する機能を持つこと、を特徴とした多重精度浮
動小数点加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071751A JPS60217435A (ja) | 1984-04-12 | 1984-04-12 | 多重精度浮動小数点加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071751A JPS60217435A (ja) | 1984-04-12 | 1984-04-12 | 多重精度浮動小数点加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217435A true JPS60217435A (ja) | 1985-10-31 |
Family
ID=13469544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071751A Pending JPS60217435A (ja) | 1984-04-12 | 1984-04-12 | 多重精度浮動小数点加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217435A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222225B2 (en) | 1995-08-16 | 2007-05-22 | Microunity Systems Engineering, Inc. | Programmable processor and method for matched aligned and unaligned storage instructions |
| US7849291B2 (en) | 1995-08-16 | 2010-12-07 | Microunity Systems Engineering, Inc. | Method and apparatus for performing improved group instructions |
| US8289335B2 (en) | 1995-08-16 | 2012-10-16 | Microunity Systems Engineering, Inc. | Method for performing computations using wide operands |
-
1984
- 1984-04-12 JP JP59071751A patent/JPS60217435A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222225B2 (en) | 1995-08-16 | 2007-05-22 | Microunity Systems Engineering, Inc. | Programmable processor and method for matched aligned and unaligned storage instructions |
| US7260708B2 (en) | 1995-08-16 | 2007-08-21 | Microunity Systems Engineering, Inc. | Programmable processor and method for partitioned group shift |
| US7353367B2 (en) | 1995-08-16 | 2008-04-01 | Microunity Systems Engineering, Inc. | System and software for catenated group shift instruction |
| US7386706B2 (en) | 1995-08-16 | 2008-06-10 | Microunity Systems Engineering, Inc. | System and software for matched aligned and unaligned storage instructions |
| US7660972B2 (en) | 1995-08-16 | 2010-02-09 | Microunity Systems Engineering, Inc | Method and software for partitioned floating-point multiply-add operation |
| US7818548B2 (en) | 1995-08-16 | 2010-10-19 | Microunity Systems Engineering, Inc. | Method and software for group data operations |
| US7849291B2 (en) | 1995-08-16 | 2010-12-07 | Microunity Systems Engineering, Inc. | Method and apparatus for performing improved group instructions |
| US7987344B2 (en) | 1995-08-16 | 2011-07-26 | Microunity Systems Engineering, Inc. | Multithreaded programmable processor and system with partitioned operations |
| US8117426B2 (en) | 1995-08-16 | 2012-02-14 | Microunity Systems Engineering, Inc | System and apparatus for group floating-point arithmetic operations |
| US8289335B2 (en) | 1995-08-16 | 2012-10-16 | Microunity Systems Engineering, Inc. | Method for performing computations using wide operands |
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