JPH02278382A - 図形処理装置用の演算論理機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、図形処理装置用演算論理機構（ＡＬＵ）の動
作に関する。

Ｂ、従来の技術 ］ンピュータの中心機能は、その記憶装置に記憶されて
いるデータに対して算術演算及び論理演算を実行するこ
とを必要とする。演算論理機構がこのような演算の基礎
となっている。データを演算論理機構に供給し、算術演
算または論理演算を実行し、結果として得られたデータ
・セットを演算論理機構からコンピュータ・システム内
の他の場所に転送して、そこで利用する。

２進加算機構は、当技術分野で周知であり、演算論理機
構の「中核」機能を果たしている。２進加算機構は、接
続されたビット段（加算機構）の連鎖（桁上げ鎖）から
構成されている。連鎖の始めにある最下位段を（通常は
、全加算機構ではなく、半加算機構）除けば、この加算
機構は、加え合わそうとする２ビツトと前段からの桁上
げの３つの入力を受は取る。和と次段に出力される桁上
げの２つの出力が生成される。それによって後続段の桁
上げが生じ、以下同様にして２進加算機構中を「リップ
ル」する。

従来技術では、桁上げ連鎖伝播を加速することにより、
演算論理機構の処理速度を上げることに努力が集中され
てきた。フランス特許出願筒２５７０８５１号は、演算
論理機構がそれぞれ上位ビットの２つのセル群に分割さ
れているシステムを８す載している。下位ビットでの計
算と桁上げは上記のような通常のやり方に従っているが
、上位群では、計算用と桁上げ伝播用の２つの連鎖が並
列に働く。これらの上位連鎖の一方が初期人力１を受は
取り、他方が初期人力Ｏを受は取る。次いで、それぞれ
、連鎖の上位部分の結果を計算する。マルチプレクサが
、下位ビット計算から真の桁上げ値を受は取り、正確な
上位計算を選択する。

Ｃ９発明が解決しようとする課題 上記の従来技術は、桁上げ連鎖の固定した分割だけが可
能であり、結局の所、最悪の場合には、連鎖の全長を利
用して１回の演算を実行する。桁上げ連鎖を独立したい
くつかの長さに分割して、演算論理機構が個々の演算を
独立して実行できるようにすることがしばしば望ましい
。従来の演算論理機構では、これは桁上げ連鎖を何回か
通過しないと実現できず、関連するシフト及びマスク計
算が必要である。

たとえば、図形処理装置では、画素（ピクセル）を表す
。たとえば、１．２．４、または８ビツトなど、可変長
のデータに対して演算を実行できることがしばしば望ま
しい。本発明の目的は、一般の用途に使用できるが、可
変サイズのビット・フィールドに対して同時演算が実行
できる図形処理装置用で使用すると特に仔利な演算論理
機構を提供することにある。

０６課題を解決するための手段 本発明の本質は、桁上げ連鎖選択機構を用いた桁上げ連
鎖のプログラマブル細分割により、演算論理機構が、よ
り大きなワード内のそれぞれ可変サイズの多数のビット
・フィールドに対し同時に演算を行なえるようにするこ
とにある。

本発明によると、図形処理装置用の演算論理機構は、操
作しようとするデータがその中に供給される、一連のビ
ット段から成る桁上げ連鎖を含み、この連鎖を可変長さ
の可変数の別々のビット・フィールドに細分割して、各
ビット・フィールドごとに独立したデータ操作が同時に
実行できるようにする手段を特徴としている。

桁上げ連鎖が一連のビット・フィールドに細分割されて
、各ビット・フィールドごとに独立して同時にデータ操
作が行なえるようになっている、ディジタル式演算論理
機構が開示される。桁上げ連鎖の分割は、桁上げ連鎖の
各段（ＦＡ）の間に１つずつＥａされた、１連のマルチ
プレクサから構成される桁上げ連鎖選択機構によって実
現される。各マルチプレクサは、２つのデータ入力を有
し、その１つが桁上げ連鎖の次の段への桁上げを形成す
る。選択された桁上げによって、計算が続行され、ある
いはビット・フィールドの終端が定義されて、次のビッ
ト・フィールドの最下位ビットが形成される。マルチプ
レクサによる、こうした桁上げの選択は、プログラマブ
ル・レジスタの制御下で行なわれ、したがって桁上げ連
鎖の可変分割が可能となる。

本発明の好ましい実施例では、演算論理機構は図形処理
装置の一部であり、本発明のこのような実施例を、例と
して、添付の図面を参照しながら説明することにする。

Ｅ、実施例 第１図に、図形表示システムの全般的設計を示す。ビッ
ト・マツプ１は、イメージ表示システム２によって読み
取られたデータを記憶するが、表示画面上のピクチャを
制御するため電子ビーム偏向信号と同期させることがで
きる（出力３及び４）。最も簡単な場合、各ビットが表
示される１ビクセル（画素）に対応している。より精巧
な図形表示システムでは、各画素の表示特性を制御する
ために、数ビットのデータが必要である。

図形アプリケーションに共通の要件は、１組の演算を画
素に対して実行できることである。その場合、２つのオ
ペランドは、原始画素データ（新データ）、及びビット
・マツプ１中に既に存在する背景画素データである。次
にその結果を使って、画面上のピクチャの性質を制御す
る。演算論理機構５を利用してビット・マツプ１に記憶
されたデータを修正し、ミックスと呼ばれる論理機能ま
たは算術機能を用いて原始画素データを背景画素データ
と組み合わせることができる。

論理的ミックスは、各ビットに対して独立に作用し、算
術的ミックスはビット群に作用する。たとえば、加算型
ミックスは、データを演算論理機構５の桁上げ連鎖６に
供給しく第２図）、桁上げＣを演算に参加するすべての
ビット間で伝播することを必要とする。桁上げ連鎖６を
互いに独立して働く別々のビット・フィールドに分割す
ることにより、演算論理機構５がより小さなピクセルに
対して作用し、または画素値を別々の成分に分割するこ
とができるようになる。たとえば、１６ピツトの演算論
理機構は、同時に４個の４ビツト画素に作用し、また個
々の画素の光の赤、青、緑の各成分の強度を表す３つの
フィールドに作用することができる（この型式の画素に
適用される算術演算は、３成分に独立して作用しなけれ
ばならない。

そうでないと、結果は無意味になる）。

桁上げ連鎖６を独立なビット・フィールドに細分割する
には、桁上げ連鎖選択機構７をプログラマブル・レジス
タ８の制御下で利用する。第２図は、桁上げ連鎖選択機
構７の基本ユニット９を示す。桁上げ連鎖６の各全加算
機構ＦＡの前にユニットが１個ずつ配置されている。つ
まり、桁上げ連鎖かにビット幅の場合、（連鎖のどちら
かの端で行なえる単純化を無視すると）ｋ個の基本ユニ
ットが必要である。加え合わそうとする数（Ａ及びＢ）
の２ビツトを、先行する桁上げ連鎖選択機構９から供給
される桁上げＣｉと並べて、桁上げ連鎖６の各段ＦＡに
入力する。ＦＡ段からの出力は、計算の結果Σと、次の
桁上げ連鎖選択機構に供給される桁上げ連鎖ＣＯである
。各基本ユニット９は、マルチプレクサとして動作し、
２つのデータ入力を宵する。ゼロは、キャリー・イン・
ビットＯを示すＣ１（０）を選択し、１は、Ｃｏ（ｎ−
１）（キャリー・アウト・ビット（ｎ−１））を選択す
る。結果はＣ１（ｎ）である。

桁上げ連鎖選択をプログラム制御下に置く制御線が、ｋ
ビット幅のレジスタから出ている。桁上げ連鎖選択レジ
スタ８のビットｎにＯを置くと、ビットｎ−１がフィー
ルドｎないしｍの最上位ビットになる。ただし、ｍは、
制御レジスタ中でＯとなる次のビットであり、（ｍ　−
ｎ　）はフィールドの幅である。第１図では、Ｃｉ　（
０）は各フィールドの最下位ビット中の共通桁上げ連鎖
として示されているが、その値はフィールド間で変動す
ることができ、実行される演算にだけ依存する。たとえ
ば、加算では、これが０であることが必要であるが、減
算ではこれが１であることが必要である。従来技術の演
算論理機構は、プログラマブル・レジスタおよび桁上げ
連鎖選択機構を含まず、桁上げ連鎖の各段からの桁上げ
は、連鎖の隣の段に直接供給される。

本発明の別の実施例では、各ビット・フィールドの状況
、たとえば、フィールドのオーバーフローを指示する状
況を検出するために、システムに論理回路を組み込むこ
とができる（第３図）。第３図ニは、予備グループ１０
のマルチプレクサ１１が存在する意思外は、第２図のシ
ステムと同様な７ステムが示されている。各マルチプレ
クサは３つの可能な入力、つまり、制御レジスタＳから
の入力、加算機構段ＦＡからの桁上げ０１次のマルチプ
レクサからの反射桁上げＲＣを有する。制御線Ｓによっ
てＯが生成される場合、上記の前の実施例と同様に、ビ
ット・フィールドの終端が定義される。この場合、その
ビット・フィールドに対する最後の加算機構段ＦＡから
の桁上げＣが、ビット・フィールド１０中のすべてのマ
ルチプレクサ１１を介して供給され、このビット・フィ
ールドに対する反射桁上げＲＣを形成する。たとえば、
桁上げ連鎖の最終段の最終キャリー・アクトが１であっ
た場合、そのビット・フィールドがオーバーフローし、
このフィールドからの反射桁上げがすべて論理１になる
ことを示す。次いで、これらの反射桁上げＲＣを使って
、ビット・フィールドの加算機構段ＦＡからの結果Σの
代りに、飽和値を選択して、オーバーフローが発生した
ことを示すことができる。明らかに、ビット・フィール
ドの最終加算機構段からのキャリー・アウトがＯであっ
た場合には、反射桁上げはＯとなり、それらがシステム
によって（たとえばアンダーフローを示すために）利用
できる。

以上、桁上げ連鎖選択機構がプログラマブル・レジスタ
によって制御され、演算論理機構の細分割がプログラム
制御下で動的に可変となっているシステムについて説明
した。このシステムは、並列画素処理を可能にし、した
がってより高速な演算論理機構データ・スルーブツトを
可能にする。

たとえば、桁上げ連鎖選択機構を備えた３２ビット演算
論理機構は８個の４ビツト画素を並列的に処理すること
ができ、したがって、従来の演算論理機構よりも８倍速
い。このシステムは、また、画素値を別々の成分に細分
割することができる。

例を挙げると、桁上げ連鎖選択機構を備えた３２ビット
幅の演算論理機構は、それぞれが線用の６ビツトと赤及
び青用の５ビツトに細分割されている、２個の１６ビツ
ト幅の画素を並列に処理することができ、したがって、
少なくとも従来の演算論理機構よりも６倍速い。説明が
わかりやすいように、簡単なシステムについて説明した
が、当業者には明らかなように、上記の細分割された桁
上げ連鎖システムを高速桁上げ機構と一緒に使用して、
演算論理機構の効率をさらに上げることが可能である。

限られた１組の値のみが制御レジスタ中で許されるよう
に桁上げ連鎖選択機構を簡略化した、桁上げ連鎖選択機
構の１バージヨンを、１６ビツト幅の演算論理機構で実
施した。それらの値は、別の制御レジスタから有効に復
号されて、演算論理機構を１画素当り８ビツト、４ビツ
ト、２ビツトに区分するのに必要な値を与える。１画素
当り１ビツトの算術演算は、論理的ミックスが利用でき
るので、不要である。

画素データに基づくシステムでこの機構を実施すること
に注意を集中してきたが、同じ原理が桁上げ連鎖の細分
割によって複数のフィールドが同時に処理できるように
なっているどのようなディジタル式演算論理機構にも適
用できる。

Ｆ０発明の効果 本発明により、演算論理機構がより大きなワード内のそ
れぞれ可変サイズの多数のビット・フィールドに対して
同時に演算を行なえるようになった。

【図面の簡単な説明】

第１図は、図形処理システムの概略ブロック図である。 第２図は、演算論理機構の一部を示す説明図である。 第３図は、追加の回路を含む演算論理機構の一部を示す
説明図である。 １・・・・ビット・マツプ、２・・・・イメージ表示シ
ステム、５・・・・演算論理機構（ＡＬＵ）、８・・・
・桁上げ連鎖、７・・・・桁上げ連鎖選択機構、８・・
・・プログラマブル・レジスタ、９・・・・基本ユニッ
ト、１１・・・・マルチプレクサ。 出頭式　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名）

Claims (1)

【特許請求の範囲】
1. 操作すベきデータが供給される一連のビット段から成る
   桁上げ連鎖を含み、連鎖を任意の長さの可変数の別々の
   ビット・フィールドに細分割して、各ビット・フィール
   ドで同時に独立したデータ操作が実行できるようにする
   手段を有することを特徴とする、図形処理装置用の演算
   論理機構。