JPS6236255B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は２進数の乗算回路に関する。 情報処理装置における中央処理装置の処理能力
を評価する場合、算術演算命令の性能を評価の対
象として用いられる場合がる。もちろん算術演算
命令の性能が計算機処理能力を代表するものでは
あり得ないが、目安として今後とも評価基準の一
つとして使用されよう。算術演算命令の中でも特
に乗算命令はその代表格であり、乗算命令の高速
化にいろいろな工夫がなされている。 ２進数の乗算命令の高速化に関してはいろいろ
な方式があり、一長一短がある。特に最も簡単な
高速化手段として４進乗法が知られている。この
４進乗法によれば、乗数の２ビツトを同時に処理
するため、１ビツト処理に対して約２倍の性能が
得られる。 第１図に、４進乗法による従来の乗算回路を示
す。同図において、１０は部分積（中間結果）が
格納されるレジスタである。このレジスタ１０の
内容は演算開始前にクリアされる。１１は被乗数
が格納されるレジスタである。１２は乗数が格納
されるレジスタである。このレジスタ１２は演算
サイクル毎に２ビツト右シフトする機能を有して
いる。１３は１ビツトの拡張ビツトである。１４
はレジスタ１２の下位２ビツトと拡張ビツト１３
の計３ビツトをデコードするデコーダである。こ
のデコーダ１４の出力によつて加減算数の選択
と、加算あるいは減算モードの決定が行なわれ
る。１５はセレクタ、１６は演算回路、例えば加
減算回路、１７は被乗数の倍数が選択出力される
セレクタである。なお、１倍の被乗数はレジスタ
１１に格納されている被乗数をそのままセレクタ
１７を介して出力することにより得られる。２倍
の被乗数はレジスタ１１に格納されている被乗数
を１ビツト左にシフトし、セレクタ１７を介して
出力することにより得られる。 次に、第１図の動作を、被乗数５（２進数
0101）、乗数７（２進数0111）を一例にとつて説
明する。まず、演算の開始時に、被乗数５、乗数
７の２進数がレジスタ１１，１２に格納される。
ところで乗数を２ビツトづつチエツクする乗算方
法では、その組み合せが以下の４通りである。 “00” （０を加える） “01” （被乗数×１を加える） “10” （被乗数×２を加える） “11” （被乗数×３を加える） 上記の組み合せのうち、“00”、“01”、“10”につ
いてはゼロ又は被乗数より作ることのできる倍数
を使用して部分積と加算することができる。しか
し“11”については被乗数×３のデータが必要と
なり、そのデータを作る為のハードウエアを持つ
必要が生じる。この問題を解決した４進乗法では
１ビツトの拡張ビツト１３を設けて、１ビツトオ
ーバーラツプした３ビツトのチエツク方式とな
る。そして、デコーダ１４に入力される３ビツト
のデータと、デコーダ１４の出力（即ち、加算す
べき被乗数の倍数および加算減回路１６の演算モ
ード）との関係は下表に示す通りとなる。

【表】 次に、乗数７（２進数“0111”）の場合、デコ
ーダ１４から得られる情報および加減算回路１６
における乗算動作を第２図を用いて説明する。 まず、レジスタ１２に格納されている乗数７
（0111）の下位２ビツト“11”と拡張ビツト１３
情報“０”とがデコーダ１４に入力される。上記
表から明らかなように、デコーダ１４から１倍
の被乗数を選択する情報と、減算モードの情報と
が出力される。そして、デコーダ１４からの選択
情報によりセレクタ１７から１倍の被乗数が加減
算回路１６のＹ端子に入力される。また加減算回
路１６のＸ端子にはレジスタ１０の“０”情報が
入力される。従つて、加減算回路１６はデコーダ
１４からの減算モード情報によりＸ―Ｙの減算処
理が実行される。実際には第２図のNo.１に示すよ
うに被乗数の２の補数をとつた加算処理が実行さ
れる。この演算で得られた部分積は２ビツトシフ
トされた後、セレクタ１５を介してレジスタ１０
に入力される。また、レジスタ１２の乗数は２ビ
ツトシフトされる。 次の演算サイクルでは１ビツトオーバーラツプ
した次の乗数３ビツト“011”がデコーダ１４に
てデコードされる。上記表から明らかなよう
に、この時デコーダ１４から２倍の被乗数を選択
する情報と、加算モードの情報とが出力される。
そして、デコーダ１４からの選択情報によりセレ
クタ１７から２倍の被乗数が加減算回路１６のＹ
端子に入力される。また、加減算回路１６のＸ端
子にはレジスタ１０に格納された部分積が入力さ
れる。従つて、加減算回路１６ではデコーダ１４
からの加算モード情報により、第２図No.２に示す
Ｘ＋Ｙの加算処理が実行される。この演算で得ら
れた部分積をシフトして、桁合せが行なわれた結
果が乗数結果35（２進数“100011”）となる。即
ち、乗数７に対して、第１回目の演算では被乗数
を―１倍し、第２回目の演算では被乗数を２倍し
たが、実際には２の重みを考えると８倍したこと
になる。そして、１回目の部分積と２回目の倍数
が加算されると（８倍の被乗数―１倍の被乗数）
＝７倍の被乗数となり、上記の乗算結果が求めら
れる。なお、乗算回数は乗数の有効桁数などから
求めることができるが、ここでは省略する。 しかし、上記した従来例ではハードウエア量が
多く、ま演算回路バスの伝播遅延時間に難点があ
つた。その理由は被乗数の倍数を作るセレクタ１
７を必要とすることにある。即ち、セレクタ１７
の為にハードウエア量が増え、更にセレクタ１７
の遅延時間が全体の演算サイクル時間に悪影響を
及ぼすことになる。 本発明は上記の実情に鑑みなされたもので、ハ
ードウエア量を少なくし、且つ高速乗算が行なえ
る乗算回路を提供することを目的とする。 第３図は本発明の乗算回路の一実施例を示すブ
ロツク図である。同図において第１図と同一部分
には同一番号を付して、その説明は省略する。た
だし、被乗数が格納されるレジスタ１１は左右１
ビツトのシフト機構を有している。即ち、レジス
タ１１に格納されている被乗数の内容をシフト機
能によつて、１倍の被乗数あるいは２倍の被乗数
とすることができる。２０は例えばＪ―Ｋフリツ
プフロツプである。このフリツプフロツプ２０は
演算開始前にリセツトされ、演算中はレジスタ１
１に格納されている被乗数の状態を表示する。例
えば、フリツプフロツプ１１のＱ出力が“１”の
時、レジスタ１１には２倍の被乗数が格納されて
いることを示す。また出力が“１”の時、レジ
スタ１１には１倍の被乗数が格納されていること
を示す。なお、フリツプフロツプ１１のＲ端子に
はリセツト信号が、またＣ端子にはクロツク信号
が印加される。３０，４０はANDゲートであ
る。ANDゲート３０はフリツプフロツプ２０の
Ｑ出力とデコーダ１４の１倍の倍数情報とのアン
ドをとる。ANDゲート４０はフリツプフロツプ
２０の出力とデコーダ１４の２倍数情報とのア
ンドをとる。このANDゲート３０の出力はレジ
スタ１１のシフトライトゲートSRに入力される
と共に、ORゲート５０に入力される。またAND
ゲート４０の出力はレジスタ１１のシフトレフト
ゲートSLに入力されると共に、ORゲート５０に
入力される。ORゲート５０の出力はフリツプフ
ロツプ２０のＪおよびＫ端子に入力される。即
ち、ORゲート５０から論理“１”の信号が出力
される時、クロツク信号と同期してフリツプフロ
ツプ１１の表示状態が反転される。 次に、上記した本発明の動作原理について説明
する。即ち、本発明ではある演算サイクルにおい
て、加減算処理が行なわれている時、同時に乗数
の次のチエツクすべき３ビツトがデコーダ１４で
デコードされる。そして、次のサイクルでは如何
なる倍数が選択されるべきであるかを前以つて決
定される。この決定に応じて、レジスタ１１の被
乗数をそのままにすべきか、それとも右あるいは
左に１ビツトシフトすべきかが、ANDゲート３
０，４０、フリツプフロツプ２０により決定さ
れ、その決定に基づきレジスタ１１の被乗数が更
新され、次の演算サイクルの倍数が作成される。 次に、乗数７（２進数0111）、被乗数５（２進
数0101）とした場合の乗算を説明することにす
る。演算の開始前に、フリツプフロツプ２０はリ
セツトされ、またレジスタ１１には１倍の被乗数
が格納される。そして、乗数の下位２ビツトと拡
張ビツト１３の３ビツト“110”がデコーダ１４
にてデコーダされ、表に示すように１倍の倍数
情報と減算モード情報がデコーダ１４から出力さ
れる。しかし、フリツプフロツプ２０がリセツト
されていることから、１倍の倍数情報がANDゲ
ート３０に入力されたとしても、ANDゲート３
０およびANDゲート４０は導通しない。従つ
て、レジスタ１１の被乗数は何も更新されず、そ
のまま、加減算回路１６のＹ端子へ入力される。
一方、加減算回路１６のＸ端子にはレジスタ１０
から最初の部分積「ゼロ」が入力される。そし
て、加減算回路１６では第２図No.１に示す１回目
の演算が行なわれる。 この演算動作と並行して、本発明ではレジスタ
１２の乗数が２ビツトシフトされ、次にチエツク
される３ビツトのデータがデコーダ１４に入力さ
れる。そして、次の演算サイクルにおけるレジス
タ１１の被乗数の倍数がデコーダ１４の出力に基
づき設定される。即ち、この例では次にチエツク
される３ビツトは“011”であるからデコーダ１
４から２倍の倍数情報が出力される。従つて、
ANDゲート４０が導通し、論理“１”の信号が
レジスタ１１のシフトレフトゲートSLに入力さ
れるため、レジスタ１１の被乗数は左に１ビツト
シフトされる。この結果、レジスタ１１には２倍
の被乗数が設定されたことになる。なお、AND
ゲートの出力信号がORゲート５０を介してフリ
ツプフロツプ２０のＪおよびＫ端子に入力される
ため、フリツプフロツプ１１はクロツク信号の入
力タイミングで反転し、セツト状態となる。従つ
て、フリツプフロツプ１１はレジスタ１１に２倍
の被乗数が設されていることを表示する。 そして、１回目の演算が終了すると、加減算回
路１６から得られる部分積は２ビツトシフトされ
た後、セレクタ１５を介してレジスタ１０に保持
される。しかして、既にレジスタ１１には２倍の
被乗数が設定されており、且つ、デコーダ１４か
ら加算モード情報出力が出力されているから、レ
ジスタ１０，１１のデータが加減算回路１６に入
力され、直ちに２回目の演算が開始される。２回
目の演算は第２図No.２に示す通りであり、この後
の処理も従来例と同様なので省略する。この動作
例では乗数の有効桁がもう存在しないので、次の
演算サイクルの為の被乗数の設定を行なわない
が、もし乗数の有効桁が存在する場合、２回目の
演算と並行して、上記と同様に次の演算サイクル
に備えて被乗数が設定される。 なお、フリツプフロツプ２０の状態と、デコー
ダ１４から得られる次の演算の倍数情報とによつ
て制御されるレジスタ１１の被乗数の更新内容は
下表に示す通りとなる。

【表】 また、次の演算サイクルにおける被乗数の値が
ゼロである場合は、デコーダ１４から加減算回路
１６へ０倍の倍数情報が出力される。この時、加
減算回路１６では演算動作が行なわれず、単にレ
ジスタ１１から出力された部分積が通過するだけ
の処理にとどまる。そして、加減算回路１６から
出力されたデータは２ビツトシフトされ、部分積
として再びレジスタ１１へ格納される。 以上、説明のように本発明によれば、演算の遅
延時間が短縮でき、しかもハードウエア量を少な
くした乗算回路を実現することができる。 なお、上記の実施例において加減算回路は単な
る加算回路であつてもよい。また実施例ではレジ
スタ１１に被乗数を格納するように説明したが、
レジスタ１１に乗数、レジスタ１２に被乗数をそ
れぞれ格納しても同じ処理が行なえる。また、本
発明の乗算回路は浮動小数点演算装置等にも適用
可能である。

【図面の簡単な説明】

第１図は従来の乗算回路の構成を示すブロツク
図、第２図は乗算回路の演算過程を示す図、第３
図は本発明の乗算回路の構成を示すブロツク図で
ある。 １０，１１，１２…レジスタ、１４…デコー
ダ、１６…加減算回路、２０…フリツプフロツ
プ、３０，４０…ANDゲート、５０…ORゲー
ト。

Claims (1)

1. 【特許請求の範囲】 １ 部分積が格納される第１のレジスタと、左右
   １ビツトのシフト機能を有するシフトレジスタで
   構成され被乗数が格納される第２のレジスタと、
   この第２のレジスタに何倍の被乗数が格納されて
   いるかを表示するフリツプフロツプと、前記第１
   および第２のレジスタから出力されたデータが入
   力され、所望の演算処理が実行される演算回路
   と、この演算回路で演算が実行されている時、前
   記フリツプフロツプから出力される倍数表示情報
   と乗数より得られる次の演算サイクルの倍数情報
   とにより前記第２のレジスタのシフトを制御する
   手段とを具備することを特徴とする乗算回路。 ２ 前記第２のレジスタに格納されている被乗数
   が前記シフト制御手段により右または左に１ビツ
   トシフトされた時、前記フリツプフロツプの表示
   内容を反転させることを特徴とする特許請求の範
   囲第１項記載の乗算回路。