JPS60144826A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS60144826A JPS60144826A JP42284A JP42284A JPS60144826A JP S60144826 A JPS60144826 A JP S60144826A JP 42284 A JP42284 A JP 42284A JP 42284 A JP42284 A JP 42284A JP S60144826 A JPS60144826 A JP S60144826A
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- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
- G06F7/5275—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products using carry save adders
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は乗数をリコードして複数回に分けて乗算処理を
行うよう圧したいわゆるリコード型乗算機能を有する演
算処理装置に関する。
行うよう圧したいわゆるリコード型乗算機能を有する演
算処理装置に関する。
従来技術
演算処理装置にあっては、演算データ幅が太きくなると
、ハードウェア等の容量に依存して一度に乗算を実行す
ることが困難となり、そのために乗数をリコードして複
数回に分けて乗算を行う構成をとる必要が生じる。例え
ば、被乗数（ｎビット）Ｘ乗数（ｍビット）の演算を考
えるに、乗算能力ｎｘｔビット（２５ｍ）の乗算器を使
用する場合、乗算器では一度にｎｘｔビットの値しか生
成することができない。そこで、ｍビットの乗数を複数
回に分けてリコードし乗ａ器に与える必要が生じること
になる。
、ハードウェア等の容量に依存して一度に乗算を実行す
ることが困難となり、そのために乗数をリコードして複
数回に分けて乗算を行う構成をとる必要が生じる。例え
ば、被乗数（ｎビット）Ｘ乗数（ｍビット）の演算を考
えるに、乗算能力ｎｘｔビット（２５ｍ）の乗算器を使
用する場合、乗算器では一度にｎｘｔビットの値しか生
成することができない。そこで、ｍビットの乗数を複数
回に分けてリコードし乗ａ器に与える必要が生じること
になる。
か＼るリコード型の乗算器の構成のブロック図が第１図
に示されており、図示せぬメモリ等からの被乗数Ａおよ
び乗数Ｂは夫々被乗数レジスタ１および乗数レジスタ２
に格納さｎる。被乗数レジ 。
に示されており、図示せぬメモリ等からの被乗数Ａおよ
び乗数Ｂは夫々被乗数レジスタ１および乗数レジスタ２
に格納さｎる。被乗数レジ 。
スタ１の格納出力Ａは直接に乗算器（マルチプライヤ）
３に供給され、乗数レジスタ２の格納信号Ｂは、セレク
タ４によって部分乗数４〜ｔ４にそ九ぞれリコードされ
分割されて順次乗算器３に供給される。乗算器３による
演算出力であるキャリイとサム（８号はアダーツリ一部
５においてキャリイシ７夕６およびサムシフタ７の各出
力とともに馴初処理される。この加算処理結果のキャリ
イとサム信号はそれぞれキャリイレジスタ８およびサム
レジスタ９に格納され、先のキャリイシフタ６およびサ
ムシフタ７にそれぞれ供給きれるとともにキャリイ伝播
アダ一部１０に印加される。このアダ一部１０における
演算結果が乗算結果レジスタ１１に格納されて、ｎｘｍ
ビットの乗算結果が得られるようになっている。
３に供給され、乗数レジスタ２の格納信号Ｂは、セレク
タ４によって部分乗数４〜ｔ４にそ九ぞれリコードされ
分割されて順次乗算器３に供給される。乗算器３による
演算出力であるキャリイとサム（８号はアダーツリ一部
５においてキャリイシ７夕６およびサムシフタ７の各出
力とともに馴初処理される。この加算処理結果のキャリ
イとサム信号はそれぞれキャリイレジスタ８およびサム
レジスタ９に格納され、先のキャリイシフタ６およびサ
ムシフタ７にそれぞれ供給きれるとともにキャリイ伝播
アダ一部１０に印加される。このアダ一部１０における
演算結果が乗算結果レジスタ１１に格納されて、ｎｘｍ
ビットの乗算結果が得られるようになっている。
乗算動作につき説明するに、乗算命令開始１丁目（１ク
ロツク目）すなわち第１ステツプ目では、被乗算数Ａお
よび乗算数Ｂがそれぞれ各レジスタ１および２に格納セ
ットされる。第２ステツプ目（２丁目）では、ＡＸ４．
＝αなる演算が行われ、第３ステップ目（３丁目）では
、ＡＸ４＋、（αを右へｔビットシフトしたもの）＝β
なる演算が行われる。第４ステップ目（４丁目）でＵ、
ＡＸ４＋（βを右へｔビットシフトしたもの）＝γなる
演算が行われ、第５ステツプ目（５丁目）では、Ａ×４
＋（γを右へｔビットシフトしまたもの）＝δなる演算
が行われる。そして、第６ステツプ目（６丁目）では、
キャリイレジスタ８の内容Ｃとサムレジスタ９の内容り
との２人力加算が行われ、この結果Ｅがレジスタ１１に
セットさｒＬることになり、乗算処理がすべて終了する
のである、。
ロツク目）すなわち第１ステツプ目では、被乗算数Ａお
よび乗算数Ｂがそれぞれ各レジスタ１および２に格納セ
ットされる。第２ステツプ目（２丁目）では、ＡＸ４．
＝αなる演算が行われ、第３ステップ目（３丁目）では
、ＡＸ４＋、（αを右へｔビットシフトしたもの）＝β
なる演算が行われる。第４ステップ目（４丁目）でＵ、
ＡＸ４＋（βを右へｔビットシフトしたもの）＝γなる
演算が行われ、第５ステツプ目（５丁目）では、Ａ×４
＋（γを右へｔビットシフトしまたもの）＝δなる演算
が行われる。そして、第６ステツプ目（６丁目）では、
キャリイレジスタ８の内容Ｃとサムレジスタ９の内容り
との２人力加算が行われ、この結果Ｅがレジスタ１１に
セットさｒＬることになり、乗算処理がすべて終了する
のである、。
か＼る構成では乗数リコードのケースが増大するに従っ
て乗数セレクタ４０入力数が増えるという欠点がある。
て乗数セレクタ４０入力数が増えるという欠点がある。
この乗数セレクタ４を用いない方式を採用すれば、演算
に要する時間が増大して演算処理速度が遅くなるという
点がちる。
に要する時間が増大して演算処理速度が遅くなるという
点がちる。
本発明の目的は、リコードされた部分乗数を複斂り−ス
に分けて乗算器に供給するようにして演ｎ実行Ｔ数（ク
ロック数）のロスなく演算処理を行うようにした演詐処
理装置ｆｌ−緋砒す入／″ｋにある。
に分けて乗算器に供給するようにして演ｎ実行Ｔ数（ク
ロック数）のロスなく演算処理を行うようにした演詐処
理装置ｆｌ−緋砒す入／″ｋにある。
発明の構成
本発明による演算処理速度Ｒ，は、被乗数を格納する第
１格納手段と、 乗初動作開始の第１クロツク目にて必要な乗数の一部を
格納する第２格納手段と、 当該乗数全体を格納する第３格納手段と、この第３格納
手段の格納乗数から乗許、央行中に必をな乗数リコード
を第１クロツクに続くクロックに順次応答して行いつつ
このリコードにより得られｆｃ部分乗数を柁２格納手段
に順次供給するりコード手段とを有シ２、第１格納手段
の被乗数と第２格納手段の部分乗数との演算処理をクロ
ックに応答して順次行うようにしたことを特徴とす−る
。
１格納手段と、 乗初動作開始の第１クロツク目にて必要な乗数の一部を
格納する第２格納手段と、 当該乗数全体を格納する第３格納手段と、この第３格納
手段の格納乗数から乗許、央行中に必をな乗数リコード
を第１クロツクに続くクロックに順次応答して行いつつ
このリコードにより得られｆｃ部分乗数を柁２格納手段
に順次供給するりコード手段とを有シ２、第１格納手段
の被乗数と第２格納手段の部分乗数との演算処理をクロ
ックに応答して順次行うようにしたことを特徴とす−る
。
発明の実施例
以下に本発明の一実施例について図面を参照しつつ述べ
る。
る。
第２図しＬ本発明の一実施例のブロック図であり、第１
図と同等部分灯同−符号により示されている。
図と同等部分灯同−符号により示されている。
レジスタ１２Ｕ演算実行命令開始１丁目において必要な
乗数Ｂの１部（４）を格納するためのレジスタであり、
レジスタ２は図示せぬメモリ等からの乗数Ｂの全体を格
納するための乗数レジスタである。この乗数レジスタ２
の格納乗ａＢから、任意Ｔ数（クロック数ンにて必要な
乗数リコードを生成すべくリコードシフタ１３が設けら
れており、このリコードシフタ１３のリコード出力がリ
コードシフタ出力レジスタ１４へ格納１１する。このレ
ジスタ１４のリコード出力と来斂レジスタ２の部分乗数
出力とが乗数セレクタ１５へ供給されており、このセレ
クタ１５によって、演算実行命令開始２丁目（２クロツ
ク目）で必要な乗数レジスタ２からの部分乗数（４）出
力とレジスタ１４のリコード出力とが択一的に導出され
る。この乗数セレクタ１５による選択出力は乗数Ｂと共
にセレクタ１６へ入力されており、このセレクタ１６に
よって、命令開始１丁目にて必要な部分乗数（４）とセ
レクタ１５の選択出力とか択一的に専出さ九、この選択
出力が乗宥０、器３の乗算入力となるのである。
乗数Ｂの１部（４）を格納するためのレジスタであり、
レジスタ２は図示せぬメモリ等からの乗数Ｂの全体を格
納するための乗数レジスタである。この乗数レジスタ２
の格納乗ａＢから、任意Ｔ数（クロック数ンにて必要な
乗数リコードを生成すべくリコードシフタ１３が設けら
れており、このリコードシフタ１３のリコード出力がリ
コードシフタ出力レジスタ１４へ格納１１する。このレ
ジスタ１４のリコード出力と来斂レジスタ２の部分乗数
出力とが乗数セレクタ１５へ供給されており、このセレ
クタ１５によって、演算実行命令開始２丁目（２クロツ
ク目）で必要な乗数レジスタ２からの部分乗数（４）出
力とレジスタ１４のリコード出力とが択一的に導出され
る。この乗数セレクタ１５による選択出力は乗数Ｂと共
にセレクタ１６へ入力されており、このセレクタ１６に
よって、命令開始１丁目にて必要な部分乗数（４）とセ
レクタ１５の選択出力とか択一的に専出さ九、この選択
出力が乗宥０、器３の乗算入力となるのである。
他の回路構成については第１図の例と同一であるから、
七のＷ明は省略する。
七のＷ明は省略する。
ここで、乗算器３の演算能力をｎＸｔビット、被乗数デ
ータ長７ｋｎヒツト、乗数データ長を０１ビツト（ｒｎ
≧ｔ）とし、て第４図のタイムチャートを用いて第２図
の装置の動作について説明する。乗シ器３の乗詣−能力
はｎｘｚビット／Ｔ″′ｃあるから、乗数リコードを第
３図に示すように４＊ ／！−２１１ｓ及びｔ４と分（
ハ）て来鞠を実行するものとする。
ータ長７ｋｎヒツト、乗数データ長を０１ビツト（ｒｎ
≧ｔ）とし、て第４図のタイムチャートを用いて第２図
の装置の動作について説明する。乗シ器３の乗詣−能力
はｎｘｚビット／Ｔ″′ｃあるから、乗数リコードを第
３図に示すように４＊ ／！−２１１ｓ及びｔ４と分（
ハ）て来鞠を実行するものとする。
先ず、第１ステップ目（命余所！妬Ｉ丁目）でり、被乗
数Ａがレジツク１へ格糾１され以降３Ｔの１ド］（ｒ諷
ｌ−第４ステツグ目まで）ホールドさｆｌる。
数Ａがレジツク１へ格糾１され以降３Ｔの１ド］（ｒ諷
ｌ−第４ステツグ目まで）ホールドさｆｌる。
徒た、乗数Ｂ７）・レジスタ２へ格納され以降Ｊ′Ｆの
間（第１〜第２ステツプロまで）ホー／Ｌドされる。
間（第１〜第２ステツプロまで）ホー／Ｌドされる。
そして、レジスタ１２にはｆｉ令ｌｉ＋ ＃； ｌ ’
１．’目にて必要なりコード乗数１．がセットされる。
１．’目にて必要なりコード乗数１．がセットされる。
次の第２ステツフ゛目（２Ｔ目）又は、レジスタ２から
２Ｔ目で必要なりコード乗数ｔ２出力がレジスタ１２ヘ
セントされると共に、レジスタ２の出力がリコードシフ
タ１３によシシフトされてレジスタ１４に３Ｔ目に必要
なりコード乗数ｔ３がセットされる。そして、キャリイ
レジスタ８及びサムレジスタ９へｉ、Ｉ、’ Ａ ｘ
ｔ、＝αのキャリイ俄分αＣ及びサム取分αＳが夫々セ
ントさ才Ｉる。尚、キャリイシフタ６及びサムシフタ７
の出力は九・初″′０”がサプレスされており、以降、
キャリイレジスタ８及びサムレジスタ９の各出力データ
を右へ国別的にｔビットシフトするものとする。
２Ｔ目で必要なりコード乗数ｔ２出力がレジスタ１２ヘ
セントされると共に、レジスタ２の出力がリコードシフ
タ１３によシシフトされてレジスタ１４に３Ｔ目に必要
なりコード乗数ｔ３がセットされる。そして、キャリイ
レジスタ８及びサムレジスタ９へｉ、Ｉ、’ Ａ ｘ
ｔ、＝αのキャリイ俄分αＣ及びサム取分αＳが夫々セ
ントさ才Ｉる。尚、キャリイシフタ６及びサムシフタ７
の出力は九・初″′０”がサプレスされており、以降、
キャリイレジスタ８及びサムレジスタ９の各出力データ
を右へ国別的にｔビットシフトするものとする。
第３ステップ１１１ （３Ｔ目）においてに１１、レジ
スタ１４の出力１３がレジスタ１２ヘセツトＧｎ−、レ
ジスタ１２の出力がリコードンフタ１３によりシフトさ
ｉてこれがレジスタ１４へｔ４としてセットされる。ギ
ヤリイレジスタ８及びサムレジスタ９には、ＡＸｔ２＋
（αＣ９αＳを石へｔビットフット（，たもの）＝βの
キャリイ成分βＣかびサム取分βＳが夫々セットさ才り
る。
スタ１４の出力１３がレジスタ１２ヘセツトＧｎ−、レ
ジスタ１２の出力がリコードンフタ１３によりシフトさ
ｉてこれがレジスタ１４へｔ４としてセットされる。ギ
ヤリイレジスタ８及びサムレジスタ９には、ＡＸｔ２＋
（αＣ９αＳを石へｔビットフット（，たもの）＝βの
キャリイ成分βＣかびサム取分βＳが夫々セットさ才り
る。
第４ステツプ目（４Ｔ目）では、レジスタ１４の出力ｔ
４がレジスタ１２ヘセツトされ、ギヤリイレジスタ８及
びサムレジスタ９には、ＡＸ４＋（βＣ１βＳｆ石へｔ
ビットシフトしたものン＝γのキャリイ成分子Ｃ及びサ
ム成分子Ｓが夫々セットされる。
４がレジスタ１２ヘセツトされ、ギヤリイレジスタ８及
びサムレジスタ９には、ＡＸ４＋（βＣ１βＳｆ石へｔ
ビットシフトしたものン＝γのキャリイ成分子Ｃ及びサ
ム成分子Ｓが夫々セットされる。
第５ステツン゛目（５Ｔ目ンては、キャリイレジスタ８
及びサムレジスタ９には、Ａ ｘ ４＋ （ｒｃ。
及びサムレジスタ９には、Ａ ｘ ４＋ （ｒｃ。
γＳを右へｔビットシフトしたものン＝δのキャリイ成
分δＣ及びサム成分δＳが夫々セットされる。
分δＣ及びサム成分δＳが夫々セットされる。
第６ステツプ目（６１′目）において、キャリイレジス
タ８及びサムレジスタ９のδＣ及びδＳがアダーＩＯに
て加算され七の結果がレジスタ１１へ格納さハ１、とう
［、て演算が終了するのである。
タ８及びサムレジスタ９のδＣ及びδＳがアダーＩＯに
て加算され七の結果がレジスタ１１へ格納さハ１、とう
［、て演算が終了するのである。
本例では、命令笑行′丁数は４１゛となっており、命令
実行Ｔ数のロスは全くなくディレィタイムが軽減さｉｚ
て演算の高速化が図れることが判る。
実行Ｔ数のロスは全くなくディレィタイムが軽減さｉｚ
て演算の高速化が図れることが判る。
叙上の如く、本発明によれば、リコードされた゛部分乗
数金夫々複数り−スに分けて乗算器へ供給するようにし
ているので、従来例における乗数セレクタの構成菓子数
の増大を阻止することができると共に、演算実行′ｒ数
のロスもなくよって演算の高速化が可能となる利点がお
る。
数金夫々複数り−スに分けて乗算器へ供給するようにし
ているので、従来例における乗数セレクタの構成菓子数
の増大を阻止することができると共に、演算実行′ｒ数
のロスもなくよって演算の高速化が可能となる利点がお
る。
第１図は従来のりコード型乗算装置のブロック図、第２
図は本発明の実施例のブロック図、第３図及び第４図は
第２図の装置の動作を読切するための図である。 主要部分の符号の説明 ｌ・・・・・・被乗数レジスタ、２・・・・・・乗数レ
ジスタ、３・・・・・・乗算器、１２・・・・・・レジ
スタ、１３・・・・・・リコードシ７り、１４・・・・
・・リコードシフタ出力レジスタ、１５・・・・・・セ
レクタ。 。
図は本発明の実施例のブロック図、第３図及び第４図は
第２図の装置の動作を読切するための図である。 主要部分の符号の説明 ｌ・・・・・・被乗数レジスタ、２・・・・・・乗数レ
ジスタ、３・・・・・・乗算器、１２・・・・・・レジ
スタ、１３・・・・・・リコードシ７り、１４・・・・
・・リコードシフタ出力レジスタ、１５・・・・・・セ
レクタ。 。
Claims (1)
- 【特許請求の範囲】 被乗数を格納する第１格納手段と、 乗算動作開始の第１クロツク目にて必要な乗数の一部を
格納する第２格納手段と、 前記乗数全体を格納する第３格納手段と、前記第３格納
手段９格納乗数から乗鋳実行中に必要な部分乗数を前記
第１クロツクに続くクロックに順次応答して導出しこの
部分乗数を前記第２格納手段に供給する手段と、 前記第１格納手段の被乗数と前記第２格納手段、の部分
乗数との演算処理をクロックに応答して順次行う演算処
理手段とを含むことを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42284A JPS60144826A (ja) | 1984-01-05 | 1984-01-05 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42284A JPS60144826A (ja) | 1984-01-05 | 1984-01-05 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144826A true JPS60144826A (ja) | 1985-07-31 |
Family
ID=11473362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP42284A Pending JPS60144826A (ja) | 1984-01-05 | 1984-01-05 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182924A (ja) * | 1986-02-07 | 1987-08-11 | Nec Corp | 乗数供給回路 |
| JPS62274426A (ja) * | 1986-05-23 | 1987-11-28 | Daikin Ind Ltd | 座標変換装置 |
| JPH03256117A (ja) * | 1990-03-07 | 1991-11-14 | Fujitsu Ltd | 乗算器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135240A (en) * | 1980-03-25 | 1981-10-22 | Toshiba Corp | Multiplying circuit |
| JPS57199044A (en) * | 1981-06-03 | 1982-12-06 | Fujitsu Ltd | Multiplying device |
-
1984
- 1984-01-05 JP JP42284A patent/JPS60144826A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135240A (en) * | 1980-03-25 | 1981-10-22 | Toshiba Corp | Multiplying circuit |
| JPS57199044A (en) * | 1981-06-03 | 1982-12-06 | Fujitsu Ltd | Multiplying device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182924A (ja) * | 1986-02-07 | 1987-08-11 | Nec Corp | 乗数供給回路 |
| JPS62274426A (ja) * | 1986-05-23 | 1987-11-28 | Daikin Ind Ltd | 座標変換装置 |
| JPH03256117A (ja) * | 1990-03-07 | 1991-11-14 | Fujitsu Ltd | 乗算器 |
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