JP2825255B2

JP2825255B2 - 半導体集積回路装置

Info

Publication number: JP2825255B2
Application number: JP2109089A
Authority: JP
Inventors: 直行畑中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH02201686A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路装置に係わり、特に積和演
算の実行に適した半導体集積回路装置に関する。

（従来の技術）近年、リアルタイム画像信号処理用LSIにおいては、
大量の演算をリアルタイムで実行するために、超高速，
超高密度な演算回路構成が要求されるようになってい
る。

画像信号処理において、最も多用される演算として
は、いわゆる積和演算があげられる。従来、この積和演
算を行うLSIにおいては、第４図に示すような回路構成
が多く用いられている。この図においては、乗算器20,
加算器30及び１サンプリング周期遅延回路40からなる、
同一の演算回路ユニット10が複数個接続されている。こ
の回路構成のポイントは、全ての演算回路ユニット10の
第１の入力端子I₁が同一の信号線に接続されているこ
と、同一の演算ユニット10を用いているため、共通の信
号線から入力された値は全ての演算回路ユニット10で同
時に乗算の実行を終了し、それに続く加算も同時に実行
を終了すること、及びその演算結果は１サンプリング周
期遅延回路40で１サンプリング周期だけ遅延されたの
ち、次段の演算回路ユニット10に入力されることであ
る。

第４図に示す回路は、次のような特徴を持っており、
LSI化に適している。第１に、１サンプリング周期遅延
回路40の存在により、サンプリングされた信号を予め蓄
えるためのレジスタ等が不要なため、少ないハードウェ
アで済むこと。第２に、１サンプリング周期遅延回路40
が加算結果を１サンプリング周期だけ遅延させるという
だけでなく、積和演算における積項の加算全体をパイプ
ライン化していることにより、高速化に適した回路構成
となっていること。第３に、同一の演算回路ユニット10
を用いていることから、回路構成が規則的であることで
ある。

しかしながら、この種の回路構成にあっては次のよう
な問題があった。即ち、全ての演算回路ユニットに共通
接続されている信号線（この場合、入力端子I₁に接続さ
れる信号線）の配線長が長くなり、さらにファンアウト
数が多くなり、従ってその信号線の負荷容量が非常に大
きくなるという問題があった。

上記の問題は、サンプリング周期が乗算器や加算器の
演算時間に比べて十分大きい場合は特に問題ではない。
しかし、最近のリアルタイム画像信号処理分野ではサン
プリング周期は既に100nsを切っており、サンプリング
周期は益々小さくなる傾向にある。これに対応するた
め、乗算器や加算器の内部はパイプライン化されている
ことが既に一般的であり、前記第４図の回路においても
そうなっている。さらに、サンプリング周期が小さくな
る傾向から、乗算器や加算器の並列，パイプライン化
は、今後も益々進んでいくと考えられる。

このように高速化が進んでいくと、結局は演算回路ユ
ニットに共通接続されている信号線の負荷容量が、高速
化に対する問題として最後まで残ることになる。この問
題を解決するためには、チップのレイアウトに十分な注
意を払い、その配線の長さを短くするということは当然
考えられるが、前述のように大規模化が進めばそれにも
限界があり、基本的にはその配線の負荷容量を駆動する
だけの十分大きなドライバが必要となってくる。なお、
駆動力の大きなドライバは、消費電力が大きくなるばか
りでなく、高集積化にも望ましくない。

（発明が解決しようとする課題）このように、従来の第４図に示す如き積和演算回路の
構成では、全ての演算回路ユニットに接続されている信
号線の負荷容量が非常に大きく、今後、その配線の負荷
容量が高速化に対する問題となってくると考えられる。
また、この問題を解決するためには大容量のドライバが
必要となるが、大きなドライバを使用することは高集積
化にとって望ましくない。

本発明は、上記事情を考慮してなされたもので、その
目的とするところは、従来の積和演算回路の回路構成上
のメリットを損なうことなく積和演算を実行することが
でき、且つ大きなドライバも必要としない半導体集積回
路装置を提供することにある。

［発明の構成］（課題を解決するための手段）本発明の骨子は、全ての演算回路ユニットに画像信号
等を並列的に供給するのではなく、演算回路ユニットの
内部で遅延した信号を次の演算回路ユニットに供給する
ことにある。

即ち本発明は、所定のサンプリング周期でサンプリン
グされ第１の入力端子から入力される信号と第２の入力
端子から入力される信号とを乗算し、且つ内部に備えた
遅延回路により必要なタイミングで部分積を発生しパイ
プライン処理で加算を実行して乗算する乗算器と、この
乗算器の出力信号と第３の入力端子から入力される信号
とを加算する加算器と、この加算器の出力信号を１サン
プリング周期遅延し第１の出力端子に出力する遅延回
路、とからなる演算回路ユニットを同一チップ上に複数
個配置し、且つ演算回路ユニットの第１の出力端子を次
の演算回路ユニットの第３の入力端子に接続して積和演
算を行う半導体集積回路装置において、前記第１の入力
端子からの入力信号を前記乗算器内部の遅延回路で２サ
ンプリング周期だけ遅延させて第２の出力端子に出力さ
せ、各々の演算回路ユニットの第２の出力端子を次の演
算回路ユニットの第１の入力端子に接続するようにした
ものである。

（作用）本発明によれば、１番目の演算回路ユニットの第１の
入力端子にサンプリングされた信号が入力され、第２の
入力端子に係数等の値が入力される。また、第３の入力
端子には値０が入力される。その結果、１番目の演算回
路ユニットでは乗算のみが実行され、その乗算結果が１
サンプリング周期遅延回路で１サンプリング周期だけ遅
延されたのち、２番目の演算回路ユニットに出力され
る。

一方、サンプリングされた信号は、１番目の演算回路
ユニットの乗算器内部の遅延回路を経由して、２番目の
演算回路ユニットに出力される。２番目の演算回路ユニ
ットの第１の入力端子には１番目の演算回路ユニットか
らのサンプリングされた信号が入力され、第２の入力端
子には係数等の値が入力される。また、第３の入力端子
には、１番目の演算回路ユニットからの乗算結果が入力
される。その結果、２番目の演算回路ユニットでは、そ
の演算回路ユニットでの乗算結果と１番目の演算回路ユ
ニットからの乗算結果とが加算され、積和演算が実行さ
れる。

ここで、１番目の演算回路ユニットの第１の入力端子
から、前記２つの乗算結果が得られるまでに要する遅延
時間を比べると、２番目の演算回路ユニットでの乗算結
果が得られるまでに（加算器の遅延時間＋２サンプリン
グ周期＋乗算器の遅延時間）の時間を要し、一方１番目
の演算回路ユニットからの乗算結果が得られるまでに
（乗算器の遅延時間＋加算器の遅延時間＋１サンプリン
グ周期）の時間を要する。従って、２番目の演算回路ユ
ニットでの乗算結果が、１番目の演算回路ユニットから
の演算結果よりも相対的に１サンプリング周期だけ遅れ
て加算されることになる。

以下に続く演算回路ユニットも同様の積和演算を実行
する。そして、最後の積和演算回路ユニットの第１の出
力端子より最終的な積和演算結果が出力される。

なお、第１の入力端子を共通接続した前記第４図に示
す演算回路では、１番目の演算回路ユニットからの演算
結果が、２番目の演算回路ユニットでの乗算結果よりも
相対的に１サンプリング周期だけ遅れて加算されること
になる。２番目以降も同様である。従って、最後の演算
回路ユニットの第１の出力端子からは、連続的に供給さ
れるサンプリング信号（例えば、画像信号）と係数との
積を、隣接するもの同士を演算回路ユニットの数だけ加
算した結果が、１サンプリング信号だけずらして順次得
られることになる。これは、出力される演算結果が逆に
得られるだけで、全体として得られる積和演算結果は本
発明と同様である。つまり、本発明では、演算回路ユニ
ットへの信号入力の仕方が異なるものの、前記第４図に
示す回路と略同様の積和演算結果が得られることにな
る。

（実施例）以下、本発明の詳細を図示の実施例によって説明す
る。

第１図は本発明の一実施例に関わる半導体集積回路装
置の概略構成を示すブロック図である。本装置は、演算
回路ユニット10（10₁,〜,10_m）を直列的に接続して構成
されている。個々の演算回路ユニット10は全て同一構成
であり、乗算器20,加算器30及び１サンプリング周期遅
延回路40等から形成されており、３つの入力端子I₁,I₂,
I₃と２つの出力端子O₁,O₂とを備えている。

乗算器20は、遅延回路21（21₁,〜,21_n），デコード回
路22及び加算器23から形成されている。１段目の演算回
路ユニット10の第１の入力端子I₁には画像信号等のサン
プリング信号が供給されるが、この信号は乗算器20内の
１番目の遅延回路21₁に供給される。遅延回路21は直列
に接続されており、それぞれの出力がデコード回路22に
供給される。第２の入力端子I₂には係数等を指定する信
号が供給されるが、この信号はデコード回路22に供給さ
れる。デコード回路22は乗算をパイプライン処理で行う
ものであり、その各出力は加算器23に供給される。そし
て、この加算器23の出力が乗算器20の乗算結果として加
算器30に供給されている。

ここで、乗算器20では、入力端子I₂からの入力信号
（係数）がデコード回路22によりデコードされ、その結
果、複数個の部分積を発生する。この複数個の部分積は
加算器23でパイプラインで加算される。乗算を正しく実
行するためには、パイプラインで加算されている個々の
部分積は、入力端子I₁からの同一時刻の入力信号から得
られたものでなければならない。しかし、入力端子I₁か
らの入力信号は、サンプリング周期で次々に変化する。
もし、乗算器20内部に遅延回路21が存在しなければ、複
数個の部分積を同時に発生して次々にパイプラインで加
算しなければならない。この方式は、回路構成が複雑で
面積が大きくなるため、高集積化には適さない。乗算器
20の内部に遅延回路21が存在することで、部分積を同時
に発生する必要がなく、必要なタイミングで部分積を発
生してパイプラインで加算を実行することができる。こ
の方式は、高集積化にも適している。

一方、１段目の演算回路ユニット10₁の第３の入力端
子I₃は接地されており、この入力端子I₃は加算器30に接
続されている。加算器30では、乗算器20の乗算出力と入
力端子I₃の信号（この場合は０）とを加算するもので、
その加算出力は１サンプリング周期遅延回路40に供給さ
れる。そして、１サンプリング周期遅延回路40を通して
遅延された信号は第２の出力端子O₂に供給される。出力
端子O₂は次の演算回路ユニット10₂の第３の入力端子I₃
に接続されている。

ここまでの構成は前記第４図に示した従来装置と同様
であり、本実施例がこれと異なる点は、各演算回路ユニ
ット10の入力端子I₁を共通接続するのではなく、演算回
路ユニット10の一部を構成する乗算器20内の出力を、次
段の演算回路ユニット10の入力端子I₁に供給するように
したことにある。即ち、演算回路ユニット10の乗算器20
内の２番目の遅延回路21₂を介した信号が第２の出力端
子O₂に出力され、この出力端子O₂は次段の演算回路ユニ
ット10₂の第１の入力端子I₁に接続されている。

このような構成であれば、１段目の演算回路ユニット
10₁の入力端子I₁に入力された信号は、演算回路ユニッ
ト10₁で（２サンプリング周期）遅延されたのち、２番
目の演算回路ユニット10₂の入力端子I₁に供給される。
２段目以降も同様である。また、１段目の演算回路ユニ
ット10₁の加算器30の出力は（１サンプリング周期）遅
延されて２段目の演算回路ユニット10₂の入力端子I₃に
供給される。２段目以降も同様である。従って、２段目
の演算回路ユニット10₂では、該ユニット10₂での乗算結
果と１段目の演算回路10₁からの乗算結果とが加算され
る。

ここで、１段目の演算回路ユニット10₁の第１の入力
端子I₁から前記２つの乗算結果が得られるまでの時間を
各遅延時間を比べると、２段目の演算回路ユニット10₂
内の乗算結果が得られるまでに（２サンプリング周期＋
乗算器の遅延時間）の時間を要し、一方１段目の演算回
路ユニット10₁からの乗算結果が得られるまでに（１サ
ンプリング周期＋乗算器の遅延時間）の時間を要する。
従って、２段目の演算回路ユニット10₂内の乗算結果の
方が、１段目の演算回路ユニット10₁からの乗算結果よ
りも相対的に１サンプリング周期だけ遅れることにな
る。以下に続く演算回路ユニット10₃〜10_mも同様の積和
演算を実行する。そして、最終段の演算回路ユニット10
_mの第１の出力端子O₁から、最終的な積和演算結果が出
力されることになる。

このように本実施例によれば、前記第４図に示した従
来装置と同様に、画像信号等のサンプリング信号の積和
演算を行うことができる。そしてこの場合、演算回路ユ
ニット10の全ての入力端子I₁が共通接続されるのではな
く、外部からのサンプリング信号が入力される１段目の
演算回路ユニット10₁の入力端子I₁を除いて、他の入力
端子I₁は各々前段の演算回路ユニット10の出力端子O₂に
接続されることになる。従って、回路規模の増大に従い
入力端子I₁に接続される信号線が長くなるという問題を
避けることができ、これにより入力に関する配線の負荷
容量を大幅に低減することができ、大きなドライバ等を
用いる必要がなくなる。また、この問題を解決するため
に特に付加的な回路を必要とせず、従来の積和演算回路
の回路構成上のメリットを失うこともない。

なお、前記乗算器20は説明を簡単にするために第１図
では簡略化して示したが、これを（特に、デコーダ22及
び加算器23を）より具体的に示すと第２図のようにな
る。但し、この図では入力信号を８ビットとしている。
この回路は、前述した遅延回路21（21₁,〜,21₈）と共
に、単位乗算器51（51₁,〜,51₈）,0〜７ビットシフトす
るためのレジスタ52（52₁,〜,52₈），加算器53（53₁,
〜,53₈）及び加算出力を保持するためのレジスタ54（54
₁,〜,54₈）等から構成されている。

この乗算器20では、８ビット入力信号が１段目の単位
乗算器51₁により係数の最下位ビットk₁と乗算され、レ
ジスタ52₁及び加算器53₁を介してレジスタ54₁に保持さ
れる。同様に、８ビット入力信号が２段目の単位乗算器
51₁により係数の最下位ビットより１つ上のビットk₂と
乗算され、レジスタ52₂により１ビットシフト（桁上
げ）される。そして、加算器53₂によりレジスタ54₁に保
持された信号と加算され、その加算結果がレジスタ54₂
に保持される。ここで、２段目の信号処理においては１
段目の遅延回路21₁の存在により、１段目の信号処理よ
りも１サンプリング周期遅れている。このため、レジス
タ54₁に格納された信号とレジスタ52₂に格納された信号
とは同一時刻における信号となり、これにより加算器53
₂により８ビット入力信号と係数k₁,k₂とを掛けた値の和
が求められる。これを繰返すことにより、最終段のレジ
スタ54₈からは８ビットの入力信号と８ビットの係数と
の積が出力されることになる。

第３図は本発明の他の実施例の概略構成を示すブロッ
ク図である。なお、第１図と同一部分には同一符号を付
して、その詳しい説明は省略する。

この実施例が先に説明した実施例と異なる点は、前記
１サンプリング周期遅延回路40を省略し、演算回路ユニ
ット10の前記乗算回路20内の遅延回路21で１サンプリン
グ周期遅延した信号を、次の演算回路ユニット10に供給
したことにある。

この場合、２段目の演算回路ユニット10₂内の乗算結
果が得られるまでに（１サンプリング周期＋乗算器の遅
延時間）の時間を要し、一方１段目の演算回路ユニット
10₁からの乗算結果が得られるまでに（乗算器の遅延時
間）の時間を要する。従って、２段目の演算回路ユニッ
ト10₂内の乗算結果の方が、１段目の演算回路ユニット1
0₁からの乗算結果よりも相対的に１サンプリング周期だ
け遅れることになる。従って、先の実施例と同様に積和
演算を実行することができ、先の実施例と同様の効果が
得られる。

なお、本発明は上述した各実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。

［発明の効果］以上詳述したように本発明によれば、全ての演算回路
ユニットに画像信号等のサンプリング信号を並列的に供
給するのではなく、演算回路ユニットの内部で遅延した
信号を次の演算回路ユニットに供給しているので、入力
信号線の長さを短くすることができ、大きなドライバを
用いることなく、従来の積和演算回路と同様に積和演算
を実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路装置
の概略構成を示すブロック図、第２図は上記装置に用い
た乗算回路の具体的構成を示すブロック図、第３図は本
発明の他の実施例の概略構成を示すブロック図、第４図
は従来装置の概略構成を示すブロック図である。 10（10₁〜10_m）……演算回路ユニット、20……乗算器、
21（21₁〜21_n）……遅延回路、22……デコード回路、23
……乗算器20内の加算器、30……加算器、40……１サン
プリング周期遅延回路、I₁,I₂,I₃……入力端子、O₁,O₂
……出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】所定のサンプリング周期でサンプリングさ
れ第１の入力端子から入力される信号と第２の入力端子
から入力される信号とを乗算する乗算器と、この乗算器
の出力信号と第３の入力端子から入力される信号とを加
算する加算器と、この加算器の出力信号を１サンプリン
グ周期遅延し第１の出力端子に出力する遅延回路、とか
らなる演算回路ユニットを同一チップ上に複数個配置
し、且つ演算回路ユニットの第１の出力端子を次の演算
回路ユニットの第３の入力端子に接続して積和演算を行
う半導体集積回路装置において、前記乗算器は、内部に備えた遅延回路により必要なタイ
ミングで部分積を発生しパイプライン処理で加算を実行
するものであり、前記第１の入力端子からの入力信号を前記乗算器内部の
遅延回路で２サンプリング周期だけ遅延させて第２の出
力端子に出力させ、各々の演算回路ユニットの第２の出
力端子を次の演算回路ユニットの第１の入力端子に接続
してなることを特徴とする半導体集積回路装置。