JPH02201686A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係わり、特に積和演算
の実行に適した半導体集積回路装置に関する。

（従来の技術） 近年、リアルタイム画像信号処理用ＬＳＩにおいては、
大量の演算をリアルタイムで実行するために、超高速、
超高密度な演算回路構成が要求されるようになっている
。

画像信号処理において、最も多用される演算としては、
いわゆる積和演算かあげられる。従来、この積和演算を
行うＬＳＩにおいては、第４図に示すような回路構成が
多く用いられている。この図においては、乗算器２０．
加算器３０及び１サンプリング周期遅延回路４０からな
る、同一の演算回路ユニット１０か複数個接続されてい
る。この回路構成のポイントは、全ての演算回路ユニッ
ト１０の第１の入力端子１１が同一の信号線に接続され
ていること、同一の演算ユニット１０を用いているため
、共通の信号線から入力された値は全ての演算回路ユニ
ット１０で同時に乗算の実行を終了し、それに続く加算
も同時に実行を終了すること、及びその演算結果は１サ
ンプリング周期遅延回路４０で１サンプリング周期だけ
遅延されたのち、次段の演算回路ユニット１０に入力さ
れることである。

第４図に示す回路は、次のような特徴を持っており、Ｌ
ＳＩ化に適している。第１に、１サンプリング周期遅延
回路４０の存在により、サンプリングされた信号を予め
蓄えるためのレジスタ等が不要なため、少ないハードウ
ェアで済むこと。第２に、］サンプリング周期遅延回路
４０が加算結果を１サンプリング周期たけ遅延させると
いうだけでなく、積和演算における積項の加算全体をパ
イプライン化していることにより、高速化に適した回路
構成となっていること。第３に、同一の演算回路ユニッ
ト１０を用いていることから、回路構成が規則的である
ことである。

し、かじながら、この種の回路構成にあっては次のよう
な問題があった。即ち、全ての演算回路ユニットに共通
接続されている信号線（この場合、入力端子１１に接続
される信号線）の配線長が長くなり、さらにファンアウ
ト数が多くなり、従ってその信号線の負荷容量が非常に
大きくなるという問題があった。

上記の問題は、サンプリング周期が乗算器や加算器の演
算時間に比べて十分大きい場合は特に問題ではない。し
かし、最近のリアルタイム画像信号処理分野ではサンプ
リング周期は既に１００ｎｓを切っており、サンプリン
グ周期は益々小さくなる傾向にある。これに対応するた
め、乗算器や加算器の内部はパイプライン化されている
ことが既に一般的であり、前記第４図の回路においても
そうなっている。さらに、サンプリング周期が小さくな
る傾向から、乗算器や加算器の並列、パイプライン化は
、今後も益々進んでいくと考えられる。

このように高速化が進んでいくと、結局は演算回路ユニ
ットに共通接続されている信号線の負荷容量か、高速化
に対する問題として最後まで残ることになる。この問題
を解決するためには、チップのレイアウトに十分な注意
を払い、その配線の長さを短くするということは当然考
えられるが、前述のように大規模化が進めばそれにも限
界があり、基本的にはその配線の負荷容量を駆動するだ
けの十分大きなドライバが必要となってくる。なお、駆
動力の大きなドライバは、消費電力が大きくなるばかり
でなく、高集積化にも望ましくない。

（発明が解決しようとする課題） このように、従来の第４図に示す如き積和波算回路の構
成では、全ての演算回路ユニットに接続されている信号
線の負荷容量が非常に大きく、今後、その配線の負荷容
量が高速化に対する問題となってくると考えられる。ま
た、この問題を解決するためには人容瓜のドライバが必
要となるが、大きなドライバを使用することは高集積化
にとって望ましくない。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、従来の積和演算回路の回路構成上の
メリットを損なうことなく積和演算を実行することがで
き、且つ大きなドライバも必要としない半導体集積回路
装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、全ての演算回路ユニットに画像信号等
を並列的に供給するのではなく、演算回路ユニットの内
部で遅延した信号を次の演算回路ユニットに供給するこ
とにある。

即ち本発明は、所定のサンプリング周期でザンプリング
され第１の入力端子から入力される信号と第２の入力端
子から入力される信号とを乗算し、且つ内部に備えた遅
延回路により必要なタイミングで部分積を発生しパイプ
ライン処理で加算を実行して乗算する乗算器と、この乗
算器の出力信号と第３の入力端子から入力される信号と
を加算する加算器と、この加算器の出力信号を１サンプ
リング周期遅延し第１の出力端子に出力する遅延回路、
とからなる演算回路ユニットを同一チップ上に複数個配
置し、且つ演算回路ユニットの第１の出力端子を次の演
算回路ユニットの第３の入力端子に接続して積和演算を
行う半導体集積回路装置において、前記第１の入力端子
からの入力信号を前記乗算器内部の遅延回路で２サンプ
リング周期だけ遅延させて第２の出力端子に出力させ、
各々の演算回路ユニットの第２の出力端子を次の演算回
路ユニットの第１の入力端子に接続するようにしたもの
である。

（作用） 本発明によれば、１番目の演算回路ユニットの第１の入
力端子にサンプリングされた信号が入力され、第２の入
力端子に係数等の値が入力される。また、第３の入力端
子には値０が入力される。その結果、１番目の演算回路
ユニットでは乗算のみが実行され、その乗算結果が１サ
ンプリング周期遅延回路で１サンプリング周期だけ遅延
されたのち、２番目の演算回路ユニットに出力される。

一方、サンプリングされた信号は、１番目の演算回路ユ
ニットの乗算器内部の遅延回路を経由して、２番目の演
算回路ユニットに出力される。２番目の演算回路ユニッ
トの第１の入力端子には１番目の演算回路ユニットから
のサンプリングされた信号が入力され、第２の入力端子
には係数等の値が入力される。また、第３の入力端子に
は、１番目の演算回路ユニットからの乗算結果が入力さ
れる。その結果、２番目の演算回路ユニットでは、その
演算回路ユニットでの乗算結果と１番目の演算回路ユニ
ットからの乗算結果とが加算され、積和演算が実行され
る。

ここで、１番目の演算回路ユニットの第１の入力端子か
ら、前記２つの乗算結果が得られるまでに要する遅延時
間を比べると、２番目の演算回路ユニットでの乗算結果
が得られるまでに（加算器の遅延時間＋２サンプリング
周期十乗算器の遅延時間）の時間を要し、一方１番目の
演算回路ユニットからの乗算結果が得られるまでに（乗
算器の遅延時間士加算器の遅延時間＋１サンプリング周
期）の時間を要する。従って、２番目の演算回路ユニッ
トでの乗算結果が、１番目の演算回路ユニットからの演
算結果よりも相対的に１サンプリング周期だけ遅れて加
算されることになる。

以下に続く演算回路ユニットも同様の積和演算を実行す
る。そして、最後の積和演算回路ユニットの第１の出力
端子より最終的な積和演算結果が出力される。

なお、第１の入力端子を共通接続した前記第４図に示す
演算回路では、１番目の演算回路ユニットからの演算結
果が、２番目の演算回路ユニットでの乗算結果よりも相
対的に１サンプリング周期だけ遅れて加算されることに
なる。２番目以降も同様である。従って、最後の演算回
路ユニットの第１の出力端子からは、連続的に供給され
るサンプリング信号（例えば、画像信号）と係数との積
を、隣接するもの同士を演算回路ユニットの数たけ加算
した結果が、１サンプリング信号だけずらして順次前ら
れることになる。これは、出力される演算結果が逆に得
られるだけで、全体として得られる積和演算結果は本発
明と同様である。つまり、本発明では、演算回路ユニッ
トへの信号入力の仕方が異なるものの、前記第４図に示
す回路と略同様の積和演算結果が得られることになる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に関わる半導体集積回路装置
の概略構成を示すブロック図である。

本装置は、演算回路ユニッ１−１０　（１０，、〜１０
ｍ）を直列的に接続して構成されている。

個々の演算回路ユニット１０は全て同一構成であり、乗
算器２０．加算器３０及び１サンプリング周期遅延回路
４０等から形成されており、３つの入力端子Ｉ、、Ｉ。

、Ｉ３と２つの出力端子０１，０□とを備えている。

乗算器２０は、遅延回路２１（２１，、〜２１ｎ）、デ
コード回路２２及び加算器２３から形成されている。１
段目の演算回路ユニット１０の第１の入力端子Ｉ、には
画像信号等のサンプリング信号が供給されるが、この信
号は乗算器２０内の１番目の遅延回路２１１に供給され
る。遅延回路２１は直列に接続されており、それぞれの
出力がデコード回路２２に供給される。第２の入力端子
Ｉ２には係数等を指定する信号が供給されるが、この信
号はデコード回路２２に供給される。デコード回路２２
は乗算をパイプライン処理で行うものであり、その各出
力は加算器２３に供給される。そして、この加算器２３
の出力が乗算器２０の乗算結果として加算器３０に供給
されている。

ここで、乗算器２０では、入力端子■２からの入力信号
（係数）がデコード回路２２によりデコードされ、その
結果、複数個の部分積を発生する。この複数個の部分積
は加算器２３でパイプラインで加算される。乗算を正し
く実行するためには、パイプラインで加算されている個
々の部分積は、入力端チエ、からの同一時刻の入力信号
から得られたものでなければならない。

しかし、入力端子■１からの入力信号は、サンプリング
周期で次々に変化する。もし、乗算器２０内部に遅延回
路２１が存在しなければ、複数個の部分積を同時に発生
して次々にパイプラインで加算しなければならない。こ
の方式は、回路構成が複雑で面積が大きくなるため、高
集積化には適さない。乗算器２０の内部に遅延回路２］
−が存在することで、部分積を同時に発生する必要がな
く、必要なタイミングで部分積を発生してパイプライン
で加算を実行することができる。この方式は、高集積化
にも適している。

一方、１段目の演算回路ユニット１０１の第３の入力端
子■３は接地されており、この入力端子■３は加算器３
０に接続されている。加算器３０では、乗算器２０の乗
算出力と入力端子■３の信号（この場合は０）とを加算
するもので、その加算出力は１サンプリング周期遅延回
路４０に供給される。そして、１サンプリング周期遅延
回路４０を通して遅延された信号は第２の出力端子０２
に供給される。出力端子０２は次の演算回路ユニット１
０□の第３の入力端子Ｉ３に接続されている。

ここまでの構成は前記第４図に示した従来装置と同様で
あり、本実施例がこれと異なる点は、各演算回路ユニッ
ト１０の入力端子■、を共通接続するのではなく、演算
回路ユニット１０の一部を構成する乗算器２０内の出力
を、次段の演算回路ユニット１０の入力端子１１に供給
するようにしたことにある。即ち、演算回路ユニット１
０の乗算器２０内の２番目の遅延回路］３ ２１□を介した信号が第２の出力端子０２に出力され、
この出力端子０２は次段の演算回路ユニット１０□の第
１の入力端子■１に接続されている。

このような構成であれば、１段目の演算回路ユニット１
０．の入力端子Ｉ、に入力された信号は、演算回路ユニ
ット１０．で（２サンプリング周期）遅延されたのち、
２段目の演算回路ユニット１０２の入力端子ｌ、に供給
される。

２段目以降も同様である。また、１段目の演算回路ユニ
ット１０．の加算器３０の出力は（１サンプリング周期
）遅延されて２段目の演算回路ユニット１０□の入力端
子Ｉ３に供給される。

２段目以降も同様である。従って、２段目の演算回路ユ
ニット１０□では、該ユニット１０２での乗算結果と１
段目の演算回路１０．からの乗算結果とが加算される。

ここで、１段目の演算回路ユニット１０１の第１の入力
端子■１から前記２つの乗算結果が得られるまでの時間
を各遅延時間を比べると、２段目の演算回路ユニット１
０□内の乗算結果が得られるまでに（２サンプリング周
期十乗算器の遅延時間）の時間を要し、一方１段目の演
算回路ユニット１０１からの乗算結果が得られるまでに
（１サンプリング周期十乗算器の遅延時間）の時間を要
する。従って、２段目の演算回路ユニット１０２内の乗
算結果の方が、１段目の演算回路ユニット１０１からの
乗算結果よりも相対的に１サンプリング周期だけ遅れる
ことになる。以下に続く演算回路ユニット１０３〜１０
ｍも同様の積和演算を実行する。そして、最終段の演算
回路ユニット１０ｍの第１の出力端子０１から、最終的
な積和演算結果が出力されることになる。

このように本実施例によれば、前記第４図に示した従来
装置と同様に、画像信号等のサンプリング信号の積和演
算を行うことができる。そしてこの場合、演算回路ユニ
ット１０の全ての入力端子１１が共通接続されるのでは
なく、外部からのサンプリング信号が入力される１段目
の演算回路ユニット１０１の入力端子■、を除いて、他
の入力端子Ｉ、は各々前段の演算回路ユニット１０の出
力端子０２に接続されることになる。従って、回路規模
の増大に伴い入力端子１１に接続される信号線が長くな
るという問題を避けることができ、これにより入力に関
する配線の負荷容量を大幅に低減することができ、大き
なドライバ等を用いる必要がなくなる。また、この問題
を解決するために特に付加的な回路を必要とせず、従来
の積和演算回路の回路構成上のメリットを失うこともな
い。

なお、前記乗算器２０は説明を簡単にするために第１図
では簡略化して示したが、これを（特に、デコーダ２２
及び加算器２３を）より具体的に示すと第２図のように
なる。但し、この図では入力信号を８ビツトとしている
。この回路は、前述した遅延回路２１（２１＋、〜２１
８）と共に、単位乗算器５１（５１１，〜５１ｇ）、０
〜７ビツトシフトするためのレジスタ５２　（５２，、
〜、５２ｇ）、加算器５３（５３，、〜、５３ｓ）及び
加算出力を保持するためのレジスタ５４　（５４，、〜
、５４ｓ）等から構成されている。

この乗算器２０では、８ビット入力化号が１段目の単位
乗算器５１１により係数の最下位ビットに１と乗算され
、レジスタ５２１及び加算器５３．を介してレジスタ５
４、に保持される。

同様に、８ビット入力化号が２段目の単位乗算器５１１
により係数の最下位ビットより１つ上のビットに２と乗
算され、レジスタ５２２により１ビツトシフト（桁上げ
）される。そして、加算器５３２によりレジスタ５４１
に保持された信号と加算され、その加算結果がレジスタ
５４゜に保持される。ここで、２段目の信号処理におい
ては１段目の遅延回路２１□の存在により、１段目の信
号処理よりも１サンプリング周期遅れている。このため
、レジスタ５４、に格納された信号とレジスタ５２□に
格納された信号とは同一時刻における信号となり、これ
により加算器５３□により８ビット入力化号と係数に、
、に２とを掛けた値の和が求められる。

これを繰返すことにより、最終段のレジスタ５４８から
は８ビツトの入力信号と８ビツトの係数との積が出力さ
れることになる。

第３図は本発明の他の実施例の概略構成を示すブロック
図である。なお、第１図と同一部分には同一符号を付し
て、その詳しい説明は省略する。

この実施例が先に説明した実施例と異なる点は、前記１
サンプリング周期遅延回路４０を省略し、演算回路ユニ
ット１０の前記乗算回路２０内の遅延回路２１で１サン
プリング周期遅延した信号を、次の演算回路ユニット１
０に供給したことにある。

この場合、２段目の演算回路ユニット１０２内の乗算結
果が得られるまでに（１サンプリング周期十乗算器の遅
延時間）の時間を要し、方１段目の演算回路ユニット１
０、からの乗算結果が得られるまでに（乗算器の遅延時
間）の時間を要する。従って、２段目の演算回路ユニブ
ト１０２内の乗算結果の方が、１段目の演算回路ユニッ
ト１０．からの乗算結果よりも相対的に１サンプリング
周期だけ遅れることになる。

従って、先の実施例と同様に積和演算を実行することが
でき、先の実施例と同様の効果が得られる。

なお、本発明は上述した各実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で、種々変形して実施
することができる。

［発明の効果］ 以上詳述したように本発明によれば、全ての演算回路ユ
ニットに画像信号等のサンプリング信号を並列的に供給
するのではなく、演算回路ユニットの内部で遅延した信
号を次の演算回路ユニットに供給しているので、入力信
号線の長さを短くすることができ、大きなドライバを用
いることなく、従来の積和演算回路と同様に積和演算を
実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路装置
の概略構成を示すブロック図、第２図は上記装置に用い
た乗算回路の具体的構成を示すブロック図、第３図は本
発明の他の実施例の概略構成を示すブロック図、第４図
は従来装置の概略構成を示すブロック図である。 １０（１０，〜１０ｍ）・・・演算回路ユニット、２０
・・・乗算器、２１（２１，、〜２１ｏ）・・・遅延回
路、２２・・・デコード回路、２３・・・乗算器２０内
の加算器、３０・・・加算器、４０・・・］サンプリン
グ周期遅延回路、Ｉ、、Ｉ２，１３・・・入力端子、０
１，０２・・・出力端子。 出願人代理人　弁理士　鈴　汀　武　彦第 図

Claims (1)

1. 【特許請求の範囲】 所定のサンプリング周期でサンプリングされ第１の入力
   端子から入力される信号と第２の入力端子から入力され
   る信号とを乗算する乗算器と、この乗算器の出力信号と
   第３の入力端子から入力される信号とを加算する加算器
   と、この加算器の出力信号を１サンプリング周期遅延し
   第１の出力端子に出力する遅延回路、とからなる演算回
   路ユニットを同一チップ上に複数個配置し、且つ演算回
   路ユニットの第１の出力端子を次の演算回路ユニットの
   第３の入力端子に接続して積和演算を行う半導体集積回
   路装置において、 前記乗算器は、内部に備えた遅延回路により必要なタイ
   ミングで部分積を発生しパイプライン処理で加算を実行
   するものであり、 前記第１の入力端子からの入力信号を前記乗算器内部の
   遅延回路で２サンプリング周期だけ遅延させて第２の出
   力端子に出力させ、各々の演算回路ユニットの第２の出
   力端子を次の演算回路ユニットの第１の入力端子に接続
   してなることを特徴とする半導体集積回路装置。