JPS6310263A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS6310263A JPS6310263A JP15401686A JP15401686A JPS6310263A JP S6310263 A JPS6310263 A JP S6310263A JP 15401686 A JP15401686 A JP 15401686A JP 15401686 A JP15401686 A JP 15401686A JP S6310263 A JPS6310263 A JP S6310263A
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- 239000013598 vector Substances 0.000 title claims abstract description 102
- 238000012545 processing Methods 0.000 claims abstract description 59
- 238000004364 calculation method Methods 0.000 claims abstract description 33
- 239000000872 buffer Substances 0.000 claims abstract description 24
- 239000000284 extract Substances 0.000 claims abstract description 4
- 238000012805 post-processing Methods 0.000 claims description 14
- 238000000605 extraction Methods 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模科学技術計算等を高速に処理するベクト
ル処理装置に関する。
ル処理装置に関する。
ベクトル処理装置では、一般に複数のベクトル命令を同
時に実行して処理速度を上げるために、ベクトル演算器
及び／又は主記憶装置とスカシレジスタ間のデータ転送
を司どるデータ転送回路を複数個備えている。しかし、
実際のベクトル処理を構成するベクトル命令群において
は、同時に実行できるベクトル命令の数が少なく、これ
ら複数のベクトル演算器及び／又は主記憶装置とベクト
ルレジスタ間のデータ転送回路を同時に使用できず、ベ
クトル演算器の使用効率が低く、処理の高速化が期待で
きない。
時に実行して処理速度を上げるために、ベクトル演算器
及び／又は主記憶装置とスカシレジスタ間のデータ転送
を司どるデータ転送回路を複数個備えている。しかし、
実際のベクトル処理を構成するベクトル命令群において
は、同時に実行できるベクトル命令の数が少なく、これ
ら複数のベクトル演算器及び／又は主記憶装置とベクト
ルレジスタ間のデータ転送回路を同時に使用できず、ベ
クトル演算器の使用効率が低く、処理の高速化が期待で
きない。
このため、特開昭６０−７７２６５号に記載のように、
１つのベクトル命令によって指定されるベクトル要素数
がＬ個であるベクトル処理を実行するに際し、ｎ個のベ
クトル演算器でそれぞれベクトル要素を（Ｌ／ｎ）又は
（Ｌ／ｎ）＋１個（（Ｌ／ｎ）はＬ ／ ｎを超えない
最大の整数）ずつ分担して処理すること呻より、ベクト
ル演算器の使用効率を高め、処理の高速化を図るように
したベクトル処理装置が提供されている。
１つのベクトル命令によって指定されるベクトル要素数
がＬ個であるベクトル処理を実行するに際し、ｎ個のベ
クトル演算器でそれぞれベクトル要素を（Ｌ／ｎ）又は
（Ｌ／ｎ）＋１個（（Ｌ／ｎ）はＬ ／ ｎを超えない
最大の整数）ずつ分担して処理すること呻より、ベクト
ル演算器の使用効率を高め、処理の高速化を図るように
したベクトル処理装置が提供されている。
上記従来技術においては、ベクトル演算器はベクトル同
志の和、積等を処理する限り要素ごとの演算で済むので
、複数のベクトル演算器で同時の多くの要素間演算を処
理した場合、より高速にベクトル命令を処理することが
できる。しかしながら、内積や総和などのベクトル命令
は要素ごとの独立した演算でないので、上記のように複
数の要素間演算処理を施した場合、最後に全体の総和な
どを取り直す演算処理が必要となる。
志の和、積等を処理する限り要素ごとの演算で済むので
、複数のベクトル演算器で同時の多くの要素間演算を処
理した場合、より高速にベクトル命令を処理することが
できる。しかしながら、内積や総和などのベクトル命令
は要素ごとの独立した演算でないので、上記のように複
数の要素間演算処理を施した場合、最後に全体の総和な
どを取り直す演算処理が必要となる。
上記従来技術は、内積処理や総和処理において求まった
ｎ個の演算結果をソフトウェアで意識して処理しなけれ
ばならず、ソフトウェアの負担と高速性の点で問題があ
った。
ｎ個の演算結果をソフトウェアで意識して処理しなけれ
ばならず、ソフトウェアの負担と高速性の点で問題があ
った。
本発明の目的は、上記内積処理や総和処理におけるソフ
トウェアの負担を軽減し、より高速化を実現するベクト
ル処理装置を提供することにある。
トウェアの負担を軽減し、より高速化を実現するベクト
ル処理装置を提供することにある。
上記目的は、ｎ個のベクトル演算器を有するベクトル処
理装置において、ｎ個のベクトル演算器の結果を保持す
るｎ個の演算結果保持用スカラデータバッファと、前記
ｎ個の演算結果保持用スカラデータバッファからデータ
を取り出して総和などの後処理演算を行なうベクトル後
処理演算部を設けることにより、達成される。
理装置において、ｎ個のベクトル演算器の結果を保持す
るｎ個の演算結果保持用スカラデータバッファと、前記
ｎ個の演算結果保持用スカラデータバッファからデータ
を取り出して総和などの後処理演算を行なうベクトル後
処理演算部を設けることにより、達成される。
ｎ個の演算結果保持用スカラデータバソファはｎ個のベ
クトル演算器のスカラ演算結果を保持し、ベクトル後処
理演算部は前記スカラデータバッファに格納されている
データを取り出してきて演算を行ないスカラレジスタに
送出する。ｎ個のベクトル演算器ではスカラデータバッ
ファに結果を書き込んでからは次の命令を実行してもよ
いため、ベクトル後処理演算部がスカラデータバッファ
のデータを取り出して行う演算とｎ個のベクトル演算器
における次の命令が並行に行なわれることが可能となり
、内積や総和の連続した命令が高速に処理される。
クトル演算器のスカラ演算結果を保持し、ベクトル後処
理演算部は前記スカラデータバッファに格納されている
データを取り出してきて演算を行ないスカラレジスタに
送出する。ｎ個のベクトル演算器ではスカラデータバッ
ファに結果を書き込んでからは次の命令を実行してもよ
いため、ベクトル後処理演算部がスカラデータバッファ
のデータを取り出して行う演算とｎ個のベクトル演算器
における次の命令が並行に行なわれることが可能となり
、内積や総和の連続した命令が高速に処理される。
以下、本発明の一実施例を図面を用いて説明する。
第１図は本発明のベクトル処理装置の一実施例を示す全
体の構成図である。１は主記憶装置、２は記憶制御部、
３はスカラ演算処理部、４−０゜４−１．・・・、４−
（ｎ−１）はそれぞれベクトル演算処理部であって、そ
れぞれ複数のベクトルレジスタ９〜１６．１つ又は複数
のベクトル乗算器２１、ベクトル加算器２２，２３、各
演算器用スカラデータバッファ１７〜１８，１つ又は複
数のベクトルレジスタと主記憶との間のデータ転送回路
６〜８、分配回路１９．２０を備える０図ではベクトル
演算処理部４−０のみ詳細に示しであるが、他のベクト
ル演算処理部４−１〜４−（ｎ −１）も同じ構成であ
る。５はベクトル演算制御部であり、ベクトル演算処理
部４−０．・・・、４−（ｎ−１）を制御するものであ
る。なお、ベクトル演算処理部の中のデータ転送回路６
と７はフエ゛ツチ用、データ転送回路８はストア用であ
る。また１分配回路１９と２０は、第１図ではベクトル
演算処理部毎に独立しているが、全てのベクトル演算処
理部間を接続してあってもよい、また、スカラデータバ
ッファ１７はベクトル演算器２１゜２２用、スカラデー
タバッファ１８はベクトル演算器２３用である。２５は
ベクトル後処理演算部で、ベクトル演算処理部４−Ｏ９
・・・、 ４−（ｎ −１）各々にあるスカラデータバ
ッファ１７．１８の総和などを行なう、２６は後処理用
加算器、２７はそれぞれ演算データのセレクタである。
体の構成図である。１は主記憶装置、２は記憶制御部、
３はスカラ演算処理部、４−０゜４−１．・・・、４−
（ｎ−１）はそれぞれベクトル演算処理部であって、そ
れぞれ複数のベクトルレジスタ９〜１６．１つ又は複数
のベクトル乗算器２１、ベクトル加算器２２，２３、各
演算器用スカラデータバッファ１７〜１８，１つ又は複
数のベクトルレジスタと主記憶との間のデータ転送回路
６〜８、分配回路１９．２０を備える０図ではベクトル
演算処理部４−０のみ詳細に示しであるが、他のベクト
ル演算処理部４−１〜４−（ｎ −１）も同じ構成であ
る。５はベクトル演算制御部であり、ベクトル演算処理
部４−０．・・・、４−（ｎ−１）を制御するものであ
る。なお、ベクトル演算処理部の中のデータ転送回路６
と７はフエ゛ツチ用、データ転送回路８はストア用であ
る。また１分配回路１９と２０は、第１図ではベクトル
演算処理部毎に独立しているが、全てのベクトル演算処
理部間を接続してあってもよい、また、スカラデータバ
ッファ１７はベクトル演算器２１゜２２用、スカラデー
タバッファ１８はベクトル演算器２３用である。２５は
ベクトル後処理演算部で、ベクトル演算処理部４−Ｏ９
・・・、 ４−（ｎ −１）各々にあるスカラデータバ
ッファ１７．１８の総和などを行なう、２６は後処理用
加算器、２７はそれぞれ演算データのセレクタである。
２４はベクトル演算処理用スカラレジスタ部であり。
２８はスカラレジスタである。
主記憶装置１から、ベクトル命令列の処理開始を指示す
る命令が読み出されると、スカラ演算処理部３は、ベク
トル演算制御部５にベクトル命令開始アドレスとベクト
ル処理要素数りを指示する。
る命令が読み出されると、スカラ演算処理部３は、ベク
トル演算制御部５にベクトル命令開始アドレスとベクト
ル処理要素数りを指示する。
ベクトル演算制御部５は、主記憶装置１の指示されたア
ドレスからベクトル命令列を読み出し、その解読結果に
従い、ベクトル演算処理部４−０゜４−１．・・・、４
（ｎ−１）内のベクトル演算器２１〜２３あるいはベク
トルレジスタ９〜１６あるいはデータ転送回路６，７に
、ベクトル命令の実行を指示する。
ドレスからベクトル命令列を読み出し、その解読結果に
従い、ベクトル演算処理部４−０゜４−１．・・・、４
（ｎ−１）内のベクトル演算器２１〜２３あるいはベク
トルレジスタ９〜１６あるいはデータ転送回路６，７に
、ベクトル命令の実行を指示する。
ここで、複数のベクトル演算処理部４−０〜４−（ｎ−
１）をもち、１つのベクトル命令をベクトル要素番号に
注目して複数のベクトル演算部に分解して要素ごとに処
理する方式では、ベクトル長Ｌ、ベクトル演算器ｎの場
合、各々のベクトル演算処理部は （Ｌ ／ ｎ ）又は（Ｌ／ｎ）＋１回（（Ｌ／ｎ）は
Ｌ ／ ｎをこえない最大の整数）の演算で済む、しか
し、ベクトル要素がｎ個のベクトル演算処理部にある各
々のベクトルレジスタに分割して保持されているため、
内積や総和などを行なった場合−ｎ個の演算処理部４−
０〜４−（ｎ −１）の各々の結果がスカラデータバッ
ファ１７または１８に求まるだけである。そこで、ベク
トル後処理演算部２５で４−０．４−１．・・・。
１）をもち、１つのベクトル命令をベクトル要素番号に
注目して複数のベクトル演算部に分解して要素ごとに処
理する方式では、ベクトル長Ｌ、ベクトル演算器ｎの場
合、各々のベクトル演算処理部は （Ｌ ／ ｎ ）又は（Ｌ／ｎ）＋１回（（Ｌ／ｎ）は
Ｌ ／ ｎをこえない最大の整数）の演算で済む、しか
し、ベクトル要素がｎ個のベクトル演算処理部にある各
々のベクトルレジスタに分割して保持されているため、
内積や総和などを行なった場合−ｎ個の演算処理部４−
０〜４−（ｎ −１）の各々の結果がスカラデータバッ
ファ１７または１８に求まるだけである。そこで、ベク
トル後処理演算部２５で４−０．４−１．・・・。
４−（ｎ−１）各々の１７または１８のスカラデ＝タバ
ッファの総和を取り直す。
ッファの総和を取り直す。
７以下内積命令が３個連続した場合の詳細を第２図に示
す、ベクトル演算処理部数ｎは４とする。
す、ベクトル演算処理部数ｎは４とする。
第２図のＥｌは演算器２１．２２が演算処理を行なって
いる時間で、４−０の２１．２２．４−１の２１．２２
．４−２の２１．２２．４−３の２１．２２でそれぞれ
で Ｓ６←Ｓ、＋Ａ （ｉ） 串Ｂ （ｉ） 、 （（ｉ
ｍ０ｄｕｌｏ ４） ＝Ｏ）Ｓ１４−８．＋Ａ （ｉ
） ＊ Ｂ （ｉ） 、 （（ｉ ＩＩｏｄｕｌｏ ４
） ＝１）Ｓ、←Ｓ、＋Ａ （ｉ） ＊Ｂ （ｉ） 、
（（ｉ ｍｏｄｕｌｏ ４） ＝２）Ｓ、←Ｓａ＋Ａ
（ｉ） ＊Ｂ（ｉ） 、 （（ｉ ｍｏｄｕｌｏ ４
） ＝３）を行なう０時刻ｔ１で各ベクトル演算処理部
４−Ｏ〜４−３にＳ、〜Ｓ３が求まり、スカラデータバ
ッファ１７に格納される。ベクトル後処理演算部２５は
４−０の１７．４−１の１７．４−２の１７．４゛−３
の１７の各スカラデータバッファに格納された８０〜Ｓ
、を取り出して総和処理を行う。
いる時間で、４−０の２１．２２．４−１の２１．２２
．４−２の２１．２２．４−３の２１．２２でそれぞれ
で Ｓ６←Ｓ、＋Ａ （ｉ） 串Ｂ （ｉ） 、 （（ｉ
ｍ０ｄｕｌｏ ４） ＝Ｏ）Ｓ１４−８．＋Ａ （ｉ
） ＊ Ｂ （ｉ） 、 （（ｉ ＩＩｏｄｕｌｏ ４
） ＝１）Ｓ、←Ｓ、＋Ａ （ｉ） ＊Ｂ （ｉ） 、
（（ｉ ｍｏｄｕｌｏ ４） ＝２）Ｓ、←Ｓａ＋Ａ
（ｉ） ＊Ｂ（ｉ） 、 （（ｉ ｍｏｄｕｌｏ ４
） ＝３）を行なう０時刻ｔ１で各ベクトル演算処理部
４−Ｏ〜４−３にＳ、〜Ｓ３が求まり、スカラデータバ
ッファ１７に格納される。ベクトル後処理演算部２５は
４−０の１７．４−１の１７．４−２の１７．４゛−３
の１７の各スカラデータバッファに格納された８０〜Ｓ
、を取り出して総和処理を行う。
この時１次の内積命令は前内積命令の最終要素積が加算
器２２に入り、最終回の和を求めるデータが加算器２２
の頭に来た次のクロックに、その次内積命令の先頭の要
素積が加算器２２に入るようにし得る。よって次的命令
は時刻ｔ２に始めることができる。
器２２に入り、最終回の和を求めるデータが加算器２２
の頭に来た次のクロックに、その次内積命令の先頭の要
素積が加算器２２に入るようにし得る。よって次的命令
は時刻ｔ２に始めることができる。
以上のように、複数のベクトル演算処理部の各々にて内
積処理を行いスカラデータバッファに各ベクトル演算処
理結果を格納するまでと、スカラデータバッファのデー
タをとり出してベクトル後処理演算部で総和後処理を行
うことを分離することにより、内積処理などが連続した
場合、前後の命令をオーバーラツプさせながら処理させ
ることができる。第２図のＰｌとＥ２、Ｐ２とＥ３はこ
れを示している。
積処理を行いスカラデータバッファに各ベクトル演算処
理結果を格納するまでと、スカラデータバッファのデー
タをとり出してベクトル後処理演算部で総和後処理を行
うことを分離することにより、内積処理などが連続した
場合、前後の命令をオーバーラツプさせながら処理させ
ることができる。第２図のＰｌとＥ２、Ｐ２とＥ３はこ
れを示している。
本発明によれば、ｎ個のベクトル演算処理部がベクトル
レジスタの要素を排他的に保持し、要素間同志の演算を
指示する１つの命令がｎ個のべり。
レジスタの要素を排他的に保持し、要素間同志の演算を
指示する１つの命令がｎ個のべり。
トル演算処理部で同時に処理されるベクトル処理装置に
おいて、内積や総和などのベクトルレジスタの全ての要
素による１つまたは複数の結果を得る形式の命令を処理
する場合、演算結果保持用スルカラデータバッファにｎ
個のベクトル演算処理部の結果を代入することによりベ
クトル演算処理部が次の命令のために早期にとりかかれ
、前記スカラデータバッファの総和などの処理を行うた
めのベクトル後処理演算部で前命令の後処理を次命令と
並行して行えるので、１つ１つの内積や総和命令処理の
高速化と前記内積や総和命令が連続した場合の命令処理
ピッチの短縮化の効果がある。
おいて、内積や総和などのベクトルレジスタの全ての要
素による１つまたは複数の結果を得る形式の命令を処理
する場合、演算結果保持用スルカラデータバッファにｎ
個のベクトル演算処理部の結果を代入することによりベ
クトル演算処理部が次の命令のために早期にとりかかれ
、前記スカラデータバッファの総和などの処理を行うた
めのベクトル後処理演算部で前命令の後処理を次命令と
並行して行えるので、１つ１つの内積や総和命令処理の
高速化と前記内積や総和命令が連続した場合の命令処理
ピッチの短縮化の効果がある。
第１図は本発明のベクトル処理装置の一実施例を示す全
体の構成図、第２図は本発明の一実施例で内積命令が３
個連続して処理される場合のタイムチャートである。 １・・・主記憶装置、 ２・・・記憶制御部、３・・・
スカラ演算処理部。 ４−０〜４（ｎ−１）・・・ベクトル演算処理部、５・
・・ベクトル演算制御部、 ６〜８・・・データ転送回路。 ９〜１６・・・ベクトルレジスタ、 １７．１８・・・演算結果持用スカラデータバソファ、
１９．２０・・・分配回路、 ２１〜２３・・・ベクトル演算器、 ２４・・・ベクトル演算処理用スカラレジスタ部。 ２５・・・ベクトル後処理演算部、 ２６・・・ベクトル演算器、 ２７・・・セレクタ、２
８・・・スカラレジスタ。 第１図
体の構成図、第２図は本発明の一実施例で内積命令が３
個連続して処理される場合のタイムチャートである。 １・・・主記憶装置、 ２・・・記憶制御部、３・・・
スカラ演算処理部。 ４−０〜４（ｎ−１）・・・ベクトル演算処理部、５・
・・ベクトル演算制御部、 ６〜８・・・データ転送回路。 ９〜１６・・・ベクトルレジスタ、 １７．１８・・・演算結果持用スカラデータバソファ、
１９．２０・・・分配回路、 ２１〜２３・・・ベクトル演算器、 ２４・・・ベクトル演算処理用スカラレジスタ部。 ２５・・・ベクトル後処理演算部、 ２６・・・ベクトル演算器、 ２７・・・セレクタ、２
８・・・スカラレジスタ。 第１図
Claims (1)
- （１）複数のスカラレジスタと、複数のベクトルレジス
タと、当該ベクトルレジスタから受取ったベクトルデー
タに対し演算処理を行ない結果を前記ベクトルレジスタ
に送出するｎ個のベクトル演算器とを有するベクトル処
理装置において、前記ｎ個のベクトル演算器の結果を保
持するｎ個の演算結果保持用スカラデータバッフアと、
前記ｎ個の演算結果保持用スカラデータバッファからデ
ータを取り出して総和などの後処理を行ない前記スカラ
レジスタに演算結果を送出するベクトル後処理演算部と
を設けたことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401686A JPS6310263A (ja) | 1986-07-02 | 1986-07-02 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401686A JPS6310263A (ja) | 1986-07-02 | 1986-07-02 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310263A true JPS6310263A (ja) | 1988-01-16 |
Family
ID=15575065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15401686A Pending JPS6310263A (ja) | 1986-07-02 | 1986-07-02 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310263A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01319865A (ja) * | 1988-06-20 | 1989-12-26 | Fujitsu Ltd | ベクトル処理装置 |
| JPH0343865A (ja) * | 1989-07-11 | 1991-02-25 | Koufu Nippon Denki Kk | ベクトル・データ処理装置 |
| JPH06236392A (ja) * | 1993-02-10 | 1994-08-23 | Nec Corp | パラレル型計算機向け超行列演算方式 |
| JPH07129521A (ja) * | 1993-01-11 | 1995-05-19 | Nec Corp | 並列処理方式 |
| US6782468B1 (en) | 1998-12-15 | 2004-08-24 | Nec Corporation | Shared memory type vector processing system, including a bus for transferring a vector processing instruction, and control method thereof |
-
1986
- 1986-07-02 JP JP15401686A patent/JPS6310263A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01319865A (ja) * | 1988-06-20 | 1989-12-26 | Fujitsu Ltd | ベクトル処理装置 |
| JPH0343865A (ja) * | 1989-07-11 | 1991-02-25 | Koufu Nippon Denki Kk | ベクトル・データ処理装置 |
| JPH07129521A (ja) * | 1993-01-11 | 1995-05-19 | Nec Corp | 並列処理方式 |
| JPH06236392A (ja) * | 1993-02-10 | 1994-08-23 | Nec Corp | パラレル型計算機向け超行列演算方式 |
| US6782468B1 (en) | 1998-12-15 | 2004-08-24 | Nec Corporation | Shared memory type vector processing system, including a bus for transferring a vector processing instruction, and control method thereof |
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