JPH09325953A - プロセッサおよびデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 積和演算を高速に処理可能なプロセッサを提
供する。 【解決手段】 本発明によるプロセッサは、レジスタフ
ァイル６と、４段のパイプラインの浮動小数点乗算器か
らなる２項演算器４１と、４つのレジスタからなる累計
レジスタファイル５と、３段パイプラインの浮動小数点
加算器からなる加算器４０とを備える。第２命令レジス
タ２１２に積和命令が格納されると、レジスタファイル
６から読み出された２つのデータが２項演算器４１で乗
算され、その結果と累計レジスタファイル５内のデータ
が加算器４０で加算され、加算結果は累計レジスタファ
イル５内に格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ストアドプログラ
ム方式のプロセッサに関するものであり、特に、積和演
算など、総和演算を含む処理を高速に行う構成に関する
ものである。

【０００２】

【従来の技術】３次元グラフィックの座標処理や音声デ
ータの圧縮伸長処理、音声認識処理では、（数１）に示
す積和演算が多用される。

【０００３】

【数１】

【０００４】（数１）の演算は、（数２）の積演算と
（数３）の総和演算に分けられる。

【０００５】

【数２】

【０００６】

【数３】

【０００７】（数１）の演算の高速な処理を可能とする
技術としては、特開平４―１７７４６２号公報記載の技
術がある。この技術では、図１３に示す構成の演算装置
により、（数３）の総和演算を高速に処理する。

【０００８】図１３で、第１のレジスタ９１と第２のレ
ジスタ９２は、制御回路９５からの制御信号に従って、
入力Ａ，Ｂの値と、値０と、３入力加算回路９４の出力
Ｃの値の内のいずれか１つを選択・保持し、保持した値
を出力する。また、第３のレジスタ９３は、制御回路９
５からの制御信号に従って、値０と、３入力加算回路９
４の出力Ｃの値の内のいずれか１つを選択・保持し、保
持した値を出力する。３入力加算回路９４は、クロック
周期Ｔ毎に第１のレジスタ９１と第２のレジスタ９２と
第３のレジスタ９３の各出力値を取り込み、その加算結
果をＮクロック周期（＝ＮＴ）かけて求めて出力Ｃとし
て出力する。

【０００９】この演算装置を利用して積和演算を行う場
合、まず、別途、（数２）の数列ｄj を求めておく。そ
して、求めた数列ｄj を、（数４）のように２つの数列
Ａ，Ｂに分け、数列Ａ，Ｂをそれぞれ第１のレジスタ９
１と第２のレジスタ９２に、順次入力する。

【００１０】

【数４】

【００１１】第１のレジスタ９１と第２のレジスタ９２
は、順次入力された数列Ａ，Ｂの値を格納し、３入力加
算回路９４へ出力する。第３のレジスタ９３は、数列
Ａ，Ｂの加算結果が３入力加算回路９４の出力Ｃに現れ
るまでの間、値０を保持し３入力加算回路９４へ出力す
る。演算開始からＮＴ時間後に３入力加算回路９４の出
力Ｃに演算結果が現れ始めると、第３のレジスタ９３
は、その出力Ｃを順次格納し３入力加算回路９４へ出力
する。これにより、以降、３入力加算回路９４では、
（数３）に示す総和演算の部分和が３入力で加算され
る。

【００１２】そして、数列Ａ，Ｂが全て入力された時点
から、３入力加算回路９４は、Ｎ個の部分和を順次出力
する。出力された部分和は、第１のレジスタ９１と第２
のレジスタ９２と第３のレジスタ９３に振り分けられた
後、一斉に加算回路９４に入力される。これが繰り返さ
れることで、加算回路９４は、部分和を累計していき、
最終的に総和演算の結果を出力する。

【００１３】以上のように、従来の技術では、総和演算
が、Ｎ個の部分和を求める過程と、求めた部分和の累計
を求める過程からなる。そして、Ｎ個の部分和を３入力
の演算で高速に求めることで、総和演算の高速化を図っ
ている。ただし、部分和の累計を求める過程は、加算回
路９４の出力の振り分けに要する演算の空き時間を含
み、総和演算の項数が小さくなってもあまり短縮されな
い。

【００１４】ところで、３次元グラフィック処理におけ
る座標計算では、（数５）に示す演算を繰り返し高速に
行う必要がある。（数５）の演算は、４項の積和演算を
４つ含んでいる。上記従来の技術では、前述の総和演算
の動作を４回繰り返すことで、（数５）の演算に対応で
きる。

【００１５】

【数５】

【００１６】

【発明が解決しようとする課題】（数５）のように、項
数が４と少ない総和演算を個別に複数回行う場合、上記
従来の技術では、部分和を３入力の演算で求める過程が
ほとんどないために、部分和の演算で高速化を図ること
はできない。さらに、部分和の累計を求める過程は、個
別に行う総和演算の数に比例して長くなり、総演算時間
の多くの部分を占めるようになる。このため、従来の技
術では、項数の少ない総和演算を含む演算を個別に複数
回行う処理を、高速に実施することは困難であった。

【００１７】そこで、本発明は、項数の少ない総和演算
を含む演算を個別に複数回行う処理をより短時間に実施
するプロセッサを提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、命令を格納する命令レジスタと、前記
命令レジスタに格納された命令に応じて、内部の複数の
レジスタの内の２個以上のレジスタから並列にデータが
読み出されるレジスタファイルと、前記レジスタファイ
ルのレジスタから並列に読み出されたデータに、前記命
令レジスタに格納された命令に応じて所定の演算を施す
演算器と、 前記命令レジスタに格納された命令に応じ
て、内部のＭ個（Ｍは２以上の整数）のレジスタの内の
１個以上のレジスタからデータを読み出す累計レジスタ
ファイルと、前記演算器が演算した結果のデータと、前
記累計レジスタファイルのレジスタから読み出されたデ
ータを、前記命令レジスタに格納された命令に応じて加
算する加算器とを有し、前記累計レジスタファイルのレ
ジスタには、前記加算器が加算した結果のデータが、前
記命令レジスタに格納された命令に応じて格納されるこ
とを特徴とするプロセッサを提供する。

【００１９】このプロセッサでは、総和演算を含む演算
を個別に複数回行う場合に、例えば、個別に行う各演算
に対して累計レジスタファイルのレジスタを割り当て、
演算器により上記各演算の部分的な演算を行って、その
演算結果を割り当てられたレジスタと加算器を用いて累
計（累積加算）していく使い方が出来る。すなわち、総
和演算を、上記各演算毎に一括して実施するのではな
く、上記各演算の順で累計を行いそれを繰り返すことに
より並列に実施することが出来る。このため、このプロ
セッサでは、従来技術で生じていた演算の空き時間なし
に効率よく演算を行うことができ、総和演算の項数が少
ない場合には、従来技術より短時間に演算を実施するこ
とが出来る。

【００２０】

【発明の実施の形態】以下で、本発明の実施形態を説明
する。

【００２１】図１に、本発明の実施形態に係る３次元グ
ラフィック処理システムの構成を示す。図１で、３次元
グラフィック処理システムは、プロセッサ１１と、プロ
セッサ１１のプログラムや作業データを記憶する主記憶
装置１２と、二次記憶装置１３と、画像データをビデオ
信号に変換するビデオ出力装置１４と、通信装置１５
と、その他のＩ／Ｏ装置１６と、これら装置１１〜１６
を接続するシステムバス１０と、ビデオ出力装置１４に
接続されたディスプレイ装置１４０とにより構成され
る。主記憶装置９３の記憶領域には、ビデオ出力装置１
４が変換する画像データを記憶するフレームバッファが
形成されている。プロセッサ１１は、二次記憶装置１３
内に蓄えられたデータや、通信装置１５によって他のシ
ステムから送られたデータを処理し、処理結果を主記憶
装置１２内のフレームバッファに画像データとして蓄え
る。フレームバッファに蓄えられた画像データは、ビデ
オ出力装置１４でビデオ信号に変換された後、ディスプ
レイ１４０で表示される。

【００２２】プロセッサ１１の内部構成を、図２に示
す。

【００２３】図２で、プロセッサ１１は、４つの読み出
しポートと３つの書き込みポートを持つレジスタファイ
ル６と、ＡＬＵからなる第１演算処理装置３１、第２演
算処理装置３２と、演算処理装置装置３１，３２に与え
る命令をそれぞれ格納する命令レジスタ２１１，２１２
と、ロード／ストア処理装置３０と、命令供給装置２１
と、書き込みデータ・セレクタ６０と、システムバス・
インタフェース２０とを備える。また、プロセッサ１１
は、図３に示す４段のパイプラインの浮動小数点乗算器
からなる２項演算器４１と、図５に示す累計レジスタフ
ァイル５と、３段のパイプラインの浮動小数点加算器か
らなる加算器４０とにより構成された積和演算部３３
を、第２演算処理装置３２に併設している。

【００２４】累計レジスタファイル５は、図５に示すよ
うに、浮動小数点データをそれぞれ格納可能な４個のレ
ジスタＦＭＡＣ０〜ＦＭＡＣ３と、セレクタ５４，５５
を有し、レジスタＦＭＡＣ０〜ＦＭＡＣ３において、任
意のレジスタからのデータの読み出しと、任意のレジス
タへのデータの書き込みとを同時に行うことが出来る。
一方、レジスタファイル６は、図６に示すように、浮動
小数点データを格納可能な６４個のレジスタＲ０〜Ｒ６
３を形成するＲＡＭからなり、４つの読み出しポートと
３つの書き込みポートにより、レジスタＲ０〜Ｒ６３の
任意の４つのレジスタからのデータの読み出しと、任意
の３つのレジスタへの書き込みとを同時に行うことが出
来る。

【００２５】命令供給装置２１は、主記憶装置１２に記
憶されたプログラムの命令を、システムバス・インタフ
ェース２０を介して順次読み出し、命令の種類に応じ
て、第１命令レジスタ２１１または第２命令レジスタ２
１２に格納する。第１命令レジスタ２１１に格納された
命令により、レジスタファイル６の読み出しポートの内
の２つと、第１演算処理装置３１と、ロード／ストア処
理装置３０と、書き込みデータセレクタ６０と、レジス
タファイル６の書き込みポートとが制御される。同様
に、第２命令レジスタ２１２に格納された命令により、
レジスタファイル６と、第２演算処理装置３２と、２項
演算器４１と、累計レジスタファイル５と、加算器４０
と、書き込みデータセレクタ６０とが制御される。ここ
で、プロセッサ１１は、第１命令レジスタ２１１に格納
された一命令の実行と、第２命令レジスタ２１２に格納
された一命令の実行を、並列的に同時に行うことが出来
る。また、これらの命令の実行に伴うレジスタファイル
６での読み出しと書き込みも、並列的に同時に行うこと
が出来る。つまり、プロセッサ１１は、スーパースカラ
またはＶＬＩＷ(Very Long Instruction Word)アーキテ
クチャを採用したものである。

【００２６】また、プロセッサ１１は、ロード命令、ス
トア命令、加算命令、乗算命令をサポートする他、積和
演算部３３について、積和命令と、全累計レジスタクリ
ア命令と、累計レジスタセット命令の３つの命令もサポ
ートする。この３つの命令は、命令供給装置２１によっ
て第２命令レジスタ２１２に格納される。命令のフォー
マットと動作内容を、表１に示す。表中で、矢印は、右
辺の演算結果を左辺のレジスタに格納することを表し、
ＲｎもしくはＦＭＡＣｎは、レジスタＲｎもしくはレジ
スタＦＭＡＣｎに格納されたデータを表す。

【００２７】

【表１】

【００２８】全累計レジスタクリア命令が第２命令レジ
スタ２１２に格納されると、累計レジスタファイル５の
内部の全てのレジスタＦＭＡＣ０〜ＦＭＡＣ３の格納デ
ータはゼロにクリアされる。累計レジスタセット命令が
第２命令レジスタ２１２に格納されると、その命令に応
じて、レジスタファイル６内のレジスタＲ０〜Ｒ６３の
１つが選択され、その格納データが読み出しポートに出
力される。出力されたデータは、上記命令に応じた累計
レジスタファイル５内の１つのレジスタに格納される。

【００２９】積和命令が第２命令レジスタ２１２に格納
されると、まず、積和命令に応じたレジスタファイル６
内の２つのレジスタが選択され、これら２つのレジスタ
の格納データが２つの読み出しポートに出力される。そ
して、出力された２つのデータには、２項演算器４１に
よって乗算演算が施され、４パイプラインサイクル（ｐ
ｓ）後、その乗算結果が加算器４０へ伝えられる。ま
た、積和命令に応じて、累計レジスタファイル５内の１
つのレジスタが選択され、そのレジスタに格納されたデ
ータが加算器４０へ伝えられる。加算器４０は、伝えら
れた２つのデータを加算し、３[ps]後に、その加算結果
を出力する。積和命令に従って、累計レジスタファイル
５内の１つのレジスタが選択され、そのレジスタに加算
器４０の加算結果が格納される。また、同時に、積和命
令に従って、レジスタファイル６内の１つのレジスタが
選択され、そのレジスタにも加算結果が格納される。

【００３０】次に、（数５）のマトリクス演算を行う場
合のプロセッサ１１の動作を説明する。

【００３１】図１に示した主記憶装置１２には、作業デ
ータとして、（数５）の座標データ(x,y,z,w)と、マト
リックスデータＭi,j（i,j＝0,1,2,3）が格納されてい
る。これらのデータは、演算に先立ち、第１命令レジス
タ２１１に格納されたロード命令に従って、ロード／ス
トア処理装置３０の制御下で、主記憶装置１２より順次
読み出され、システムバス・インタフェース２０、セレ
クタ６０を介して、レジスタファイル６内に格納され
る。このとき、レジスタファイル６には、図７の（ａ）
に示す対応関係でデータが格納される。また、演算結果
(x',y',z',w')は、図７の（ｂ）に示す対応関係でレジ
スタファイル６内に格納される。

【００３２】（数５）の処理は、積和命令を用いた図８
に示すプログラムによって実施される。なお、プログラ
ムの各命令（ステップ）は、１[ps]毎に第２命令レジス
タ２１３に順次格納され、実行される。

【００３３】図８のプログラムの処理で、まず、ステッ
プ１の全累計レジスタクリア命令に従って、累計レジス
タファイル５がクリアされる。次に、ステップ２の積和
命令に従って、レジスタファイル６のレジスタＲ０，Ｒ
１０の各格納データが２項演算器４１に入力される。そ
の乗算結果は４[ps]後に２項演算器４１から出力され、
加算器４０で、累積レジスタ５のレジスタＦＭＡＣ０の
格納データ（値０）と加算される。そして、その加算結
果は３[ps]後に出力され、レジスタＦＭＡＣ０，Ｒ４に
格納される。同様に、ステップ３の積和命令に従って、
レジスタＲ０，Ｒ２０の各格納データが乗算され、その
結果がレジスタＲ５に格納される。こうして、ステップ
２〜５により、（数５）のマトリクスデータＭi,0（i＝
0,1,2,3）と座標データｘの乗算結果がそれぞれレジス
タＲ４〜Ｒ７に格納される。そして、ステップ６〜９で
は、マトリクスデータＭi,1と座標データｙの乗算が行
われて、その乗算結果がレジスタＲ４〜Ｒ７の格納デー
タに累計される。さらに、ステップ１０〜１７で、座標
データz,wについての乗算と累計が行われ、ステップ１
７の処理が開始されてから７[ps]後に全ての積和演算が
完了する。以上のように、積和演算部３３は（数５）の
積和演算を、１７個の命令に従って２３[ps]で実施す
る。

【００３４】ここで、比較のために、（数５）の処理を
積和命令を用いずに加算命令と乗算命令で実施する場合
について考える。ただし、ここでは、累計レジスタファ
イル５を利用せず、各命令毎に加算器４０と２項演算器
４１を個別に用いるものとする。この場合の積和演算処
理は、図１０に示すプログラムによって実現される。図
１０のプログラムは、図１１に示すタイミングで実行さ
れる。すなわち、この例では、（数５）の積和演算を、
２８個の命令により３０[ps]で実施する。

【００３５】この結果より、積和命令を用いた場合のプ
ログラムは、加算命令と乗算命令の場合の約６０％の長
さで済むことがわかる。また、積和命令を用いた場合の
処理速度は、加算命令と乗算命令の場合に対し約１．３
倍高速となる。

【００３６】なお、（数５）の処理を複数回繰返した場
合、データのロード／ストアの処理を除くと、積和命令
を用いた場合の処理速度は、加算命令と乗算命令の場合
に対し約１．６倍高速となる。これは、積和命令を用い
た積和演算部３３が、乗算と加算を１つの積和演算命令
で実現でき、その積和演算命令を連続的に実行できるこ
となどによるものである。また、累計レジスタファイル
５の設置により増加するハードウェア量は、レジスタフ
ァイル６の読み出しポート数を増やした場合のハードウ
ェアの増加量よりも少ない。

【００３７】また、プロセッサ１１では、累計レジスタ
ファイルが加算器４０のパイプライン段数以上のレジス
タを含んでいるため、命令のレイテンシを考慮して、累
計レジスタの番号と命令を対応付けるので、命令の実行
結果の管理などの命令スケジュール管理を容易に行うこ
とが出来る。これにより、積和演算の中間結果を管理し
たり、途中で他の命令を挿入したり命令の順番を少し変
えたりする柔軟性が得られる。さらに、命令スケジュー
ル管理が容易となることで、プロセッサ１１用の高級言
語コンパイラの実現も容易となる。

【００３８】次に、（数５）のマトリクス演算を連続し
て複数回行う場合のプロセッサ１１の動作について説明
する。

【００３９】プロセッサ１１は、２つの命令を並行して
同時に実行する機能を用いて、複数のマトリクス演算を
高速に処理することができる。ただし、ここでは、レジ
スタファイル６には、図７に示した構造のデータが２組
格納されるものとする。

【００４０】（数５）のマトリクス演算を４回行う場合
のプロセッサ１１の動作を、図１２に示す。図１２で、
まず、図７のマトリクス演算１の演算データが、第１の
命令レジスタ２１１に格納された命令に従って主記憶装
置１２からプロセッサ１１のレジスタファイル６にロー
ドされる。ロードされた演算データには、第２の命令レ
ジスタ２１２に格納された命令に従って図８の手順でマ
トリクス演算１が施される。この演算と並行して、第１
の命令レジスタ２１１には、次のマトリクス演算２の演
算データのロードを指定する命令やアドレス計算の命令
が格納される。これにより、マトリクス演算１が終了す
る前に、レジスタファイル６にはマトリクス演算２の演
算データがロードされる。マトリクス演算１が終了する
と、第１の命令レジスタ２１１に、マトリクス演算１の
演算結果データのストアを指定する命令が格納され、第
２の命令レジスタ２１２には、マトリクス演算２を指示
する命令が格納される。これにより、マトリクス演算１
の演算結果データの主記憶装置１２へのストアと、マト
リクス演算２とが並行して同時に行われる。そして、マ
トリクス演算１の演算結果のデータのストアが終了する
と、第１の命令レジスタ２１１に格納された命令によ
り、マトリクス演算２と並行してマトリクス演算３の演
算データのロードが行われる。こうして、マトリクス演
算３，４についての演算データのロードと演算結果デー
タのストアが行われる。

【００４１】次に、項数が非常に多い場合の（数１）の
積和処理への対応について説明する。この場合、レジス
タファイル６の容量に応じて、積和処理を（数６）に示
すような例えば４つの部分和に分け、その部分和を累計
する（数７）により積和処理の結果を得る。

【００４２】

【数６】

【００４３】

【数７】

【００４４】まず、（数６）で示した部分和を、積和演
算命令を用いて求める。その後、求めた４つの部分和
を、（数７）に従って、加算命令を用いて処理する。こ
のように処理することで、積和演算を用いない場合に対
し、約２倍高速に演算することが出来る。

【００４５】なお、以上の実施形態では、２項演算器４
１を乗算器としたが、図４に示すように、加算器や、入
力値の差の絶対値を求める演算器としてもよい。２項演
算器４１を加算器とすれば、乗算を伴わない総和演算
を、高速に演算することが出来る。また、２項演算器４
１を差の絶対値を求める演算器とすれば、２つのベクト
ルの相違の程度を、高速に演算することが出来る。

【００４６】

【発明の効果】以上で説明したように、本発明によれ
ば、項数の少ない総和演算を含む演算を個別に複数回行
う処理をより短時間に実施するプロセッサを提供するこ
とが出来る。

【図面の簡単な説明】

【図１】 本発明の実施形態に係わる３次元コンピュー
タグラフィックスシステムの構成を示すプロック図であ
る。

【図２】 図１のプロセッサの構成を示すブロック図で
ある。

【図３】 図２の浮動小数点２項演算器の構成を示すブ
ロック図である。

【図４】 図２の浮動小数点２項演算器の他の構成例を
示したブロック図である。

【図５】 図２の累計レジスタファイルの構成を示すブ
ロック図である。

【図６】 図２のレジスタファイルの構成を示すブロッ
ク図である。

【図７】 図２のレジスタファイルへの行列データの格
納の様子を示した図である。

【図８】 図２のプロセッサのプログラム例を示した図
である。

【図９】 図８で示したプログラムの実行シーケンスを
示した図である。

【図１０】 積和演算命令を用いないプログラム例を示
した図である。

【図１１】 図１０で示したプログラムの実行シーケン
スを示した図である。

【図１２】 マトリクス演算を繰り返し行う場合のプロ
セッサの動作を示す図である。

【図１３】 従来の技術による総和演算装置を示したブ
ロック図である。

【符号の説明】

１０…システムバス １１…プロセッサ １２…主記憶装置 １３…２次記憶装置 １４…ビデオ出力装置 １４０…ディスプレイ装置 １５…通信装置 １６…その他入出力装置 ２０…システムバス・インタフェース ２１…命令供給装置 ２１１…第１命令レジスタ ２１２…第２命令レジスタ ３０…ロード／ストア処理装置 ３１…第１演算処理装置 ３２…第２演算処理装置 ４０…浮動小数点加算器 ４１…浮動小数点２項演算器 ５…累計レジスタファイル ６…レジスタファイル ６０…書き込みデータセレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西岡 清和 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】命令を格納する命令レジスタと、 複数のレジスタを備え、前記命令レジスタに格納された
   命令に応じて、前記複数のレジスタの内の２個以上のレ
   ジスタから並列にデータが読み出されるレジスタファイ
   ルと、 前記レジスタファイルのレジスタから並列に読み出され
   たデータに、前記命令レジスタに格納された命令に応じ
   て所定の演算を施す演算器と、 Ｍ個（Ｍは２以上の整数）のレジスタを備え、前記命令
   レジスタに格納された命令に応じて、前記Ｍ個のレジス
   タの内の１個以上のレジスタからデータを読み出す累計
   レジスタファイルと、 前記演算器が演算した結果のデータと、前記累計レジス
   タファイルのレジスタから読み出されたデータを、前記
   命令レジスタに格納された命令に応じて加算する加算器
   とを有し、 前記累計レジスタファイルのレジスタには、前記加算器
   が加算した結果のデータが、前記命令レジスタに格納さ
   れた命令に応じて格納されることを特徴とするプロセッ
   サ。
2. 【請求項２】請求項１記載のプロセッサであって、 前記加算器が、段数Ｎ（ただし、Ｎは、Ｍ≧Ｎ≧２を満
   たす整数）のパイプラインで構成されていることを特徴
   とするプロセッサ。
3. 【請求項３】請求項１または２記載のプロセッサであっ
   て、 前記命令レジスタに格納される命令は、 前記演算器の演算対象のデータが読み出される前記レジ
   スタファイルのレジスタと、前記加算器の演算対象のデ
   ータが読み出される前記累計レジスタファイルのレジス
   タと、前記加算器が加算した結果のデータが格納される
   前記累計レジスタファイルのレジスタとを指定し、か
   つ、前記演算器および加算器の演算および加算の実行を
   指令する命令を含むことを特徴とするプロセッサ。
4. 【請求項４】請求項１または２記載のプロセッサであっ
   て、 前記命令レジスタに格納された命令に応じて、前記累計
   レジスタファイルの全てのレジスタに格納されるデータ
   を所定の値とする手段を有することを特徴とするプロセ
   ッサ。
5. 【請求項５】請求項１または２記載のプロセッサであっ
   て、 前記累計レジスタファイルには、前記レジスタファイル
   のレジスタから読み出されたデータが、前記命令レジス
   タに格納された命令に応じて格納されることを特徴とす
   るプロセッサ。
6. 【請求項６】請求項１または２記載のプロセッサであっ
   て、 前記レジスタファイルのレジスタには、前記加算器が加
   算した結果のデータが、前記命令レジスタに格納された
   命令に応じて格納されることを特徴とするプロセッサ。
7. 【請求項７】複数の命令からなるプログラムと、データ
   とを記憶した記憶手段と、 前記記憶手段に記憶されたデータを取り込み、前記記憶
   手段に記憶された命令を順次取り込み、取り込んだ命令
   に従った処理を行うプロセッサとを備えたデータ処理装
   置であって、 前記プロセッサは、 前記記憶手段から取り込んだ命令を格納する命令レジス
   タと、 前記記憶手段から取り込んだデータを格納する複数のレ
   ジスタを備え、前記命令レジスタに格納された命令に応
   じて、前記複数のレジスタの内の２個以上のレジスタか
   ら並行してデータが読み出されるレジスタファイルと、 前記レジスタファイルのレジスタから並列に読み出され
   たデータに、前記命令レジスタに格納された命令に応じ
   て所定の演算を施す演算器と、 複数のレジスタを備え、前記命令レジスタに格納された
   命令に応じて、前記複数のレジスタの内の１個以上のレ
   ジスタからデータを読み出す累計レジスタファイルと、 前記演算器が演算した結果のデータと、前記累計レジス
   タファイルのレジスタから読み出されたデータを、前記
   命令レジスタに格納された命令に応じて加算する加算器
   とを有し、 前記累計レジスタファイルのレジスタには、前記加算器
   が加算した結果のデータが、前記命令レジスタに格納さ
   れた命令に応じて格納されることを特徴とするデータ処
   理装置。