JPH077389B2

JPH077389B2 - 再帰方程式を高速で処理するベクトル処理装置

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Publication number: JPH077389B2
Application number: JP63504021A
Authority: JP
Inventors: 明彦星野; 彰二中谷; 浩二黒田; 哲河合
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-14
Filing date: 1988-05-14
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: EP0314809B1; JPH01501264A; US4949292A; DE3882487T2; EP0314809A1; WO1988009016A1; KR890702149A; DE3882487D1; KR920004772B1

Description

【発明の詳細な説明】技術分野本発明はデータ処理システムに関し、特に再帰方程式を
高速で処理するためのベクトル処理装置に関する。

背景技術最近のコンピュータ技術における目ざましい進歩は、例
えばベクトル処理装置を提供することによってスーパー
コンピュータの演算速度を向上させてきた。これらベク
トル処理装置は科学計算を実行するために使用される。
例えば一次方程式の数値解法や微分方程式の数値解法を
高速で行うために使用される。

科学技術計算においては、次のような再帰演算アルゴリ
ズム（または再帰方程式）を頻繁に使用して一次方程式
の数値解法を行ったり、差分法によって微分方程式を解
く。

ai＝ai_-1×bi＋ci …（１）但し、ｉ＝1,2,3,…,n この演算アルゴリズム（１）は、データaiとデータai_-1
の再帰関係を示す。一般に、上記再帰方程式の演算は、
ベクトル処理装置による高速の計算には適していない。
これはデータai_-1が再使用されてデータaiを計算するか
らである。すなわちデータaiは項ai_-1の計算の後で計算
しなければならないためである。従って従来のベクトル
処理装置は、高速で再帰方程式を計算することができな
い。再帰方程式を扱うために使用される従来のベクトル
処理装置については図面を参照して後述する。

それにもかかわらず、ベクトル処理装置を使用して高速
で再帰方程式を計算することに対する要求は強い。これ
は多くの再帰方程式が科学技術計算分野で使用されるか
らである。

発明の開示本発明の目的は再帰方程式を高速で処理できるベクトル
処理装置を提供することである。

本発明の他の目的は、容易に構成できる簡単な回路構成
を有するベクトル処理装置を提供することである。

本発明の提供するベクトル処理装置は、ベクトル命令を
制御するためのベクトル命令制御ユニットと、主記憶ユ
ニットにおける入力ベクトルデータと計算されたデータ
とをアクセスするためのベクトル記憶アクセスユニット
と、前記ベクトル命令制御ユニットの制御下においてベ
クトルデータを計算するためのベクトル計算ユニット
と、前記ベクトルデータアクセスユニットと前記ベクト
ル計算ユニットとの間でデータを転送するためのデータ
分配ユニットとを備え、前記ベクトル処理装置が、少な
くとも１個の奇数項計算回路と少なくとも１個の偶数項
計算回路とを有するベクトル計算ユニットと、前記ベク
トル計算ユニットに作動的に接続されそれと協働するデ
ータ分配ユニットとを備えることにより、変形された再
帰方程式を処理することを特徴とする。各奇数項計算回
路は、変形された再帰方程式の各奇数項を計算するよう
に構成され、加算回路と、乗算回路と、計算した奇数項
を保持する少なくとも１個のデータ記憶回路と、前記デ
ータ記憶回路を介して前記乗算回路、および／または、
前記加算回路に前記計算した奇数項をフィードバックす
るための少なくとも１本のフィードバック線を備える。
各偶数項計算回路は、再帰方程式の偶数項を計算するよ
うに構成され、他の加算回路と、別の乗算回路と、計算
された偶数項を保持する少なくとも１個の他のデータ記
憶回路と、前記他のデータ記憶回路を介して前記他の乗
算回路、および／または、前記別の加算回路に前記計算
した偶数項をフィードバックするための少なくとも１本
のフィードバック線を備える。前記データ分配ユニット
は、０を出力するための第１のデータ設定器と、１を出
力するための第２のデータ設定器と、前記設定器からの
定数データ０および１と計算された奇数項および偶数項
とを使用して再帰方程式を計算するための入力オペラン
ドを選択する第１〜第６セレクタと、変形された再帰方
程式によって規定される所定の方法において前記セレク
タを制御するためのセレクタ制御回路とを備え、選択さ
れたデータを前記奇数項および偶数項計算回路へ供給す
る。

式（１）によって表される再帰方程式は、一次漸化する
と次の式のように変形できる。

ai＝ai_-1×bi＋ci ＝｛（ai_-2×bi_-1）＋ci_-1｝×bi＋ci ＝ai_-2×bi_-1×bi＋bi×ci_-1＋ci …（２）添字ｉが偶数、例えば偶数の添字ｋ＝2,4,6の場合、 a₂＝a₀×b₁×b₂＋b₂×c₁＋c₂ a₄＝a₂×b₃×b₄＋b₄×c₃＋c₄ a₆＝a₄×b₅×b₆＋b₆×c₅＋c₆ …（３）添字ｉが奇数、例えば奇数の添字ｊ＝1,3,5,7の場合、 a₁＝a₀×b₁×１＋１×c₁＋０ a₃＝a₁×b₂×b₃＋b₃×c₂＋c₃ a₅＝a₃×b₄×b₅＋b₅×c₄＋c₅ a₇＝a₅×b₆×b₇＋b₇×c₆＋c₇ …（４）ここで各項a₂とa₀、a₄とa₂、a₆とa₄の間には直接の再帰
関係がないことに注意すべきである。同様に、項a₃と
a₁、a₅とa₃、a₇とa₅との間にも直接の再帰関係がない。
従って奇数項計算回路は、奇数項ajの計算を直接再帰に
よって遅延なしに行うことができる。また偶数項計算回
路は、偶数項akの計算を直接再帰による遅延なしに行う
ことができる。このため再帰方程式の高速計算に寄与す
る。

図面の簡単な説明第１図は、本発明のベクトル処理装置を含む高速データ
処理システムを示すブロック図、第２図は、第１図に示したデータ処理システムに使用さ
れる汎用ベクトル処理装置を示すブロック図、第３図は、従来のベクトル処理装置を示す回路図、第４図は、第３図に示したベクトル処理装置の動作タイ
ミング図、第５図は、本発明に基づくベクトル処理装置の一実施例
を示す回路図、第６図は、第５図に示したベクトル処理装置の動作タイ
ミング図、第７図は、本発明に基づくベクトル処理装置の別の実施
例を示す回路図、および第８図は、第７図に示したベクトル処理装置の動作タイ
ミング図、である。

発明を実施するための最良の形態本発明に基づくベクトル処理装置の好適実施例を説明す
る前に、ベクトル処理装置を備えた高速データ処理シス
テムを第１図を参照して説明する。

第１図において、高速データ処理システムは、主記憶ユ
ニット（MSU）１と、主記憶制御ユニット（MSCU）２
と、入出力（I/O）処理ユニット３と、スカラデータ処
理ユニット（スカラ処理装置）４と、ベクトルデータ処
理ユニット（ベクトル処理装置）５とを備える。I/O処
理ユニット３は、計算されるデータを入力すると共に、
スカラ処理装置４、および／または、ベクトル処理装置
５において計算されたデータを出力する。MSU1はこれら
入力データと計算されたデータとを格納する。スカラ処
理装置４は全ての計算を制御する。演算コマンドがスカ
ラ演算に関連する場合は、スカラ処理装置４自体がスカ
ラデータの計算を実行する。演算コマンドがベクトル演
算に関連する場合は、スカラ処理装置４は制御をベクト
ル処理装置５に移し、ベクトル処理装置５においてベク
トル計算が実行される。すなわちベクトル処理装置５
は、ベクトル計算が要求される場合にスカラ処理装置４
によってトリガされ、当該ベクトル計算を実行する。MS
CU2は、MSU1とI/O処理ユニット３とスカラ処理装置４と
ベクトル処理装置５とのデータの流れを制御する。

第１図に示したベクトル処理装置５の全体構成を第２図
に示す。第２図においてベクトル処理装置５は、デコー
ダと制御レジスタとを有するベクトル命令制御ユニット
（VICU）51と、ベクトルアドレス発生器とアクセスデー
タ処理装置とベクトルレジスタユニットとを有するベク
トル記憶アクセスユニット（VSAU）52と、データ分配ユ
ニット54と、加減算ユニット55と乗算ユニット56と除算
ユニット57とを有するベクトル計算部とを備える。VICS
51はスカラ処理装置５からデータ制御命令を受け取る。
その制御レジスタは前記データ制御命令の制御データを
格納する。前記デコーダは前記データ制御命令を復号す
る。VSAU52は、MSCU2およびデータ分配ユニット54を介
して、MSU1とベクトル計算部との間でデータを転送す
る。前記ベクトルアドレス発生器は、復号された命令に
基づき、MSU1内のデータをアクセスするためのアドレス
を発生する。前記アクセスデータ処理装置は、MSU1とベ
クトルレジスタユニットとの間のデータを制御する。ベ
クトル計算に使用されるデータは、まずベクトルレジス
タユニットに格納される。また、ベクトル計算部におい
て計算されたデータは、ベクトルレジスタユニットに格
納される。データ分配ユニット54は、ベクトルレジスタ
ユニットからのデータを分配し、それを復号された命令
に基づいて加減算ユニット55と乗算ユニット56と除算ユ
ニット57とに供給する。これらユニット55,56,57は動作
接続されており、ベクトル計算を行う。ベクトル計算さ
れたデータは、データ分配ユニット40を介してベクトル
レジスタユニットに格納され、その後MSU1に格納され
る。

従来のベクトル処理装置を第３図および第４図を参照し
て説明する。第３図は、前記した再帰方程式を処理する
ための基本的な回路図を示す。第４図は第３図に示した
ベクトル処理装置の動作タイミング図である。

第３図において、ベクトル処理装置は、セレクタ30と、
レジスタ14,15,16と、乗算回路17と、レジスタ18,19
と、加算器110と、レジスタ112と、レジスタ112の出力
端子とセレクタ30の入力端子との間に接続されたフィー
ドバック線31とを備える。これら回路構成要素は第３図
に示したベクトル計算部の一部である。乗算回路17はai
_-1×biの項を計算する。加算器110はciと乗算回路17か
らの結果とを加算する。一方において、この加算された
データはフィードバック線31とセレクタ30とレジスタ15
とを介して乗算回路17にフィードバックされて次の項の
計算に使用され、他方においてベクトルレジスタユニッ
トに出力される。セレクタ30は最初に初期ベクトルデー
タa₀を出力する。レジスタ14,15,16とレジスタ18,19と
レジスタ112とは、前記データを各々保持するように設
けられている。レジスタ112とフィードバック線31と
は、計算されたデータaiをレジスタ15にフィードバック
して次の項ai₊₁を計算するように設けられている。

ここで、減算および除算は再帰方程式の計算に必要ない
ので、減算回路および除算回路は第３図から省略されて
いる。

第３図に示したベクオル処理装置の動作を第４図を参照
してさらに詳細に説明する。

再帰方程式の添字を示す整数ｉが１であれば、再帰方程
式は次のように表される。

a₁＝a₀×b₁＋c₁ このため動作サイクル01においては、初期データc₁,a₀,
b₁が第２図に示したベクトルレジスタユニットからレジ
スタ14,15,16にロードされる。次に（a₀×b₁）の計算が
乗算回路17において実行される。動作サイクル02におい
て、レジスタ14にロードされたデータc₁がレジスタ18に
転送される。乗算回路17において計算されたデータはレ
ジスタ19に転送される。従って加算器110はデータc₁と
レジスタ19に格納されたデータとを加算し、結果a₁を得
る。動作サイクル03において、結果a₁はレジスタ112に
格納され、次にデータ分配ユニット54を介して第２図に
示したベクトルレジスタユニットに出力される。

動作サイクル04において、次のベクトルデータb₂,c₂が
ベクトルレジスタユニットを介してレジスタ16,14にロ
ードされる。同時に、レジスタ112に格納されているデ
ータa₁がフィードバック線31とセレクタ30とを介してレ
ジスタ15にロードされる。動作サイクル04〜06において
次の項a₂＝a₁×b₂＋c₂の計算が実行される。

同様に、動作サイクル07〜09において項a₃＝a₂×b₃＋c₃
の計算が実行される。動作サイクル10〜12では項a₄＝a₃
×b₄＋c₄の計算が実行される。動作サイクル13〜15では
項a₅＝a₄×b₅＋c₅の計算が実行される。

前記したように、一つの項aiを得るための計算時間は３
つの動作サイクルを必要とする。100項のベクトル処理
が必要の場合、100の再帰方程式の計算データを得るた
めに300の動作サイクルが必要である。従って再帰方程
式、特に高次再帰方程式を計算するための高速動作が従
来のベクトル処理装置では実現できない。

この欠点は、項aiの計算が直前の項ai_-1の計算の後に実
行されなければならないという再帰関係の故である。こ
のため従来のベクトル処理装置は、次の項の計算を進め
る前に直前の項を計算するためのアイドル時間を生ず
る。従って、ベクトル処理装置が前記再帰方程式を正確
に解くことができても、このベクトル処理装置は前記低
速演算の欠点を逃れられない。

本発明は再帰方程式を変形することによって前記欠点を
解決する。

前記した再帰方程式は次のように変形可能である。

ai＝ai_-1×bi＋ci ＝（ai_-2×bi_-1＋ci_-1）×bi＋ci ＝（ai_-2×bi_-1×bi）＋bi×ci_-1＋ci …（２）但し、ｉは整数であり添字ｉ＝1,2,3,…,nを表し、 aiは計算されたベクトルデータであり、 biは入力ベクトルデータであり、 ciは入力ベクトルデータである。

第（２）式から、項aiと他の項ai_-2との間には項aiと他
の項ai_-1との間のような直接再帰関係のないことが判か
る。前記第（２）式に基づき項aiの計算は、直前の項ai
_-1の計算に影響されない。項ai_-2は項aiの２段階前に計
算されており、項aiは直前の項ai_-1の計算による遅延な
しに実行することができる。しかしながら前記概念は奇
数項と偶数項とを別々に演算しない限り実現できない。

添字ｉが偶数であれば、偶数添字ｋを使用して前記第
（２）式は次のように表される。

ｋ＝2:a₂＝a₀×b₁×b₂＋b₂×c₁＋c₂ ｋ＝4:a₄＝a₂×b₃×b₄＋b₄×c₃＋c₄ ｋ＝6:a₆＝a₄×b₅×b₆＋b₆×c₅＋c₆ ：：：： …（３）添字ｉが奇数であれば、奇数添字ｊを使用して前記第
（１）式は次のように表される。

ｊ＝1:a₁＝a₀×b₁×１＋１×c₁＋０ｊ＝3:a₃＝a₁×b₂×b₃＋b₃×c₂＋c₃ Ｊ＝5:a₅＝a₃×b₄×b₅＋b₅×c₄＋c₅ ：：：： …（４）例えば項a₀とa₂、項a₂とa₄、項a₄とa₆、項a₁とa₃、また
は項a₃とa₅との間には、項a₀とa₁とを除いて直接の再帰
関係がないので、１対の項、例えばa₃とa₄とは平行に計
算できる。これにより高速のベクトルデータ計算が可能
となる。しかしながら項a₃とa₄の計算は項a₁とa₂の計算
の後に実行されなければならない。

本発明に基づくベクトル処理装置の第１実施例を第５図
に基づき詳細に説明する。

第５図においてこのベクトル処理装置は、データ分配回
路40aと、奇数項計算回路10Aおよび偶数項計算回路10B
からなるベクトルデータ計算ユニットとを備える。

データ分配回路40aは、第２図に示したベクトルレジス
タユニットと奇数項計算回路10Aと偶数項計算回路10Bと
に設けられ、奇数項および偶数項計算回路10A,10Bに初
期オペランド（データ）a₀とオペランド（入力ベクトル
データ）bi,ciとを後述の所定の方法で供給する。また
データ分配回路40aは、奇数項計算回路10Aにおいて計算
された奇数項データajと、偶数項計算回路10Bにおいて
計算された偶数項データakとを受け取り、これらをベク
トルレジスタユニットに出力する。

データ分配回路40aは、セレクタ制御回路41aと、オペラ
ンドbiをファーストイン・ファーストアウト（FIFO）Ｂ
バッファ（Ｂ−BUFF）と、オペランドciをFIFOバッファ
であるＣバッファ（Ｃ−BUFF）とを備える。またデータ
分配回路40aは、セレクタ46A,47A,48A,46B,47B,48Bを含
む。データ分配回路40aはさらに、セレクタ46A,46Bに０
を出力するためのゼロ（０）設定器（図示せず）と、セ
レクタ47A,48A,47B,48Bに１を出力するための１設定器
（図示せず）とを備える。

奇数項ajを計算するための奇数項計算回路10Aは、第１
段レジスタ14A,15A,16Aと、乗算回路17Aと、第２段レジ
スタ18A,19Aと、加算器110Aと、第３段レジスタ11Aと、
第４段レジスタ112Aと、レジスタ19Aの出力端子とセレ
クタ48Aの入力端子との間に接続された第１フィードバ
ック線21Aと、レジスタ112Aの入力端子とセレクタ46Aの
入力端子との間に接続された第２フィードバック線22A
と、レジスタ11Aの出力端子とセレクタ47Aの入力端子と
の間に接続された第３フィードバック線23Aとを備え
る。計算された奇数項ajはレジスタ111Aからベクトルレ
ジスタユニットに順次に出力される。

レジスタ11A、および／または、112Aはデータ分配回路4
0aに含めることもできる。

偶数項akを計算するための偶数項計算回路10Bは、奇数
項計算回路10Aと同一の回路構成を有する。これは演算
アルゴリズム自体がどちらも同じだからである。奇数項
および偶数項計算回路10A,10Bは同一の構造を有するこ
とができるので、それらの製造およびプリント回路基板
（PCB）への搭載は極めて簡単である。奇数項および偶
数項計算回路10A,10Bは、独立して同時に動作可能であ
る。

第５図に示したベクトル処理装置の動作を説明する。

オペランドai,ciおよび初期オペランドa₀があらかじめ
第１図に示したMSU2内に格納されており、スカラ処理装
置４において以下に示すような命令セットが検出される
と、スカラ処理装置４は動作の制御を第５図に示したベ
クトル処理装置に移し当該ベクトル処理装置をトリガす
る。

第１表 VL Ａ（０）T0 VR00 VL Ｂ（Ｉ）T0 VR01 VL Ｃ（ｉ）T0 VR02 VCAL Ａ（ｉ）＝Ａ（ｉ−１）×Ｂ（Ｉ）＋Ｃ（ｉ） VST Ａ（ｉ）T0 VR00 ここでVLはベクトルロード命令を表し、VCALはベクトル
計算命令を表し、VSTはベクトル格納命令を表す。Ａ
（ｉ）,B（ｉ）,C（ｉ）はai,bi,ciに対応する。VR00,V
R01,VR02は、第２図に示したベクトルレジスタユニット
内のベクトルレジスタ00,01,02を表す。なお本実施例に
おいて、各ベクトルレジスタは100ワードの記憶容量を
有する。

まず第２図に示すベクトル記憶アクセスユニット（VSA
U）52は、前記ベクトルロード命令に応じて、第２図に
示すベクトル命令制御ユニット（VICU）51の制御下で、
主記憶ユニット（MSU）１に格納されているベクトルデ
ータa₀,b₁…b₁₀₀とc₁…c₁₀₀とを主記憶制御ユニット（M
SCU）２を介してベクトルレジスタユニットのベクトル
レジスタVR00,VR01,VR02にロードする。

前記ベクトルデータロードの間、第５図に示した回路に
おける再帰方程式ai＝ai_-1×bi＋ciの計算と、計算され
たデータaiのベクトルレジスタVR00への格納とが、前記
ベクトル計算命令およびベクトル格納命令とに応じてVI
CU51の制御下で実行される。

ベクトルレジスタVR00内の計算されたデータaiは前記演
算中にMSU1に格納できる。

第５図の回路の動作の詳細を第６図を参照して説明す
る。

計算は初期項a₁,a₂を計算するための初期項計算と、そ
れに続く、例えば、a₃とa₄,a₅とa₆等を計算するための
通常項計算とからなる。

まず初期項計算を説明する。

次の第２表および第３表は、セレクタ制御回路40aの制
御下でレジスタ14A,15A,16A,111Aおよびレジスタ14B,15
B,16B,111Bにロードされるデータを示す。

データ分配回路40aは、その中に初期オペランドa₀,b₁,c
₁をロードし、オペランドb₁およびc₁をＢ−BUFF42とＣ
−BUFF43とに各々格納する。

演算サイクル01 演算サイクル01において、セレクタ制御回路41aはセレ
クタ46A,47A,48Aを制御して奇数項計算回路10A内のレジ
スタ14A,15A,16Aにオペランドc₁,b₁,a₀を出力する。こ
れらレジスタ14A,15A,16Aは、前記オペランドc₁,b₁,a₀
を格納する。同時に、セレクタ制御回路41aはセレクタ4
6B,47B,48Bを制御して偶数項計算回路10B内のレジスタ1
4B,15B,16Bにオペランドc₁,b₁,a₀を出力する。これらレ
ジスタ14B,15B,16Bは、やはり前記オペランドc₁,b₁,a₀
を格納する。

奇数項計算回路10Aでは、レジスタ16Aが格納したオペラ
ンドa₀を被乗数として乗算回路17Aに出力し、レジスタ1
5Aがb₁を乗数として乗算回路17Aに出力する。これによ
り乗算回路17Aは（a₀×b₁）を計算する。

同時に偶数項計算回路10Bでは、レジスタ16Bが格納した
オペランドa₀を被乗数として乗算回路17Bに出力し、レ
ジスタ15Bがb₁を乗数として乗算回路17Bに出力する。こ
れにより乗算回路17Bは（a₀×b₁）を計算する。

演算サイクル02 奇数項計算回路10Aでは、乗算回路17Aにおいて計算され
たデータ（a₀×b₁）がレジスタ19Aに転送されて格納さ
れる。レジスタ14Aに格納されているデータc₁はレジス
タ18Aに転送されて格納される。

同時に偶数項計算回路10Bでは、乗算回路17Bにおいて計
算されたデータ（a₀×b₁）がレジスタ19Bに転送されて
格納される。レジスタ14Bに格納されているデータc₁は
レジスタ18Bに転送されて格納される。

次に奇数項計算回路10Aにおいて、加算器110Aがデータ
（a₀×b₁）とデータc₁とを加算する。この結果、次のよ
うな第１の奇数項が得られる。

a₁＝a₀×b₁＋c₁ この時同時に同様の方法で、偶数項計算回路10Bでは前
記第１の奇数項a₁が加算器110Bによって得られる。

演算サイクル03 奇数項計算回路10Aにおいて、計算された第１の奇数項a
₁がレジスタ111Aに転送されて格納される。

偶数項計算回路10Bでは、計算された第１の奇数項a₁が
レジスタ111Bに転送されて格納される。

前記演算中にデータ分配回路40aは、ベクトルレジスタV
R01,VR02からＢ−BUFF42,C−BUFF43にオペランド（b₂,b
₃,b₄）および（c₂,c₃,c₄）を各々ロードする。

第１の奇数項a₁を得たものの、データ分配回路40aはこ
の時点ではそれをベクトルレジスタVR00に出力しない。
これは第１の偶数項a₂が得られていないからである。

演算サイクル04〜06 偶数項計算回路10Bにおいて第１の偶数項a₂が得られる
まで、奇数項計算回路10Aとデータ分配回路40aとは協働
してデータa₁をそのままに保持し、第２の奇数項a₃を計
算するために使用されるオペランドを準備する。

演算サイクル04において、セレクタ制御回路41aはセレ
クタ46A,47A,48Aを制御してレジスタ14Aにゼロデータを
セットし、計算された第１の奇数項a₁をレジスタ111Aお
よびフィードバック線23Aを介してレジスタ15Aに設定
し、データ１をレジスタ16Aに設定する。この結果、演
算サイクル04において乗算回路17Aは（a₁×１）を計算
し、演算サイクル06において加算器110Aはレジスタ19A
からのデータ（a₁×１）とレジスタ18Aからのゼロ
（０）とを加算する。すなわち次のダミー計算が実行さ
れる。

a₁＝（a₁×１）＋０前記演算中に、演算サイクル05においてセレクタ制御回
路41aは、セレクタ47A,48Aを制御してレジスタ15Aにオ
ペランドb₃を設定し、レジスタ16Aにオペランドb₂を設
定する。データa₁は演算サイクル05においてレジスタ11
1Aに転送され、さらに演算サイクル06においてレジスタ
112Aに格納される。

偶数項計算回路10Bにおいては、次の第１偶数項a₂が、
そこで計算されレジスタ112Bに退避されている第１奇数
項a₁を使用して計算される。

a₂＝（a₁×b₂）＋c₂ この目的のため、演算サイクル04においてセレクタ制御
回路41aは、セレクタ46B,47B,48Bを制御してレジスタ14
Bにオペランドc₂を設定し、レジスタ111Bに退避された
第１奇数項a₁をフィードバック線23Bを介してレジスタ1
5Bに設定し、オペランドb₂をレジスタ16Bに設定する。
演算サイクル05において、第１偶数項a₂が加算器110Bに
得られ、演算サイクル06において第１の偶数項a₂がレジ
スタ111Bに退避される。

データ分配回路40aは、一対の第１奇数項および偶数項a
₁,a₂をレジスタ111A,111BからベクトルレジスタVR00に
転送する。

初期項計算はこれで完了する。

次に通常項計算を説明する。

演算サイクル03〜09 まず、奇数項計算回路10Aにおける第２奇数項a₃の計算
を説明する。

第２奇数項a₃は以下に示す方程式によって定義されるの
で、セレクタ制御回路41aはセレクタ46A,47A,48Aを制御
して、第４表に示すようなデータを、第４表に示すよう
な演算サイクルにおいて、レジスタ14A,15A,16Aにロー
ドする。

a₃＝a₁×（b₂×b₃）＋b₃×c₃＋c₃ 演算サイクル03において乗算値（b₃×c₂）が乗算回路17
Aに得られる。演算サイクル05において合計（b₃×c₂）
＋c₃が加算器110Aに得られる。演算サイクル05において
乗算値（b₂×b₃）が乗算回路17Aに得られる。演算サイ
クル07において乗算値（a₁×b₂×b₃）が乗算回路17Aに
得られる。演算サイクル08において計算されたデータ
（a₁×b₂×b₃）が加算器110Aに供給される。前記第２奇
数項a₃は加算器111Aで得られる。計算された第２奇数項
a₃は演算サイクル08においてレジスタ111Aに退避され
る。演算サイクル09においてレジスタ111Aに退避されて
いる第２奇数項a₃がベクトルレジスタVR00に転送されレ
ジスタ112Aに格納される。

前記において、レジスタ112Aに格納されたデータa₁はフ
ィードバック線22Aを介してレジスタ15Aにフィードバッ
クされる。またレジスタ19Aに格納されたデータ（b₂×b
₃）はフィードバック線21Aを介してレジスタ16Aにフィ
ードバックされる。レジスタ111Aに格納された合計（b₃
×c₂）＋c₃はフィードバック線23Aを介してレジスタ14A
にフィードバックされる。

同様に、次のような第２偶数項a₄が偶数項計算回路10B
に得られる。

a₄＝a₂×b₃×b₄＋b₄×c₃＋c₄ セレクタ制御回路41aは同様にセレクタ46B,47B,48Bを制
御して次の第５表に示すデータをレジスタ14B,15B,16B
にロードする。

演算サイクル09において奇数項および偶数項a₃,a₄がベ
クトルレジスタユニット内のベクトルレジスタVR00に転
送される。

演算サイクル06〜12 同様に、演算サイクル06〜12において、次の第３奇数項
および偶数項a₅,a₆が奇数項および偶数項計算回路10A,1
0Bに得られる。

a₅＝a₃×b₄×b₅＋b₅×c₄＋c₅ a₆＝a₄×b₅×b₆＋b₆×c₅＋c₆ 前記計算を実行するため、セレクタ制御回路41aはセレ
クタ46A,47A,48A,46B,47B,48Bを制御して第６表および
第７表に示すようなデータをレジスタ14A,15A,16A,14B,
15B,16Bにロードする。

演算サイクル11において奇数項a₅およびa₆が加算器111
A,111Bに得られ、それらはベクトルレジスタVR00に転送
される。

他の複数の対の奇数項および偶数項も前記と同様の方法
で得られる。

一対の奇数項および偶数項の計算は、第１の奇数項およ
び偶数項の計算を除いてわずかに３演算サイクルを必要
とするだけである。第１の奇数項および偶数項の計算
は、従来のベクトル処理装置のサイクル数と同数のサイ
クル数を要する。第５図に示したベクトル処理装置によ
れば、初期計算を除いて、３演算サイクルにおいて２倍
のデータを得ることができる。このため第５図に示すベ
クトル処理装置は、再帰方程式の多くの項を計算する場
合、従来のベクトル処理装置に比較して計算能力が２倍
である。

本発明に基づくベクトル処理装置の他の実施例を第７図
を参照して説明する。

第７図において、ベクトル処理装置は、データ分配回路
40bと、奇数項計算回路10AAおよび偶数項計算回路10BB
を有するベクトルデータ計算ユニットとを備える。

データ分配回路40bは、第２図に示したベクトルレジス
タユニットと奇数項計算回路10AAと偶数項計算回路10BB
とに設けられ、初期オペランドa₀とオペランド（入力デ
ータ）bi,ciとを奇数項および偶数項計算回路10AA,10BB
に後述の所定の方法で供給する。またデータ分配回路40
bは、奇数項計算回路10AAにおいて計算された奇数項デ
ータajと、偶数項計算回路10BBにおいて計算された偶数
項データakとを受け取り、これらをベクトルレジスタユ
ニットに出力する。

データ分配回路40bは、セレクタ制御回路41bと、Ｂ−BU
FF42と、Ｃ−BUFF43と、バッファレジスタ51A,52Aと、
セレクタ53A,54A,55Aと、レジスタ51B,52Bと、セレクタ
53B,54B,55Bとを備える。またデータ分配回路40bはゼロ
設定器と１設定器とを備える（図示せず）。

奇数項計算回路10AAは、第１段レジスタ14A,15A,16A
と、乗算回路17Aと、第２段レジスタ18A,19Aと、加算器
110Aと、第３段レジスタ111Aと、レジスタ111Aの出力端
子とレジスタ51Aの入力端子との間に接続されたフィー
ドバック線24Aとを備える。

偶数項計算回路10BBは、奇数項計算回路10AAと同一の回
路構成を有する。

第７図に示すベクトル処理装置は、第（２）式によって
定義される再帰方程式を計算する。奇数項計算回路10AA
とデータ分配回路40bとは協働して第（４）式によって
定義される再帰方程式を計算し、偶数項計算回路10BBと
データ分配回路40bとは、やはり協働して第（３）式に
よって定義される再帰方程式を計算する。

第７図に示したベクトル処理装置の動作を、第１表に示
すような命令セットが与えられる場合について、第８図
を参照して詳細に説明する。

第２図に示したMSU1,MSCU2,VICU51,およびVSAU52の動作
は、前記したものと実質的に同一なので省略する。

第８図において協働サイクルは、初期演算サイクル01〜
08と、通常演算サイクル04〜11,10〜14などである。

演算サイクル01〜08 次の第８表および第９表は、初期演算サイクルにおける
レジスタ14A,15A,16A,111A内のデータとレジスタ14B,15
B,16B,111B内のデータとを示す。

セレクタ制御回路41bはセレクタ53A,54A,55Aを制御して
第８表に示すようにデータをレジスタ14A,15A,16Aにロ
ードする。またセレクタ制御回路41bはセレクタ53B,54
B,55Bを制御して第９表に示すようにデータをレジスタ1
4B,15B,16Bにロードする。

まず奇数項計算回路10AAにおける項ajの計算を説明す
る。

演算サイクル01 データ0,bi,1がレジスタ14A,15A,16Aにロードされ、（b
₁×１）の計算が乗算回路17Aにおいて実行される。

演算サイクル02 データ0,（b₁×１）がレジスタ18A,19Aにロードされ、
これらデータが加算器110Aにおいて加算されて結果（b₁
×１＋０）が得られる。同時にデータc₁,b₁,0がレジス
タ14A,15A,16Aにロードされ、（b₁×０）が乗算回路17A
において実行される。

演算サイクル03 データ（b₁×１＋０）がレジスタ111Aに格納される。

レジスタ18Aに格納されたデータc₁とレジスタ19Aに格納
されたデータ（b₁×０）とは加算器110Aにおいて加算さ
れ、結果（b₁×０＋c₁）が得られる。同時にデータ0,
a₀,1がレジスタ14A,15A,16Aにロードされ、（a₀×１）
の計算が乗算回路17Aにおいて実行される。

演算サイクル04 レジスタ111Aに格納されたデータ（b₁×１＋０）がレジ
スタ51Aに転送される。レジスタ18Aに格納されたデータ
０とレジスタ19Aに格納されたデータ（a₀×１）とは加
算器111Aにおいて加算され、結果（a₀×１＋０）が得ら
れる。

演算サイクル05 データ（b₁×１＋c₁）とデータ（b₁×０＋c₁）とは、レ
ジスタ51A,52Aに各々順次にロードされる。データ（a₀
×１＋０）はレジスタ111Aに格納される。

演算サイクル06 レジスタ111Aに格納されたデータ（a₀×１＋０）はレジ
スタ15Aに転送され、レジスタ52Aに格納されたデータ
（b₁×１＋０）はレジスタ16Aに転送される。この結
果、データ（a₀×１＋０）×（１×b₁＋０）が乗算回路
17Aに得られる。レジスタ51Aに格納されたデータ（b₁×
０＋c₁）はレジスタ14Aにロードされる。

演算サイクル07 レジスタ14Aからのデータ（b₁×０＋c₁）はレジスタ18A
にロードされる。

レジスタ18Aに格納されたデータ（b₁×０＋c₁）とレジ
スタ19Aに格納されたデータ（a₀×１＋０）×（１×b₁
＋０）とは加算器110Aにおいて加算され、次のような結
果データを得る。

（a₀×１＋０）×（１×b₁＋０）＋（b₁×０＋c₁）＝a₀×b₁＋c₁ ＝a₁ 演算サイクル08 計算されたデータa₁はレジスタ111Aに格納されベクトル
レジスタVR00に転送される。

次に偶数項計算回路10BBにおける項a₂の計算を第９表を
参照して説明する。

演算サイクル01 データ0,b₂,b₁がレジスタ14B,15B,16Bにロードされ、
（b₁×b₂）の計算が乗算回路17Bにおいて実行される。

演算サイクル02 データ0,（b₁×b₂）がレジスタ18B,19Bにロードされ、
これらデータが加算器110Bにおいて加算されて結果（b₁
×b₂＋０）が得られる。同時にデータc₂,c₁,b₂がレジス
タ14B,15B,16Bにロードされ、（c₁×b₁）が乗算回路17B
において実行される。

演算サイクル03 データ（b₁×b₂＋０）がレジスタ111Bに格納される。レ
ジスタ18Bに格納されたデータc₂とレジスタ19Bに格納さ
れたデータ（c₁×b₂）とは加算器110Bにおいて加算さ
れ、結果（c₁×b₂＋c₂）が得られる。同様にデータ0,
a₁,1がレジスタ14B,15B,16Bにロードされ、（a₀×１）
の計算が乗算回路17Bにおいて実行される。

演算サイクル04 レジスタ111Bに格納されたデータ（b₁×b₂＋０）がレジ
スタ51Bに転送される。データ（c₁×b₂＋c₂）がレジス
タ111Bに転送される。レジスタ18Bに格納されたデータ
０とレジスタ19Bに格納されたデータ（a₀×１＋０）と
は加算器110Bにおいて加算され、結果（a₀×１＋０）が
得られる。

演算サイクル05 データ（c₁×b₂＋c₂）とデータ（b₁×b₂＋０）とはレジ
スタ51B,52Bに各々順次にロードされる。データ（a₀×
１＋０）はレジスタ111Bに格納される。

演算サイクル06 データ（c₁×b₂＋c₂）はレジスタ14Bにロードされる。

レジスタ111Bに格納されたデータはレジスタ15Bに転送
され、レジスタ52Bに格納されたデータ（b₁×b₂＋０）
はレジスタ16Bに転送される。この結果、データ（a₀×
１＋０）×（b₁×b₂＋０）が乗算回路17Bで得られる。

演算サイクル07 レジスタ18Bに格納されたデータ（c₁×b₂＋c₂）とデー
タ（a₀×１＋０）×（b₁×b₂＋０）とが加算器110Bにお
いて加算され、次のような結果データが得られる。

（a₀×１＋０）×（b₁×b₂＋０）＋（c₁×b₂＋c₂）＝a₀×b₁×b₂＋b₂×c₁＋c₂ ＝a₂ 演算サイクル08 計算されたデータa₂はレジスタ111Bに格納され、a₁と共
にベクトルレジスタVR00に転送される。

初期計算はこれで完了する。

さて通常計算を簡単に説明する。通常計算は初期計算と
同様であるが、データのロードと転送とが異なる。この
ため以下の説明は主としてデータのロードに関する。

演算サイクル04〜11 これらサイクルの間の奇数項a₃と偶数項a₄とが計算され
る。

次の第10表および第11表は、レジスタ14A,15A,16A,111A
とレジスタ14B,15B,16B,111B内のデータを示す。

これらサイクルにおいて奇数項a₅と偶数項a₆とが計算さ
れる。

次の第12表および第13表は、レジスタ14A,15A,16A,111A
とレジスタ14B,15B,16B,111B内のデータを示す。

奇数項および偶数項の他の複数の対は、前記と同様の方
法で計算できる。

本発明は前記実施例に限定されるものではない。例えば
前記実施例においては第（２）式〜第（４）式で表され
るような一次展開再帰方程式を説明してきた。第（１）
式で表されるような再帰方程式を二次展開を使用して変
形すれば次の式が得られる。

a₁＝ai_-1×bi＋ci ＝ai_-2×bi_-1×bi＋bi×ci_-1＋ci ＝ai_-3×bi_-2×bi_-1×bi＋bi_-2×ci_-2 ＋bi×ci_-1×ci …（５）明らかなように、前記式は項aiとai_-3との間に直接再帰
関係がないことを示している。

添字ｉが奇数の場合、例えば奇数添字ｊを３および５と
すれば、前記式は次のように表せる。

ｊ＝3:a₃＝a₀×b₁×b₂×b₃＋b₁×b₂ ×c₁＋b₃×c₂＋c₃ …（６）ｊ＝5:a₅＝a₂×b₃×b₄×b₅＋b₃×b₄ ×c₃＋b₅×c₄＋c₅ …（７）添字ｉが偶数の場合、例えば奇数添字ｋを４および６と
すれば、前記式は次のように表せる。

ｋ＝4:a₄＝a₁×b₂×b₃×b₄＋b₂×b₃ ×c₂＋b₄×c₃＋c₄ …（８）ｋ＝6:a₆＝a₃×b₄×b₅×b₁＋b₄×b₅ ×c₄＋b₆×c₅＋c₆ …（９）前記第（６）式〜第（９）式から、２つの奇数項a₃,a₅
と２つの偶数項a₄,a₆とが同一タイミングで同時に計算
できる。このため演算時間はさらに短縮される。この実
施例において、奇数項計算回路は２つに隣接する奇数
項、例えばa₃,a₅を同一タイミングで計算するように形
成されている。同様に偶数項計算回路は２つの隣接する
偶数項を同一タイミングで計算するように形成されてい
る。データ分配回路はデータを奇数および偶数項計算回
路に分配して前記式の計算を実行させる。

産業上の利用可能性本発明のベクトル処理装置は種々のデータ処理システム
に適用可能である。

Claims

【特許請求の範囲】

【請求項１】ベクトル命令を制御するためのベクトル命
令制御ユニット（51）と、主記憶ユニットにおける入力
ベクトルデータと計算されたデータとをアクセスするた
めのベクトル記憶アクセスユニット（52）と、前記ベク
トル命令制御ユニットの制御下においてベクトルデータ
を計算するためのベクトル計算ユニットと、前記ベクト
ルデータアクセスユニットと前記ベクトル計算ユニット
との間でデータを転送するためのデータ分配ユニット
（54）とを備えたベクトル処理装置において、前記ベクトル計算ユニットが、少なくとも１個の奇数項
計算回路（10A,10AA）と少なくとも１個の偶数項計算回
路（10B,10BB）とを有し、前記データ分配ユニットが前
記ベクトル計算ユニットに作動的に接続されて協働する
データ分配回路（40a,40b）を有していて、変形された
再帰方程式を処理するようになっており、前記奇数項計算回路の各々が、変形された再帰方程式の
各奇数項を計算するために、加算回路（110A）と、乗算
回路（17A）と、計算した奇数項を保持する少なくとも
１個のデータ記憶回路（112A,51A,52A）と、前記データ
記憶回路を介して前記乗算回路および前記加算回路の少
くとも一つに前記計算した奇数項をフィードバックする
少なくとも１本のフィードバック線（21A,22A,23A,24
A）とを備えており、前記偶数項計算回路の各々が、再帰方程式の偶数項を計
算するために、他の加算回路（110B）と、他の乗算回路
（17B）と、計算された偶数項を保持する少なくとも１
個の他のデータ記憶回路（112B,51B,52B）と、前記他の
データ記憶回路を介して前記他の乗算回路および前記他
の加算回路の少くとも一つに前記計算した偶数項をフィ
ードバックする少なくとも１本のフィードバック線（21
B,22B,23B,24B）とを備えており、そして、前記データ分配回路が、選択されたデータを前記奇数お
よび偶数項計算回路へ供給するために、０を出力するた
めの第１のデータ設定器と、１を出力するための第２の
データ設定器と、前記設定器からの定数データ０および
１と計算された奇数項および偶数項とを使用して再帰方
程式を計算するための入力オペランド（ai,bi）を選択
する第１〜第６セレクタ（46A,47A,48A,46B,47B,48B,53
A,53B,54A,54B,55A,55B）と、変形された再帰方程式に
よって規定される所定の方法において前記セレクタを制
御するためのセレクタ制御回路（41a,41b）とを備えて
いる、ベクトル処理装置。
【請求項２】前記奇数項および偶数項計算回路が独立し
て同時に動作可能であり、同一演算時間に前記再帰方程
式の少なくとも１対の隣接する奇数項および偶数項（a
i,ai₊₁）を計算する、請求の範囲１に基づくベクトル処
理装置。
【請求項３】前記データ分配回路（40a,40b）が、元の
乗数および被乗数の少くとも一つとして複数の前記第１
オペランド（bi）を入出力するためのファーストイン・
ファーストアウトバッファ（42）と、元の加数として複
数の前記第２オペランド（ci）を入出力するためのファ
ーストイン・ファーストアウトバッファ（43）とを備え
る、請求の範囲２に基づくベクトル処理装置。
【請求項４】前記変形された再帰方程式が１次展開され
て次のように表され、 ai＝ai_-2×bi_-1×bi＋bi×ci_-1＋ci …（１）前記奇数項計算回路が次の式を計算し、 ai＝a₀×b₁＋c₁ aj＝aj_-2×bj_-1×bj＋bj×cj_-1＋cj …（２）ここでｊは奇数の整数（ｊ＝1,3,…,n）であり、前記偶
数項計算回路が次の式を計算し、 ak＝ak_-2×bk_-1×bk＋bk×ck_-1＋ck …（３）ここでｋは偶数の整数（ｋ＝2,4,…,n＋１）である、請
求の範囲３に基づくベクトル処理装置。
【請求項５】前記奇数項計算回路が第１〜第３フィード
バック線（21A,22A,23A）を備えると共に、（ａ）前記加算回路（110A）が第１セレクタ（46A）か
ら加数を受け取り、（ｂ）前記乗算回路（17A）が第２および第３セレクタ
（47A,48A）から乗数および被乗数を受け取り、（ｃ）前記加算回路（110A）が前記乗算回路で乗算され
たデータを受け取り、（ｄ）前記データ記憶回路（112A）が前記加算回路で加
算されたデータを受け取り、（ｅ）前記第１セレクタ（46A）が定数０と、前記第２
バッファ（43）からの前記第２オペランド（ci）と、前
記第２フィードバック線（22A）を介しての前記データ
記憶回路（112A）からの前記格納データとを受け取り、（ｆ）前記第２セレクタ（47A）が前記定数１と、前記
第１オペランド（bi）と、前記第３フィードバック線
（23A）を介して前記加算されたデータとを受け取り、（ｇ）前記第３セレクタ（48A）が前記定数１と、初期
データ（a₀）と、前記第１および第２バッファ（42,4
3）からの前記第１および第２オペランドと、前記第１
フィードバック線（21A）を介して前記乗算回路（17A）
からの前記乗算されたデータとを受け取るように構成さ
れ、前記偶数項計算回路が別の第１〜第３フィードバック線
（21B,22B,23B）を備えると共に、（ｈ）前記他の加算回路（110B）が第４セレクタ（46
B）から加数を受け取り、（ｉ）前記他の乗算回路（17B）が第５および第６セレ
クタ（47B,48B）から乗数および被乗数を受け取り、（ｊ）前記他の加算回路（110B）が前記他の乗算回路で
乗算されたデータを受け取り、（ｋ）前記他のデータ記憶回路（112B）が前記他の加算
回路で加算されたデータを受け取り、（ｌ）前記第４セレクタ（46B）が定数０と、前記第２
バッファ（43）からの前記第２オペランド（ci）と、前
記第２フィードバック線（22B）を介して前記データ記
憶回路（112B）からの前記格納データとを受け取り、（ｍ）前記第５セレクタ（47B）が前記定数１と、前記
第１オペランド（bi）と、前記他の第３フィードバック
線（23B）を介して前記加算されたデータとを受け取
り、（ｎ）前記第６セレクタ（48B）が前記定数１と、前記
初期データ（a₀）と、前記第１および第２バッファ（4
2,43）からの前記第１および第２オペランド（bi,ci）
と、前記他の第１フィードバック線（21B）を介して前
記乗算回路（17B）からの前記乗算されたデータとを受
け取るように構成された、請求の範囲４に基づくベクト
ル処理装置。
【請求項６】前記奇数項計算回路（10A）が、前記第１セレクタ（46A）に接続されてそこからのデー
タを一時的に格納する第１段の第１データ記憶回路（14
A）と、前記第２および第３セレクタ（47A,48A）と前記乗算回
路（17A）との間に接続され前記第２および第３セレク
タからのデータを一時的に格納する第１段の第２および
第３データ記憶回路（15A,16A）と、前記第１段の第１データ記憶回路と前記加算回路との間
に接続されて前記第１段の第１データ記憶回路からのデ
ータを一時的に格納する第２段の第１データ記憶回路
（18A）と、前記乗算回路に入力端子が接続され前記加算回路と前記
第１フィードバック線とに出力端子が接続されて前記乗
算回路において乗算されたデータを一時的に格納する第
２段の第２データ記憶回路（19A）と、前記加算回路と前記データ記憶回路（112A）との間に接
続されると共に前記第３フィードバック線に接続されて
前記加算回路において加算されたデータを一時的に格納
する第３段のデータ記憶回路（111A）とを備え、前記偶数項計算回路（10B）が、前記他の第１セレクタ（46B）に接続されてそこからの
データを一時的に格納する他の第１段の第１データ記憶
回路（14B）と、前記他の第２および第３セレクタ（47B,48B）と前記他
の乗算回路（17B）との間に接続され前記他の第２およ
び第３セレクタからのデータを一時的に格納する他の第
１段の第２および第３データ記憶回路（15B,16B）と、前記他の第１段の第１データ記憶回路と前記他の加算回
路との間に接続されて前記他の第１段の第１データ記憶
回路からのデータを一時的に格納する他の第２段の第１
データ記憶回路（18B）と、前記他の乗算回路に入力端子が接続され前記他の加算回
路と前記他の第１フィードバック線とに出力端子が接続
されて前記他の乗算回路において乗算されたデータを一
時的に格納する他の第２段の第２データ記憶回路（19
B）と、前記他の加算回路と前記他のデータ記憶回路（112B）と
の間に接続されると共に前記他の第３フィードバック線
に接続されて前記他の加算回路において加算されたデー
タを一時的に格納する他の第３段データ記憶回路（111
B）とを備える、請求の範囲５に基づくベクトル処理装
置。
【請求項７】初期演算時において、前記奇数項計算回路と前記データ分配回路とが協働して
次の項を２つの演算時間の間に計算し、 a₁＝a₀×b₁＋c₁ a₁＝a₁×１＋０前記偶数項計算回路と前記データ分配回路とが協働して
次の項を前記２つの演算時間の間に計算し、 a₁＝a₀×b₁＋c₁ a₂＝a₁×b₂＋c₂ 前記初期演算時の後の通常演算時において、前記奇数項計算回路と前記データ分配回路とが協働して
次の式の各奇数項を各演算時間内に計算し、 aj＝aj_-2×bj_-1×bj＋bj×cj_-1＋cj ここでｊ＝1,3,…,n（n:奇数）であり、前記偶数項計算回路と前記データ分配回路とが協働して
次の式の各偶数項を前記演算時間内に計算し、 ak＝ak_-2×bk_-1×bk＋bk×ck_-1＋ck ここでｋ＝2,4,…,n＋１（n:奇数）である、請求の範囲６に基づくベクトル処理装置。
【請求項８】各前記演算時間が前記ベクトル処理装置に
おける複数の演算サイクルからなり、前記演算時間が各項の計算について同一であり、隣接する項を計算するための隣接する演算時間が部分的
に重なり合う、請求の範囲７に基づくベクトル処理装
置。
【請求項９】前記データ分配回路（40a）が前記第３段
および前記別の第３段データ記憶回路（110A,110B）か
らデータを受け取り当該データを前記ベクトル記憶アク
セスユニット（52）に出力する、請求の範囲８に基づく
ベクトル処理装置。
【請求項１０】前記ベクトル記憶アクセスユニットが前
記入力オペランドと前記計算された奇数項および偶数項
とを一時的に格納するためのベクトルレジスタユニット
を備え、前記データ分配回路が前記入力オペランドと前
記計算された奇数項および偶数項を転送する、請求の範
囲９に基づくベクトル処理装置。
【請求項１１】前記奇数項計算回路が、フィードバック
線（24A）と、前記フィードバック線（24A）を介して供
給される計算された奇数項を格納するための直列接続さ
れた第１および第２データ記憶回路（51A,52A）とを備
えると共に、（ａ）前記加算回路（110A）が第１セレクタ（53A）か
ら加数を受け取り、（ｂ）前記乗数回路（17A）が第２および第３セレクタ
（54A,55A）から乗数および被乗数を受け取り、（ｃ）前記加算回路（110A）が前記乗算回路で乗算され
たデータを受け取り、（ｄ）前記第１データ記憶回路（51A）が前記加算回路
で加算されたデータを受け取り、（ｅ）前記第２データ記憶回路（52A）が前記第１デー
タ記憶回路からデータを受け取り、（ｆ）前記第１セレクタ（53A）が前記定数０と、前記
第２バッファ（43）からの前記第２オペランド（ci）
と、前記第１データ記憶回路からのデータとを受け取
り、（ｇ）前記第２セレクタ（54A）が前記定数０と、初期
データ（a₀）と、前記第１および第２オペランド（bi,c
i）と、前記第１のフィードバック線を介しての前記加
算回路で加算された前記データとを受け取り、（ｈ）前記第３セレクタ（55A）が前記定数１と、前記
第１バッファ（42）からの前記第１オペランドと、前記
第２データ記憶回路（52A）に格納された前記データを
受け取るように構成され、前記偶数項計算回路が、他のフィードバック線（24B）
と、前記フィードバック線（24B）を介して供給される
前記計算された偶数項を格納するための直列接続された
他の第１および第２データ記憶回路（51B,52B）とを備
えると共に、（ｉ）前記他の加算回路（110B）が第４セレクタ（53
B）から加数を受け取り、（ｊ）前記他の乗算回路（17B）が第５および第６セレ
クタ（54B,55B）から乗数および被乗数を受け取り、（ｋ）前記他の加算回路（110B）が前記他の乗算回路で
乗算されたデータを受け取り、（ｌ）前記他の第１データ記憶回路（51B）が前記他の
加算回路で加算されたデータを受け取り、（ｍ）前記他の第２データ記憶回路（52B）が前記他の
第１データ記憶回路からデータを受け取り、（ｎ）前記第４セレクタ（53B）が定数０と、前記第２
バッファ（43）からの前記第２オペランド（ci）と、前
記第１データ記憶回路からのデータとを受け取り、（ｏ）前記第５セレクタ（54B）が前記定数０と、前記
初期データ（a₀）と、前記第１および第２オペランド
（bi,ci）と、前記他のフィードバック線を介して前記
他の加算回路で加算された前記データとを受け取り、（ｐ）前記第６セレクタ（55B）が前記定数１と、前記
第１バッファ（42）からの前記第１オペランドと、前記
別の第２データ記憶回路（52B）に格納された前記デー
タとを受け取るように構成された、請求の範囲４に基づ
くベクトル処理装置。
【請求項１２】前記奇数項計算回路（10AA）が前記第１セレクタ（53A）に接続されてそこからのデー
タを一時的に格納する第１段の第１データ記憶回路（14
A）と、前記第２および第３セレクタ（54A,55A）と前記乗算回
路（17A）との間に接続され前記第２および第３セレク
タからのデータを一時的に格納する第１段の第２および
第３データ記憶回路（15A,16A）と、前記第１段の第１データ記憶回路と前記加算回路との間
に接続されて前記第１段の第１データ記憶回路からのデ
ータを一時的に格納する第２段の第１データ記憶回路
（18A）と、前記乗算回路に入力端子が接続された前記加算回路に出
力端子が接続されて前記乗算回路において乗算されたデ
ータを一時的に格納する第２段の第２データ記憶回路
（19A）と、前記加算回路と前記データ記憶回路（51A）との間に前
記フィードバック線を介して接続されて前記加算回路に
おいて加算されたデータを一時的に格納する第３段デー
タ記憶回路（111A）とを備え、前記偶数項計算回路（10BB）が、前記他の第１セレクタ（53B）に接続されてそこからの
データを一時的に格納する別の第１段の第１データ記憶
回路（14B）と、前記他の第２および第３セレクタ（54B,55B）と前記他
の乗算回路（17B）との間に接続されて前記他の第２お
よび第３セレクタからのデータを一時的に格納する他の
第１段の第２および第３データ記憶回路（15B,16B）
と、前記他の第１段の第１データ記憶回路と前記他の加算回
路との間に接続されて前記他の第１段の第１データ記憶
回路からのデータを一時的に格納する別の第２段の第１
データ記憶回路（18B）と、前記他の乗算回路に入力端子が接続され前記他の加算回
路に出力端子が接続されて前記他の乗算回路において乗
算されたデータを一時的に格納する他の第２段の第２デ
ータ記憶回路（19B）と、前記他の加算回路と前記他のデータ記憶回路（51B）と
の間に前記他のフィードバック線を介して接続されて前
記他の加算回路において加算されたデータを一時的に格
納する他の第３段データ記憶回路（111B）とを備える、
請求の範囲11に基づくベクトル処理装置。
【請求項１３】初期演算時において、前記奇数項計算回路と前記データ分配回路とが協働して
次の項を２つの演算時間の間に計算し、 a₁＝a₀×b₁＋c₁ a₁＝a₁×１＋０前記偶数項計算回路と前記データ分配回路とが協働して
次の項を前記２つの演算時間の間に計算し、 a₁＝a₀×b₁＋c₁ a₂＝a₁×b₂＋c₂ 前記初期演算時の後の通常演算時において、前記奇数項計算回路と前記データ分配回路とが協働して
次の式の各奇数項を各演算時間内に計算し、 aj＝aj_-2×bj_-1×bj＋bj×cj_-1＋cj ここでｊ＝1,3,…,n（n:奇数）であり、前記偶数項計算回路と前記データ分配回路とが協働して
次の式の各偶数項を前記演算時間内に計算し、 ak＝ak_-2×bk_-1×bk＋bk×ck_-1＋ck ここでｋ＝2,4,…,n＋１（n:奇数）である、請求の範囲12に基づくベクトル処理装置。
【請求項１４】各前記演算時間が前記ベクトル処理装置
における複数の演算サイクルからなり、前記演算時間が各項の計算について同一であり、隣接する項を計算するための隣接する演算時間が部分的
に重なり合う、請求の範囲13に基づくベクトル処理装
置。
【請求項１５】前記データ分配回路（40b）が前記第３
段および前記他の第３段データ記憶回路（110A,110B）
からデータを受け取り当該データを前記ベクトル記憶ア
クセスユニット（52）に出力する。請求の範囲14に基づ
くベクトル処理装置。
【請求項１６】前記ベクトル記憶アクセスユニットが前
記入力オペランドと前記計算された奇数項および偶数項
とを一時的に格納するためのベクトルレジスタユニット
を備え、前記データ分配回路が前記入力オペランドと前
記計算された奇数項および偶数項を転送する、請求の範
囲15に基づくベクトル処理装置。