JPH01501264A - 再帰方程式を高速で処理するベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 再帰方程式を高速で処理するベクトル処理装置技術分野 本発明はデータ処理システムに関し、特に再帰方程式を高速で処理するためのベ クトル処理装置に関する。

背景技術 最近のコンピュータ技術における目ざましい進歩は、例えばベクトル処理装置を 提供することによってスーパーコンピュータの演算速度を向上させてきた。これ らベクトル処理装置は科学計算を実行するために使用される。例えば−次方程弐 の数値解法や微分方程式の数値解法を高速で行うために使用される。

科学技術計算においては、次のような再帰演算アルゴリズム（または再帰方程式 ）を頻繁に使用して一次方程式の数値解法を行ったり、差分法によって微分方程 式を解く。

ａｉ　＝＝ａ、−，Ｘｂｉ　十ｃｉ　・・・（１）但し、ｉ＝１　、２　、３　 、・・・、ｎこの演算アルゴリズム（１）は、データａｉ　とデータａｉ−１の 再帰関係を示す、一般に、上記再帰方程式の演算は、ベクトル処理装置による高 速の計算には適していない。これはデータａ８−１が再使用されてデータａｉを 計算するからである。

すなわちデータａｉは項ａ　ｉ−１の計算の後で計算しなければならないためで ある。従って従来のベクトル処理装置は、高速で再帰方程式を計算することがで きない。再帰方程式を扱うために使用される従来のベクトル処理装置については 図面を参照して後述する。

それにもかかわらず、ベクトル処理装置を使用して高速で再帰方程式を計算する ことに対する要求は強い。これは多くの再帰方程式が科学技術計算分野で使用さ れるがらである。

発明の開示 本発明の目的は再帰方程式を高速で処理できるベクトル処理装置を提供すること である。

本発明の他の目的は、容易に構成できる簡単な回路構成を有するベクトル処理装 置を提供することである。

本発明の提供するベクトル処理装置は、ベクトル命令を制御するためのベクトル 命令制御ユニットと、主記憶ユニットにおける入力ベクトルデータと計算された データとをアクセスするためのベクトル記憶アクセスユニットと、前記ベクトル 命令制御ユニットの制御下においてベクトルデータを計算するためのベクトル計 算ユニットと、前記ベクトルデータアクセスユニットと前記ベクトル計算ユニッ トとの間でデータを転送するためのデータ分配ユニットとを備え、前記ベクトル 処理装置が、少なくとも１個の奇数項計算回路と少な（とも１個の偶数項計算回 路とを有するベクトル計算ユニットと、前記ベクトル計算ユニットに作動的に接 続されそれと協働するデータ分配ユニットとを備えることにより、変形された再 帰方程式を処理することを特徴とする。各奇数項計算回路は、変形された再帰方 程式の各奇数項を計算するように構成され、加算回路と、乗算回路と、計算した 奇数項を保持する少なくとも１個のデータ記憶回路と、前記データ記憶回路を介 して前記乗算回路、および／または、前記加算回路に前記計算した奇数項をフィ ードバックするための少なくとも１本のフィードバック線を備える。各偶数項計 算回路は、再帰方程式の偶数項を計算するように構成され、他の加算回路と、別 の乗算回路と、計算された偶数項を保持する少なくとも１個の他のデータ記憶回 路と、前記他のデータ記憶回路を介して前記他の乗算回路、および／または、前 記側の加算回路に前記計算した偶数項をフィードバックするための少なくとも１ 本のフィードバック線を備える。前記データ分配ユニットは、０を出力するため の第１のデータ設定器と、１を出力するための第２のデータ設定器と、前記設定 器からの定数データ０および１と計算された奇数項および偶数項とを使用して再 帰方程式を計算するための入力オペランドを選択する第１〜第６セレククと、変 形された再帰方程式によって規定される所定の方法において前記セレクタを制御 するためのセレクタ制御回路とを備え、選択されたデータを前記奇数項および偶 数項計算回路へ供給する。

式（１）によって表される再帰方程式は、−次漸化すると次の式のように変形で きる。

ａ、＝ａｉ−１ｘｂ、＋Ｃ。

””　（Ｃａｔ−ｔ　ｘｂｉ−＋）＋　ＣＨ−１）ｘｂｆ　＋　ＣＢ　−＝　ａ ｉ−ｚ　Ｘ　ｂｔ−＋　Ｘ　ｂｉ　＋　ｂｉ　Ｘ　Ｃｉ−＋　＋　Ｃ；　”’　 （２）添字ｉが偶数、例えば偶数の添字に＝２　、４　、６の場合、ａｔ　”” ａ６　ＸｂｌＸｂｚ　＋ｂ２　ＸＣＩ　＋Ｃ１ａ　４　＝ａｚ　Ｘｂ　３　Ｘｂ ａ　＋　ｂａ　ＸＣ３＋　Ｃ４ａｈ　”＝ａ４Ｘｂ５　Ｘｂａ　＋ｂａ　ＸＣｓ 　＋Ｃｂ　”’　（３）添字ｉが奇数、例えば奇数の添字ｊ＝１．３，５．７の 場合、 ａｒ　””ａｎ　Ｘｂｌ　Ｘ１＋ＩＸｃ＋　十〇ａｓ　＝ａＩｘｂ、　Ｘｂ３　 ＋ｂ３　ＸＣ２＋Ｃ３ａｓ　””ａｘ　ｘｂ４ｘｂ５＋ｂ５　ＸＣａ　＋ｃ５ａ フ＝ａｓ　ｘｂｈ　Ｘｂｔ　＋ｂｔ　ＸＣｂ　＋Ｃ７・・’　（４）ここで各項 ａ２とａｏ、ａ４と”２、ａｂとａ４の間には直接の再帰関係がないことに注意 すべきである。同様に、項ａ３とａｌｓａｓとａｎ、ａｆｆとａ５との間にも直 接の再帰関係がない。従って奇数項計算回路は、奇数項ａｊの計算を直接再帰に よって遅延なしに行うことができる。また偶数項計算回路は、偶数項ａｋの計算 を直接再帰による遅延なしに行うことができる。このため再帰方程式の高速計算 に寄与する。

図面の簡単な説明 第１図は、本発明のベクトル処理装置を含む高速データ処理システムを示すブロ ック図、 第２図は、第１図に示したデータ処理システムに使用される汎用ベクトル処理装 置を示すブロック図、第３図は、従来のベクトル処理装置を示す回路図、第４図 は、第３図に示したベクトル処理装置の動作タイミング図、 第５図は、本発明に基づくベクトル処理装置の一実施例を示す回路図、 第６図は、第５図に示したベクトル処理装置の動作タイミング図、 第７図は、本発明に基づくベクトル処理装置の別の実施例を示す回路図、および 第８図は、第７図に示したベクトル処理装置の動作タイミング図、である。

発明を実施するための最良の形態 本発明に基づくベクトル処理装置の好適実施例を説明する前に、ベクトル処理装 置を備えた高速データ処理システムを第１図を参照して説明する。

第１図において、高速データ処理システムは、主記憶ユニッ）（ＭＳＵ）１と、 主記憶制御ユニッｌ−（ＭＳＣＵ）　２と、入出力（Ｉｌｏ）処理ユニット３と 、スカラデータ処理ユニット（スカラ処理装置）４と、ベクトルデータ処理ユニ ット（ベクトル処理装置）５とを備える。Ｉ１０処理ユニット３は、計算される データを入力すると共に、スカラ処理装置４、および／または、ベクトル処理装 置５において計算されたデー夕を出力する。ＭＳＵ　１はこれら入力データと計 算されたデータとを格納する。スカラ処理装置４は全ての計算を制御する。

演算コマンドがスカラ演算に関連する場合は、スカシ処理装置４自体がスカラデ ータの計算を実行する。演算コマンドがベクトル演算に関連する場合は、スカラ 処理装置４は制御をベクトル処理装置５に移し、ベクトル処理装置５においてベ クトル計算が実行される。すなわちベクトル処理装置５は、ベクトル計算が要求 される場合にスカラ処理装置４によってトリガされ、当該ベクトル計算を実行す る０Ｍ５Ｃυ２は、ＭＳＵ１とＩ１０処理ユニット３とスカラ処理装置４とベク トル処理装置５とのデータの流れを制御する。

第１図に示したベクトル処理装置５の全体構成を第２図に示す、第２図において ベクトル処理装置５は、デコーダと制御レジスタとを有するベクトル命令制御ユ ニット（ＶＩＣＵ）５１と、ベクトルアドレス発生器とアクセスデータ処理装置 とベクトルレジスタユニットとを有するベクトル記憶アクセスユニット（ＶＳＡ Ｕ）５２と、データ分配ユニット５４と、加減算ユニット５５と乗算ユニット５ ６と除算ユニット５７とを有するベクトル計算部とを備える。　ＶＩＣ５５１は スカラ処理装置５からデータ制御命令を受け取る。その制御レジスタは前記デー タ制御命令の制御データを格納する。前記デコーダは前記データ制御命令を復号 する。ＶＳＡＵ５２は、ＭＳＣＵ　２およびデータ分配ユニット５４を介して、 ＭＳＵ　ｉとベクトル計算部との間でデータを転送する。前記ベクトルアドレス 発生器は、復号された命令に基づきＭＳＵ　Ｉ内のデータをアクセスするための アドレスを発生する。前記アクセスデータ処理装置は、ＭＳＬＩ　１とベクトル レジスタユニットとの間のデータを制御する。ベクトル計算に使用されるデータ は、まずベクトルレジスタユニットに格納される。また、ベクトル計算部におい て計算されたデータは、ベクトルレジスタユニットに格納される。データ分配ユ ニット４０は、ベクトルレジスタユニットからのデータを分配し、それを復号さ れた命令に基づいて加減算ユニット５５と乗算ユニット５６と除算ユニット５７ とに供給する。

これらユニット５５　、５６　、５７は動作接続されており、ベクトル計算を行 う。ベクトル計算されたデータは、データ分配ユニット４０を介してベクトルレ ジスタユニットに格納され、その後ＭＳｔｌ　１に格納される。

従来のベクトル処理装置を第３図および第４図を参照して説明する。第３図は、 前記した再帰方程式を処理するための基本的な回路図を示す、第４図は第３図に 示したベクトル処理装置の動作タイミング図である。

第３図において、ベクトル処理装置は、セレクタ３０と、レジスタ１４　、１５ 　、１６と、乗算回路１７と、レジスタ１８　、１９と、加算器１１０と、レジ スタ１１２と、レジスタ１１２の出力端子とセレクタ３０の入力端子との間に接 続されたフィードバック線３１とを備える。これら回路構成要素は第３図に示し たベクトル計算部の一部である０乗算回路１７はａ、−ＩＸｂ＝の項を計算する 。加算器１１０はＣ４と乗算回路１７からの結果とを加算する。一方において、 この加算されたデータはフィードバック線３１とセレクタ３０とレジスタ１５と を介して乗算回路１７にフィードバックされて次の項の計算に使用され、他方に おいてベクトルレジスタユニットに出力される。

セレクタ３０は最初に初期ベクトルデータａ０を出力する。

レジスタ１４　、１５　、１６とレジスタ１８　、１９とレジスタ１１２とは、 前記データを各々保持するように設けられている。レジスタ１１２とフィードバ ック線３１とは、計算されたデータａ１をレジスタ１５にフィードバックして次 の項ａｉ＊１　を計算するように設けられている。

ここで、減算および除算は再帰方程式の計算に必要ないので、減算回路および除 算回路は第３図から省略されている。

第３図に示したベクトル処理装置の動作を第４図を参照してさらに詳細に説明す る。

再帰方程式の添字を示す整数ｉが１であれば、再帰方程式は次のように表される 。

ａｌ　””ａ＠　ｘｂ、＋Ｃ＋ このため動作サイクル０１においては、初期データＣＩ　＋ａｏ、ｂｔが第２図 に示したベクトルレジスタユニットからレジスタ１４　、１５　、１６にロード される。次に（ａｏＸｂ＋）の計算が乗算回路１７において実行される。動作サ イクル０２において、レジスタ１４にロードされたデータＣ，がレジスタ１８に 転送される０乗算回路１７において計算されたデータはレジスタ１９に転送され る。従って加算器１１０はデータｃ１とレジスタ１９に格納されたデータとを加 算し、結果ａ、を得る・動作サイクル０３において、結果ａ１はレジスタ１１２ に格納され、次にデータ分配ユニット５４を介して第２図に示したベクトルレジ スタユニットに出力される。

動作サイクル０４において、次のベクトルデータｂ２＋Ｃ１がベクトルレジスタ ユニットを介してレジスタ１６　、１４にロードされる。同時に、レジスタ１１ ２に格納されているデータａ。

がフィードバック線３１とセレクタ３０とを介してレジスタ１５にロードされる 。動作サイクル０４〜０６において次の項ａｔ　”ａｌ　ＸＪ　＋Ｃｚの計算が 実行される。

同様に、動作サイクル０７〜０９において項ａ、＝ａｚｘｂ。

＋ｃ、の計算が実行される。動作サイクル１０〜１２では項ａ４−ａ３　ｘｂ４ ＋Ｃａの計算が実行される。動作サイクル１３〜１５では項ａ５　＝ａａ　ｘｂ 、　十ｃｓの計算が実行される。

前記したように、一つの項ａ、を得るための計算時間は３つの動作サイクルを必 要とする。１００項のベクトル処理が必要の場合、１００の再帰方程式の計算デ ータを得るために３００の動作サイクルが必要である。従って再帰方程式、特に 高次再帰方程式を計算するための高速動作が従来のベクトル処理装置では実現で きない。

この欠点は、項ａｉの計算が直前の項ａ、−１の計算の後に実行されなければな らないという再帰関係の故である。このため従来のベクトル処理装置は、次の項 の計算を進める前に直前の項を計算するためのアイドル時間を生ずる。従って、 ベクトル処理装置が前記再帰方程式を正確に解くことができても、このベクトル 処理装置は前記低速演算の欠点を逃れられない。

本発明は再帰方程式を変形することによって前記欠点を解決する。

前記した再帰方程式は次のように変形可能である。

ａｉ　＊３．−、ｘｂｉ　＋ｃｉ ＝　（ａｌ−ｚ　ｘｂｉ−、＋ｃｔ−，）Ｘｂｉ＋ｃ。

＝　（ａＨ−ｚ　ｘｂｉ−１ｘｂ、）＋ｂ６　ＸＣ１−＋　＋Ｃ＋　”’　（２ ）但し、ｉは整数であり添字ｉ＝１　、２　、３ｓ−、ｎを表し、ｈは計算され たベクトルデータであり、ｂ、は入力ベクトルデータであり、 Ｃ８は入力ベクトルデータである。

第（２）式から、項ａ、と他の項ａ、−２との間番二しま項ａ。

と他の項ａｉ−＋　との間のような直接再帰関係のなし）こと力＜ヤ１かる。前 記第（２）式に基づき項ａｉの計算器よ、直ロゴの項ａ　６−＋の計算に影響さ れない０項ａ　ｉ−ｚは項ａ、の２段階前に計算されており、項ａｉ　は直前の 項ａ、−３の８＋算Ｇこよる遅延なしに実行することができる。しかしながら前 記概念しよ奇数項と偶数項とを別々に演算しない限り実現できなし）。

添字ｉが偶数であれば、偶数添字ｋを使用して前記第（２）式は次のように表さ れる。

ｋ”’２　：　ａｚ　＝Ｃ６ｘｂ、　×ｂｚ　＋ｂｚ　Ｘｃ、＋Ｃ２に＝４　： 　Ｃ４＝ａ、ｘｂ、ｘｂ、＋ｂｎ　ＸＣ，＋Ｃ４に＝６　：　Ｃ６＝Ｃ４ｘｂ、 　ｘｂ６　＋ｂ６　ＸＣｓ　＋Ｃｈ添字ｉが奇数であれば、奇数添字ｊを使用し て前記第（１）式は次のように表される。

ｊ＝１　：　ａｌ　＝ａ、Ｘｂ、ｘｌ＋１ｘｃ、＋ＯＪ　＝３　：　Ｃ３＝ａＨ ｘｂＺ　ｘｂ、＋ｂ３　Ｘｃｚ　＋ｃｉＪ＝５　：　Ｃ５＝Ｃ３ｘｂａ　ｘｂ、 ＋　Ｃ５ＸＣａ　＋　Ｃ５例えば項ａ０とａｔ、項ａ２とＣ４、項ａ４とａｂ、 項ａ。

とＣ３、または項ａ、とａ、との間には、項ａ０とａ、とを除いて直接の再帰関 係がないので、１対の項、例えばＣ３とＣ４とは平行に計算できる。これにより 高速のベクトルデータ計算が可能となる。しかしながら項ａ、とＣ４の計算は項 ａｔ　とＣ２の計算の後に実行されなければならない。

本発明に基づくベクトル処理装置の第１実施例を第５図に基づき詳細に説明する 。

第５図においてこのベクトル処理装置は、データ分配回路４０ａと、奇数項計算 回路１０Ａおよび偶数項計算回路１０Ｂからなるベクトルデータ計算ユニットと を備える。

データ分配回路４０ａは、第２図に示したベクトルレジスタユニットと奇数項計 算回路１０Ａと偶数項計算回路１０Ｂとに設けられ、奇数項および偶数項計算回 路１０Ａ　、　ＩＯＢに初期オペランド（データ）ａＯとオペランド（人力ベク トルデータ）ｂｉ＋ｃｉ　とを後述の所定の方法で供給する。またデータ分配回 路４０ａは、奇数項計算回路１０Ａにおいて計算された奇数項データａｊと、偶 数項計算回路１０Ｂにおいて計算された偶数項データａｋとを受け取り、これら をベクトルレジスタユニットに出力する。

データ分配回路４０ａは、セレクタ制御回路４１ａと、オペランドｂ＋をファー ストイン・ファーストアウト（ＦＩＦＯ）　Ｂバ°ツファ（Ｂ−ＢｔｌＦＦ）と 、オペランドＣｉをＦＩＦＯバッファであるＣバッファ（Ｃ−ＢＯＦＦ）とを備 える。またデータ分配回路４０ａは、セレクタ４６Ａ　、　４７Ａ　、　４８Ａ 　、　４６Ｂ　、　４７Ｂ　、　４８Ｂを含む。データ分配回路４０ａはさらに 、セレクタ４６Ａ　、　４６ＢにＯを出力するためのゼロ（０）設定器（図示せ ず）と、セレクタ４７Ａ。

４８Ａ　、　４７Ｂ　、　４８Ｂに１を出力するための１設定器（図示せず）と を備える。

奇数項ａｊを計算するための奇数項計算回路１０Ａは、第１段レジスタ１４Ａ　 、　１５Ａ　、　１６Ａと、乗算回路１７Ａと、第２段レジスタ１８Ａ　、　１ ９Ａと、加算器１１０Ａと、第１段レジスタ１４Ａと、第４段レジスタ１１２Ａ と、レジスタ１９Ａの出力端子とセレクタ４８Ａの入力端子との間に接続された 第１フイードバツク線２１　Ａと、レジスタ１１２Ａの入力端子とセレクタ４６ Ａの入力端子との間に接続された第２フイードバツク線２２Ａと、レジスタＩＩ Ａの出力端子とセレクタ４７Ａの入力端子との間に接続された第３フイードバツ ク線２３Ａとを備える。計算された奇数項ａｊはレジスタ１１１Ａからベクトル レジスタユニットに順次に出力される。

レジスタＩＩＡ、および／または、１１２Ａはデータ分配回路４０ａに含めるこ ともできる。

偶数項ａ、を計算するための偶数項計算回路１０Ｂは、奇数項計算回路１０Ａと 同一の回路構成を有する。これは演算アルゴリズム自体がどちらも同じだからで ある。奇数項および偶数項計算回路１０Ａ　、　ＩＯＢは同一の構造を有するこ とができるので、それらの製造およびプリント回路基板（ＰＣＢ）への搭載は極 めて簡単である。奇数項および偶数項計算回路１０Ａ。

１０Ｂは、独立して同時に動作可能である。

第５図に示したベクトル処理装置の動作を説明する。

オペランドａｉ、Ｃ４および初期オペランドａ０があらかじめ第１図に示したＭ ＳＵ　２内に格納されており、スカラ処理装置４において以下に示すような命令 セントが検出されると、スカラ処理装置４は動作の制御を第５図に示したベクト ル処理装置に移し当該ベクトル処理装置をトリガする。

第１表 ＶＬ　Ａ（０）　Ｔｏ　νＲＯＯ ＶＬ　Ｂ（１）　Ｔｏ　ＶＲＯＩ ＶＬ　Ｃ（ｔ）　Ｔｏ　ＶＲＯ２ ＶＣＡＬ　Ａ（ｉ）　＝　Ａ（ｉ−１）　ＸＢ（１）　＋Ｃ（ｉ）ＶＳＴ　Ａ（ ｉ）　Ｔｏ　ＶＲＯＯ ここでＶＬはベクトルロード命令を表し、ＶＣＡＬはベクトル計算命令を表し、 ＶＳＴはベクトル格納命令を表す、　Ａ（ｉ）。

Ｂ　（ｉ）　、　Ｃ（ｉ）はａｉ　、ｂ、＋Ｃｉに対応する。　ＶＲＯＯ、ＶＲ ＯＩ　。

ＶＲＯ２は、第２図に示したベクトルレジスタユニット内のベクトルレジスタ０ ０　、０１　、０２を表す、なお本実施例において、各ベクトルレジスタは１０ ０ワードの記憶容量を有する。

まず第２図に示すベクトル記憶アクセスユニット（ＶＳＡＵ）５２は、前記ベク トルロード命令に応じて、第２図に示すベクトル命令制御ユニッ）　（ＶＩＣＵ ）５１の制御下で、主記憶ユニット（ＭＳＵ）　１に格納されているベクトルデ ータａＯ＋ｂ＋　・・・ｂｌＯｏとｃｌ・・・Ｃ１゜。とを主記憶制御ユニ・ノ Ｉ−（ＭＳＣＵ）　２を介してベクトルレジスタユニットのベクトルレジスタＶ ＲＯＯ、ＶＲＯＩ　。

ＶＲＯ２にロードする。

前記ベクトルデータロードの間、第５図に示した回路Ｇこおける再帰方程式ａ、 ＝ａ、−，Ｘｂ、＋Ｃｉの計算と、計算されたデータａｔのベクトルレジスタＶ ＲＯＯへの格納とが、前記ベクトル計算命令およびベクトル格納命令とに応じて ＶＩＣｔｉ５１の制御下で実行される。

ベクトルレジスタＶＲＯＯ内の計算されたデータａｉは前記演算中にＭＳＵ　１ に格納できる。

第５図の回路の動作の詳細を第６図を参照して説明する。

計算は初期項ａｌ＋ａｚを計算するための初期項計算と、それに続く、例えば、 ａ、とａａ＋ａｓとａｌ等を計算するための通常項計算とからなる。

まず初期項計算を説明する。

次の第２表および第３表は、セレクタ制御回路４０ｂの制御下でレジスタ１４Ａ 　、　１５Ａ　、　１６Ａ　、１１１Ａおよびレジスタ１４Ｂ。

１５Ｂ　、　１６Ｂ　、ＩＩＩＢにロードされるデータを示す。

第２表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧ０４　０　ａｏ　ｘｂ、　＋ｃ、１ ０６ａ。

第３表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧ０４　Ｃ２ａｏ　ｘｌ）、　＋ｃ、ｂ ｚデータ分配回路４０ａは、その中に初期オペランドａＯ＋ｂｔ、ｃ＋をロード し、オペランドｂ１およびｃ、をＢ−ＢＬＩＦＦ４２とＣ−ＢＵＦＦ４３とに各 々格納する。

肩】≧妹仁久四」」− 演算サイクル０１において、セレクタ制御回路４１ａはセレクタ４６Ａ　、　４ ７Ａ　、　４８Ａを制御して奇数項計算回路１０Ａ内のレジスタ１４Ａ　、　１ ５Ａ　、　１６ＡにオペランドＣＨ＋　１）＋　ｒ　ａＯを出力する。これらレ ジスタ１４Ａ　、　１５Ａ　、　１６Ａは、前記オペランド’ｌ　＋　ｂＩ　＋ 　ａｏを格納する。同時に、セレクタ制御回路４１ａはセレクタ４６Ｂ　、　４ ７Ｂ　、　４８Ｂを制御して偶数項計算回路１０Ｂ内のレジスタ１４Ｂ　、　１ ５Ｂ　、　１６ＢにオペランドＣＩ＋ｂｌ＋ａ０を出力する。これらレジスタ１ ４Ｂ　、　１５Ｂ　、　１６Ｂは、やはり前記オペランドａｏ　、ｂＩ　＋ＣＩ を格納する。

奇数項計算回路１０Ａでは、レジスタ１６Ａが格納したオペランドａ０を被乗数 として乗算回路１７Ａに出力し、レジスタ１５ＡがｂＩを乗数として乗算回路１ ７Ａに出力する。これにより乗算回路１７Ａは（ａｏＸｂ＋）を計算する。

同時に偶数項計算回路１０Ｂでは、レジスタ１６Ｂが格納したオペランドａ０を 被乗数として乗算回路１７Ｂに出力し、レジスタ１５Ｂ＃（ｂｌを乗数として乗 算回路１７Ｂに出力する。これにより乗算回路１７Ｂは（ａ６　Ｘ　ｂ　＋）を 計算する。

艮】」シ仁久四追」ユ 奇数項計算回路１０Ａでは、乗算回路１７Ａにおいて計算されたデータ（ａｏＸ ｂ＋）がレジスタ１９Ａに転送されて格納される。レジスタ１４Ａに格納されて いるデータＣ１はレジスタ１８Ａに転送されて格納される。

同時に偶数項計算回路１０Ｂでは、乗算回路１７Ｂにおいて計算されたデータ（ ａ（ＩＸｂ＋）がレジスタ１９Ｂに転送されて格納される。レジスタ１４Ｂに格 納されているデータＣ，はレジスタ１８Ｂに転送されて格納される。

次に奇数項計算回路１０Ａにおいて、加算器１１０Ａがデータ（ａｏｘｂ＋）と データｃ、とを加算する。この結果、次のような第１の奇数項が得られる。

ａＨ＝ａｏ　ｘｌ）、＋Ｃ＋ この時同時に同様の方法で、偶数項計算回路１０Ｂでしょ前言２第１の奇数項ａ 、が加算器１１０　Ｂによって得られる。

遺夏並並久上立主 奇数項計算回路１０Ａにおいて、計算された第１の奇数項ａｌがレジスタ１１１ Ａに転送されて格納される。

偶数項計算回路１０Ｂでは、計算された第１の奇数項ａｌ力くレジスタ１１１Ｂ に転送されて格納される。

前記演算中にデータ分配回路４０ａは、ベクトルレジスタＶＲＯＩ　、　ＶＲＯ ２からＢ−ＢＵＦＦ４２　、　Ｃ−ＢＵＦＦ４３ニオペランド（ｂ２　。

ｂ、、ｂａ）および（Ｃｔ　＊　Ｃ３ｒ　ｃａ）を各々ロードする。

第１の奇数項ａｌを得たものの、データ分自己回路４０ａＬよこの時点ではそれ をベクトルレジスタＶＲＯＯ＆こ出力しなし）。これは第１の偶数項ａ２が得ら れていないからである。

゛　サイクル０４〜０６ 偶数項計算回路１０Ｂにおいて第１の偶数項ａ２力く得られ５るまで、奇数項計 算回路１０Ａとデータ分配回路４０ａと番よ協（妨してデータａ、をそのままに 保持し、第２の奇数項ａ、を８を算するために使用されるオペランドを準備する 。

演算サイクル０４において、セレクタ制御１１回路４１ａｕまセレクタ４６Ａ　 、　４７Ａ　、　４８Ａを制御してレジスタ１４Ａにゼロデータをセットし、計 算された第１の奇数項ａ＋をレジスタ１１１人およびフィードバック線２３Ａを 介してレジスタ１５Ａ＆こ設定し、データ１をレジスタ１６Ａに設定する。この 結果、演算サイクル０４において乗算回路１７Ａは（ａｌＸｌ）を計算し、演算 サイクル０６において加算器１１０Ａはレジスタ１９Ａからのデータ（ａｔＸ１ ）とレジスタ１８Ａからのゼロ（０）とを加算する。すなわち次のダミー計算が 実行される。

ａｔ　＝　（ａｔ　Ｘ　１　）　＋０ 前記演算中に、演算サイクル０５においてセレクタ制御回路４１ａは、セレクタ ４７Ａ　、　４８Ａを制ｊ１１シてレジスタ１５Ａにオペランドｂ３を設定し、 レジスタ１６Ａにオペランドｂ２を設定する。データａｌ　は演算サイクル０５ においてレジスタ１１１Ａに転送され、さらに演算サイクル０６においてレジス タ１１２Ａに格納される。

偶数項計算回路１０Ｂにおいては、次の第１偶数項ａ２が、そこで計算されレジ スタ１１２Ｂに退避されている第１奇数項ａｉを使用して計算される。

ａｘ　＝　（ａｔ　Ｘｂｚ）　十ｃｚ この目的のため、演算サイクル０４においてセレクタ制御回路４１ａは、セレク タ４６Ｂ　、　４７Ｂ　、　４８Ｂを制ｉ１して１ｚジスタ１４Ｂにオペランド Ｃ，を設定し、レジスタ１１１Ｂに退避された第１奇数項ａ、をフィードバック 線２３Ｂを介してレジスタ１５Ｂに設定し、オペランドｂ、をレジスタ１６Ｂに 設定する。

演算サイクル０５において、第１偶数項ａ２が加算器１１０Ｂに得られ、演算サ イクル０６において第１の偶数項ａ、がレジスタ１１１Ｂに退避される。

データ分配回路４０ａは、一対の第１奇数項および偶数項ａ　Ｈｒ　ａ　ｚをレ ジスタＩＩＩＡ、ＩＩＩＢからベクトルレジスタＶＲＯＯに転送する。

初期項計算はこれで完了する。

次に通常項計算を説明する。

・′　サイクル０３〜０９ まず、奇数項計算回路１０Ａにおける第２奇数項ａ３の計算を説明する。

第２奇数項ａ、は以下に示す方程式によって定義されるので、セレクタ制２＋’ Ｂ回路４１ａはセレクタ４６Ａ　、　４７Ａ　、　４８Ａを制御して、第４表に 示すようなデータを、第４表に示すような演算サイクルにおいて、レジスタ１４ Ａ　、　１５Ａ　、　１６Ａにロードする。

ａｓ　＝ａ、Ｘ　（ｂ、Ｘｂ、）＋ｂ、ｘＣ＝　＋ｃ＝第４表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ ０５　ｂ　３　ｂ　２ ０７　ｂｓ　ｘ（、＋ｃ：＋　ａｔ　ｂ、　Ｘｔ）＋演算サイクル０３において 乗算値（ｂｓＸｃｚ）が乗算回路１７Ａに得られる。演算サイクル０５において 合計（ｂ、×Ｃ２）＋Ｃ３が加算器１１０Ａに得られる。演算サイクルＯ５にお いて乗算値（ｂｚｘｂ３）が乗算回路１７Ａに得られる。演算サイクル０７にお いて乗算値（ａ、ｘｂ、Ｘｂ、）が乗算回路１７Ａに得られる。演算サイクル０ ８において計算されたデータ（ａ、ｘｂ、Ｘｂ、）が加算器１１０Ａに供給され る。前記第２奇数項ａ、は加算器１１１Ａで得られる。計算された第２奇数項ａ 、は演算サイクル０８においてレジスタ１１１Ａ＆こ退避される。演算サイクル ０９においてレジスタ１１１Ａに退避されている第２奇数項ａ、がベクトルレジ スタＶＲＯＯに転送されレジスタ１１２Ａに格納される。

前記において、レジスタ１１２Ａに格納されたデータａ、ｌよフィードバック線 ２２Ａを介してレジスタ１５Ａにフィードツマ・ツクされる。またレジスタ１９ Ａに格納されたデータ（ｂｚ　ｘｂｚ）はフィードバック線２１Ａを介してレジ スタ１６Ａにフィードバックされる。レジスタ１１１Ａに格納された合計（ｂ３ ×（Ｚ）＋Ｃ，はフィードバック線２３Ａを介してレジスタ１４Ａ＆こフィード バックされる。

同様に、次のような第２偶数項ａ４が偶数項計算回路１０Ｂに得られる。

ａ４　＝ａｚ　Ｘ　ｂ３　Ｘ　ｂ４＋　ｂａ　Ｘ　Ｃ３＋Ｃａセレクタ制御回路 ４１ａは同様にセレクタ４６Ｂ　、　４７Ｂ　、　４８Ｂを制御して次の第５表 に示すデータをレジスタ１４Ｂ　、　１５Ｂ　。

１６Ｂにロードする。

第５表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ ０５　ｂ　ａ　ｂ　３ ０７　ｃ３Ｘｔｚ＋ｃ４ａｘ　ｂ３Ｘｂ４演算サイクル０９において奇数項およ び偶数項ａｘ＋ａａがベクトルレジスタユニット内のベクトルレジスタＶＲＯＯ に転送される。

“　サイクル０６〜１２ 同様に、演算サイクル０６〜１２において、次の第３奇数項および偶数項ａｓ＋ ３６が奇数項および偶数項計算回路１０Ａ。

１０Ｂに得られる。

ａ５−ａｓ　ｘｂ４ｘｂ、　十ｂｓ　×Ｃａ　＋ｃｓａｈ　”ａ４ｘｂ５×ｂｂ 　＋ｂｂＸＣｓ　＋Ｃｂ前記計算を実行するため、セレクタ制御回路４１ａはセ レクタ４６Ａ　、　４７Ａ　、　４８Ａ　、　４６Ｂ　、　４７Ｂ　、　４８Ｂ を制御して第６表および第７表に示すようなデータをレジスタ１４Ａ　、　１５ Ａ　、　１６Ａ。

１４Ｂ　、　１５Ｂ　、　１６Ｂにロードする。

第６表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ ヱコ」と火　１４Ａ　−ユＩＭ ０６　ｃ　、　ｂ　５ｃ　ａ Ｑ３　ｂ　、　ｂ。

１０　Ｃ４Ｘｂｓ　＋ｃｓ　ａ３ｂ４　Ｘｂｓ第７表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ ｏｓ　ｂ　、　ｂ　。

１０　Ｃｓ　×ｂｂ　＋Ｃｂ　ａａ　ｂ、　ｘｂ。

演算サイクル１１において奇数項ａ、およびａ、が加算器１１１Ａ、ＩＩＩＢに 得られ、それらはベクトルレジスタＶＲＯＯに転送される。

他の複数の対の奇数項および偶数項も前記と同様の方法で得られる。

一対の奇数項および偶数項の計算は、第１の奇数項および偶数項の計算を除いて わずかに３演算サイクルを必要とするだけである。第１の奇数項および偶数項の 計算は、従来のベクトル処理装置のサイクル数と同数のサイクル数を要する。

第５図に示したベクトル処理装置によれば、初期計算を除いて、３演算サイクル において２倍のデータを得ることができる。このため第５図に示すベクトル処理 装置は、再帰方程式の多（の項を計算する場合、従来のベクトル処理装置に比較 して計算能力が２倍である。

本発明に基づくベクトル処理装置の他の実施例を第７図を参照して説明する。

第７図において、ベクトル処理装置は、データ分配回路４０ｂと、奇数項計算回 路１０ＡＡおよび偶数項計算回路１０ＢＢを有するベクトルデータ計算ユニット とを備える。

データ分配回路４０ｂは、第２図に示したベクトルレジスタユニットと奇数項計 算回路１０ＡＡと偶数項計算回路１０８Ｂとに設けられ、初期オペランドａ０と オペランド（入力データ）ｂ、、ｃｉとを奇数項および偶数項計算回路１０ＡＡ 　、　ＩＱＢＢに後述の所定の方法で供給する。またデータ分配回路４０ｂは、 奇数項計算口１１（ｌＡａにおいて計算された奇数項データａｊと、偶数項計算 回路１０８Ｂにおいて計算された偶数項データａｋとを受け取り、これらをベク トルレジスタユニットに出力する。

データ分配回路４０ｂは、セレクタ制御回路４１ｂと、Ｂ−ＢＵＦＦ４２と、Ｃ −ＢＵＦＦ４３と、バッファレジスタ５１Ａ　、　５２Ａと、セレクタ５３Ａ　 、　５４Ａ　、　５５Ａと、レジスタ５１Ｂ、５２Ｂと、セレクタ５３Ｂ　、　 ５４Ｂ　、　５５Ｂとを備える。またデータ分配回路４０ｂはゼロ設定器と１設 定器とを備える（図示せず）、。

奇数項計算回路１０ＡＡは、第１段レジスタ１４Ａ　、　１５Ａ　、　１６Ａと 、乗算回路１７Ａと、第２段レジスタ１８Ａ　、　１９Ａと、加算器１１０Ａと 、第３段レジスタ１１１Ａと、レジスタＩＩＩＡの出力端子とレジスタ５１Ａの 入力端子との間に接続されたフィードバック線２４Ａとを備える。

偶数項計算回路１０８Ｂは、奇数項計算回路１０ＡＡと同一の回路構成を有する 。

第７図に示すベクトル処理装置は、第（２）式によって定義される再帰方程式を 計算する。奇数項計算回路１０ＡＡとデータ分配回路４０ｂとは協働して第（４ ）式によって定義される再帰方程式を計算し、偶数項計算回路１０８Ｂとデータ 分配回路４０ｂとは、やはり協働して第（３）式によって定義される再帰方程式 を計算する。

第７図に示したベクトル処理装置の動作を、第１表に示すような命令セットが与 えられる場合について、第８図を参照して詳細に説明する。

第２図に示したＭＳＵ　１　、　ＭＳＣＵ　２　、　ＶＩＣＵ５１、およびＶＳ ＡＵ５２（７）動作は、前記したものと実質的に同一なので省略する。

第８図において協働サイクルは、初期演算サイクル０１〜０８と、通常演算サイ クル０４〜１１　、１０〜１４などである。

遣夏並土り土■二邸 次の第８表および第９表は、初期演算サイクルにおけるレジスタ１４Ａ　、　１ ５Ａ　、　１６Ａ　、ＩＩＩＡ内のデータとレジスタ１４Ｂ。

１５Ｂ　、　１６Ｂ　、ＩＩＩＢ内のデータとを示す。

第８表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＩＩＩＥＧ０６　ｂｌＸＯ＋ｃｌ　ＩＸａｏ ＋Ｏｌｘｂ、＋Ｑ演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧ０６　ｃ、×ｂｔ＋ ｃｔ　ＩＸａ、＋Ｏｂ、Ｘｂ、＋０８ａ２ セレクタ制御回路４１ｂはセレクタ５３Ａ　、　５４Ａ　、　５５Ａを制御して 第８表に示すようにデータをレジスタ１４Ａ　、　１５Ａ　、　１６Ａにロード する。またセレクタ制御回路４１ｂはセレクタ５３Ｂ。

５４Ｂ、５５Ｂを制御して第９表に示すようにデータをレジスタ１４Ｂ　、　１ ５Ｂ　、　１６Ｂにロードする。

まず奇数項計算回路１０ＡＡにおける項ａｊの計算を説明する。

遺豆孟圧えｙ立上 データＯ，ｂｌ、１がレジスタ１４Ａ　、　１５Ａ　、　１６Ａにロードされ、 （ｂｌＸ１）の計算が乗算回路１７Ａにおいて実行される。

慎】」２−υと釘１ データＯ，（ｂｌ　Ｘｉ）がレジスタ１８Ａ　、　１９Ａにロードされ、これら データが加算器１１０Ａにおいて加算されて結果（ｂｌＸ１＋０）が得られる。

同時にデータＣＩ　＋　ｂｌ　ｒ　Ｏがレジスタ１４Ａ　、　１５Ａ　、　１６ Ａにロードされ、（ｂｌ　ｘｏ）が乗算回路１．７Ａにおいて実行される。

蓬夏丈不又土立主 データ（ｂ、ｘｉ＋ｏ）がレジスタ１１１Ａに格納される。

レジスタ１８Ａに格納されたデータＣ６とレジスタ１９Ａに格納されたデータ（ ｂｌ　ｘｏ）とは加算器１１０Ａにおいて加算され、結果（ｂｒＸＯ＋ｃ＋）が 得られる。同時にデータ０゜ａｏ　、１がレジスタ１４Ａ　、　１５Ａ　、　１ ６Ａにロードされ、（ａ。

×１）の計算が乗算回路１７Ａにおいて実行される。

且夏丈土又）ＬｔＱ土 レジスタ１１１Ａに格納されたデータ（ｂ＋ｘｘ＋ｏ）がレジスタ５１Ａに転送 される。レジスタ１８Ａに格納されたデータ０とレジスタ１９Ａに格納されたデ ータ（ａｏＸｌ）とは加算器１１１Ａにおいて加算され、結果（ａｏ　ｘｌ＋Ｏ ）が得られる。

遣ｌ土不久四■エ データ（ｂｌ　Ｘ１＋ＣＩ）とデータ（ｂ　＋　Ｘ　Ｏ＋　ｃ　＋）とは、レジ スタ５１’Ａ　、　５２Ａに各々順次にロードされる。データ（ａＯｘ　１　＋ ｏ）はレジスタ１１１Ａに格納される。

揮】」」シ偲ヒ灸旦 レジスタＩＩＩＡに格納されたデータ（ａｏＸ１＋ｏ）はレジスタ１５Ａに転送 され、レジスタ５２Ａに格納されたデータ（ｂｌＸ１＋ｏ）はレジスタ１６Ａに 転送される。この結果、データ（ａｏ　Ｘ　１　＋　Ｏ）　Ｘ　（Ｉ　Ｘ　ｂｌ 　＋　Ｏ）が乗算回路１７Ａに得られる。レジスタ５１Ａに格納されたデータ（ ｂ、ＸＱ＋Ｃ＋）はレジスタ１４Ａにロードされる。

遺１」」シソに彰エ レジスタ１４Ａからのデータ（ｂ　ｒ　Ｘ　Ｏ＋　ｃ　＋　）はレジスタ１８Ａ にロードされる。

レジスタ１８Ａに格納されたデータ（ｂｌｘｏ＋ｃυとレジスタ１９Ａに格納さ れたデータ（ａ　ｏ　Ｘ　１　＋　Ｏ）　Ｘ　（Ｉ　Ｘ　ｂ　Ｉ＋０）とは加算 器１１０Ａにおいて加算され、次のような結果データを得る。

（ａｏ　Ｘ１＋Ｏ）Ｘ　（ＩＸｂｌ　＋Ｏ）＋　（ｂｌ　ＸＯ＋ＣＩ）＝；３６ 　ｘｂ、＋Ｃ＋ 箇】巳し仁久四刈」− 計算されたデータａ、はレジスタ１１１Ａに格納されベクトルレジスタＶＲＯＯ に転送される。

次に偶数項計算回路１０８Ｂにおける項ａ、の計算を第９表を参照して説明する 。

°　サイクル　１ データＯ，ｂｚ、ｂ＋がレジスタ１４Ｂ　、　１５Ｂ　、　１６Ｂにロードされ 、（ｂｌｘｂｚ）の計算が乗算回路１７Ｂにおいて実行される。

撰２＋シし賢史２ データＯ、（ｂｌ　Ｘｂｚ）がレジスタ１８Ｂ　、　１９Ｂニｏ　−）−サれ、 これらデータが加算器１１０Ｂにおいて加算されて結果（ｂｌ　×ｂｔ＋ｏ）が 得られる。同時にデータｃｚ　ｌ　ＣＩ　＋ｂｔがレジスタ１４Ｂ　、　１５Ｂ 　、　１６Ｂにロードされ、（Ｃ，Ｘｂｉ）が乗算回路１７Ｂにおいて実行され る。

１１丈土り土立主 データ（ｂｌ　×ｂｚ＋０）がレジスタ１１１　Ｂに格納される。

レジスタ１８Ｂに格納されたデータｃ２とレジスタ１９Ｂに格納されたデータ（ ＣＩＸｂｚ）とは加算器１１０Ｂにおいて加算され、結果（ｃ、ｘｂ、＋ｃ、） が得られる。同時にデータＯ１ａ、、１がレジスタ１４Ｂ　、　１５Ｂ　、　１ ６Ｂにロードされ、（ａ。

×１）の計算が乗算回路１７Ｂにおいて実行される。

演】コし仁え四」」エ レジスタ１１１Ｂに格納されたデータ（ｂｌ　ｘｂｚ　＋Ｏ）がレジスタ５１Ｂ に転送される。データ（ｃ＋　Ｘｂｚ　＋ｃｚ）がレジスタ１１１Ｂに転送され る。レジスタ１８Ｂに格納されたデータ０とレジスタ１９Ｂに格納されたデータ （ａｏＸ１＋ｏ）とは加算器１１０Ｂにおいて加算され、結果（ａｏｘ１＋ｏ） が得られる。

撰１」」シυｈ史ｉ データ（Ｃ１Ｘｂｚ　＋ｃｚ）とデータ（ｂｌ　Ｘｂ２＋０）とはレジスタ５１ Ｂ、５２Ｂに各々順次にロードされる。データ（ａｏ　Ｘ１＋Ｏ）はレジスタ１ １１Ｂに格納される。

遣ｌユ土叉ル立旦 データ（ｃ＋　Ｘｂｚ　＋Ｃりはレジスタ１４Ｂにロードされる。

レジスタ１１１Ｂに格納されたデータはレジスタ１５Ｂに転送され、レジスタ５ ２Ｂに格納されたデータ（ｂ、Ｘｂｚ　＋Ｏ）はレジスタ１６Ｂに転送される。

この結果、データ（ａｏＸ１＋　０　）　Ｘ　（ｂｌ　Ｘ　ｂｚ　＋　Ｏ）が乗 算回路１７Ｂで得られる。

肩】巳し仁久四副ｊ− レジスタ１８Ｂに格納されたデータ（ｃ＋　Ｘｂｚ　十Ｃ２）とデータ（ａｏ　 ＸＩ＋ｏ）ｘ　（ｂｌ　Ｘｂ、＋Ｏ）とが加算器１１０Ｂにおいて加算され、次 のような結果データが得られる。

（ａｏ　ＸＩ　＋Ｏ）Ｘ　（ｂｌ　Ｘｂｚ　＋０）−１−（ｃ＋　Ｘｂｚ　＋ｃ ｚ）−ａ、ｘｂ、ｘｂ２＋ｂ２　ＸＣＩ　＋ｃｚ計算されたデータａ２はレジス タ１１１Ｂに格納され、ａｌと共にベクトルレジスタＶＲＯＯに転送される。

初期計算はこれで完了する。

さて通常計算を簡単に説明する。通常計算は初期計算と同様であるが、データの ロードと転送とが異なる。このため以下の説明は主としてデータのロードに関す る。

°　ル〜 これらサイクルの間に奇数項ａ、と偶数項ａ４とが計算される。

次の第１０表および第１１表は、レジスタ１４Ａ　、　１５Ａ　。

１６Ａ、ＩＩＩＡとレジスタ１４Ｂ　、　１５Ｂ　、　１６Ｂ　、ＩＩＩＢ内の データを示す。

第１０表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧサイクル　１４Ａ　１５Ａ　１６Ａ　 ＩＩＩＡ０４　０　ｂ３　ｂｚ ０５　Ｃ３Ｃ２ｂ２ ０９　ｂ　＋　Ｘ　Ｃ２＋　Ｃ２ａ　１　１）ｚ　×ｌ）：＋　＋Ｑ１ａ３ 第１１表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧ０９　ｂａＸｔ４＋ｃａ　ａｘ　ｂ３ Ｘｂａ＋　０これらサイクルにおいて奇数項ａ、と偶数項ａ６とが計算される。

次の第１２表および第１３表は、レジスタ１４Ａ　、　１５Ａ　。

１６Ａ、ＩＩＩＡとレジスタ１４Ｂ　、　１５Ｂ　、　１６Ｂ　、ＩＩＩＢ内の データを示す。

第１２表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧサイクル　１４Ａ　１５Ａ　１６Ａ　 ＩＩＩＡ０７　０　ｂｓ　ｂ４ ０８　Ｃ５Ｃ４ｂｓ １２　ｂｓＸｃ４＋ｃｓ　ａ３　ｂａ×ｂ５　＋　０１４ａ。

第１３表 演　算　ＲＥＧ　ＲＥＧ　ＲＥＧ　ＲＥＧサイクル　１４Ｂ　、　１５Ｂ　１６ Ｂ　ＩＩＩＢ０７　０　ｂ６　ｂ。

０８　ｃｂ　Ｃｓ　ｂ＆ １２　ｂ、Ｘｂ、＋ｃ、ａ４ｂ５Ｘｂ６＋。

１４　ａｈ 奇数項および偶数項の他の複数の対は、前記と同様の方法で計算できる。

本発明は前記実施例に限定されるものではない。例えば前記実施例においては第 （２）弐〜第（４）式で表されるような一次展開再帰方程式を説明してきた。第 （１）式で表されるような再帰方程式を二次展開を使用して変形すれば次の式が 得られる。

ａ、　＋＝３．−．　ｘｂｉ　＋ｃ６ ＝ａ、−２ｘｂｉ−１ｘｂ、＋ｂ＝　×（４−＋　＋ｃ、ｔ＝ａ４−、ｘｂｉ− ２ｘｂ、−、ｘｂｉ　＋ｂｉ−ｚ　Ｘｃ４−ｚ＋ｂｉＸ（Ｈ−、ＸＣｉ　−（５ ） 明らかなように、前記式は項ａｉ　とａ　ｉ−３との間に直接再帰関係がないこ とを示している。

添字ｉが奇数の場合、例えば奇数添字ｊを３および５とすれば、前記式は次のよ うに表せる。

ｊ＝３　：　ａ、＝ａＯＸｂ、Ｘｂ、Ｘｂ３＋ｂ、Ｘｂ、ＸＣ４＋ｂｂ　Ｘ（， ２＋ｃｘ　・”　（６）ｊ＝ｓ　：　ａ、＝３．Ｘｂ、ＸＩ）４Ｘｂ５＋ｂ、ｘ ｂａ　ｘＣａｌ　＋　ｂ、Ｘ　Ｃ４＋　Ｃ５”’　（７）添字ｉが偶数の場合、 例えば奇数添字ｋを４および６とすれば、前記式は次のように表せる。

ｋ＝４　：　ａｎ　＝ａ、Ｘｂ、Ｘｂ：＋　Ｘｂ、＋ｂｚ　Ｘｂ３ｘＣ２＋ｂ４ ＸＣ３＋Ｃａ　”’　（８）ｋ−６：　ａｈ　＝ａｘ　ｘｂ４ｘｌ）、ｘｂ、＋ ｂａ　ｘｂ、ＸＣ４＋ｂｂ　ｘ（、＋Ｃ６””　（９）前記第（６）弐〜第（９ ）弐から、２つの奇数項ａ３＋ａ％と２つの偶数項ａ４．ａ、とが同一タイミン グで同時に計算できる。このため演算時間はさらに短縮される。この実施例にお いて、奇数項計算回路は２つの隣接する奇数項、例えばａ３＋ａｓを同一タイミ ングで計算するように形成されている。同様に偶数項計算回路は２つの隣接する 偶数項を同一タイミングで計算するように形成されている。データ分配回路はデ ータを奇数および偶数項計算回路に分配して前記式の計算を実行させる。

産業上の利用可能性 本発明のベクトル処理装置は種々のデータ処理システムに適用可能である。

会−ｊＬ」Ｅ−号 １０Ａ　、　ｌ０ＡＡ・・・奇数項計算回路１０Ｂ　、　ｌ０ＢＢ・・・偶数項 計算回路１４Ａ−１６Ａ・・・レジスタ １４Ｂ−１６Ｂ・・・レジスタ １７Ａ　、　１７Ｂ・・・乗算回路 １８Ａ　、　１９Ａ・・・レジスタ １８Ｂ　、　１９Ｂ・・・レジスタ ２１Ａ　、　２２Ａ・・・フィードバック線２１Ｂ、２２Ｂ・・・フィードバッ ク線４０ａ、４０ｂ・・・データ分配回路 ４１ａ、４１ｂ・・・セレクタ制御回路４６Ａ−４８Ａ・・・セレクタ ４６Ｂ−４８Ｂ・・・セレクタ ５１Ａ　、　５２Ａ・・・レジスタ ５１Ｂ、５２Ｂ・・・レジスタ ５３Ａ−５５Ａ・・・セレクタ ５３Ｂ−５５Ｂ・・・セレクタ １１０Ａ、ｌｌ０Ｂ・・・加算器 １１１Ａ、１１２Ａ・・・レジスタ １１１Ｂ　、１１２Ｂ・・・レジスタ 国際調査報告 ＳＡ　２２１５７

Claims (1)

1. 【特許請求の範囲】 １．ベクトル命令を制御するためのベクトル命令制御ユニット（５１）と、主記 憶ユニットにおける入力ベクトルデータと計算されたデータとをアクセスするた めのベクトル記憶アクセスユニット（５２）と、前記ベクトル命令ユニットの制 御下においてベクトルデータを計算するためのベクトル計算ユニットと、前記ベ クトルデータアクセスユニットと前記ベクトル計算ユニットとの間でデータを転 送するためのデータ分配ユニット（５４）とを備え、 前記ベクトル処理装置が、少なくとも１個の奇数項計算回路（１０Ａ，１０ＡＡ ）と少なくとも１個の偶数項計算回路（１０Ｂ，１０ＢＢ）とを有するベクトル 計算ユニットと、前記ベクトル計算ユニットに作動的に接続されて協働するデー タ分配ユニット（４０ａ，４０ｂ）とを備え、変形された再帰方程式を処理し、 各奇数項計算回路が、変形された再帰方程式の各奇数項を計算するように形成さ れ、加算回路（１１０Ａ）と、乗算回路（１７Ａ）と、計算した奇数項を保持す る少なくとも１個のデータ記憶回路（Ｈ２Ａ，５１Ａ，５２Ａ）と、前記データ 記憶回路を介して前記乗算回路、および／または、前記加算回路に前記計算した 奇数項をフィードバックする少なくとも１本のフィードバック線（２１Ａ，２２ Ａ，２３Ａ，２４Ａ）とを備え、各偶数項計算回路が、再帰方程式の偶数項を計 算するように形成され、他の加算回路（１１０Ｂ）と、他の乗算回路（１７Ｂ） と、計算された偶数項を保持する少なくとも１個の他のデータ記憶回路（１１２ Ｂ，５１Ｂ，５２Ｂ）と、前記他のデータ記憶回路を介して前記別の乗算回路、 および／または、前記他の加算回路に前記計算した偶数項をフィードバックする 少なくとも１本のフィードバック線（２１Ｂ，２２Ｂ．２３Ｂ，２４Ｂ）とを備 え、 前記データ分配ユニットが、０を出力するための第１のデータ設定器と、１を出 力するための第２のデータ設定器と、前記設定器からの定数データ０および１と 計算された奇数項および偶数項とを使用して再帰方程式を計算するための入力オ ペランド（ａｉ，ｂｉ）を選択する第１〜第６セレクタ（４６Ａ，４７Ａ，４８ Ａ，４６Ｂ，４７Ｂ，４８Ｂ）と、変形された再帰方程式によって規定される所 定の方法において前記セレクタを制御するためのセレクタ制御回路（４０ａ，４ ０ｂ）とを備え、選択されたデータを前記奇数および偶数項計算回路へ供給する 、ベクトル処理装置。 ２．前記奇数項および偶数項計算回路が独立して同時に動作可能であり、同一演 算時間に前記再帰方程式の少なくとも各１対の隣接する奇数項および偶数項（ａ ｉ，ａｉ＋１）を計算する、請求の範囲１に基づくベクトル処理装置。 ３．前記データ分配ユニット（４０ａ，４０ｂ）が、元の乗数、および／または 、被乗数として複数の前記第１オペランド（ｂｉ）を入出力するためのファース トイン・ファーストアウトバッファ（４２）と、元の加数として複数の前記第２ オペランド（Ｃｉ）を入出力するためのファーストイン・ファーストアウトバッ ファ（４３）とを備える、請求の範囲２に基づくベクトル処理装置。 ４．前記変形された再帰方程式が１次展開されて次のように表され、 ａｉ＝ａｉ−２×ｂｉ−１×ｂｉ＋ｂｌ×Ｃｉ−１十Ｃｉ…（１）前記奇数項計 算回路が次の式を計算し、ａ１＝ａ０×ｂ１＋Ｃ１ ａｊ＝ａｊ−２×ｂｊ−１×ｂｊ＋ｂｊ×Ｃｊ−１＋Ｃｊ…（２）ここでｊは奇 数の整数（ｊ＝１，３，…，ｎ）であり、前記偶数項計算回路が次の式を計算し 、 ａｋ＝ａｋ−２×ｂｋ−１×ｂｋ＋ｂｋ×Ｃｋ−１＋Ｃｋ…（３）ここでｋは偶 数の整数（ｋ＝２，４，…，ｎ＋１）である、請求の範囲３に基づくベクトル処 理装置。 ５．前記奇数項計算回路が第１〜第３フィードバック線（２１Ａ，２２Ａ，２３ Ａ）を備えると共に、（ａ）前記加算回路（１１０Ａ）が前記第１セレクタ（４ ６Ａ）から加数を受け取り、 （ｂ）前記乗算回路（１７Ａ）が前記第２および第３セレクタ（４７Ａ，４８Ａ ）から乗数および被乗数を受け取り、（ｃ）前記加算回路（１１０Ａ）が前記乗 算回路で乗算されたデータを受け取り、 （ｄ）前記データ記憶回路（１１２Ａ）が前記加算回路で加算されたデータを受 け取り、 （ｅ）前記第１セレクタ（４６Ａ）が定数０と、前記第２バッファ（４３）から の前記第２オペランド（Ｃｉ）と、前記第２フィードバック線（２２Ａ）を介し ての前記データ記憶回路（１１２Ａ）からの前記格納データとを受け取り、（ｆ ）前記第２セレクタ（４７Ａ）が前記定数１と、前記第１オペランド（ｂｉ）と 、前記第３フィードバック線（２３Ａ）を介して前記加算されたデータとを受け 取り、（ｇ）前記第３セレクタ（４８Ａ）が前記定数１と、初期データ（ａｏ） と、前記第１および第２バッファ（４２，４３）からの前記第１および第２オペ ランドと、前記第１フィードバック線（２１Ａ）を介して前記乗算回路（１７Ａ ）からの前記乗算されたデータとを受け取るように構成され、前記偶数項計算回 路が別の第１〜第３フィードバック線（２１Ｂ，２２Ｂ，２３Ｂ）を備えると共 に、（ｈ）前記他の加算回路（１１０Ｂ）が前記第４セレクタ（４６Ｂ）から加 数を受け取り、 （ｉ）前記他の乗算回路（１７Ｂ）が前記第５および第６セレクタ（４７Ｂ，４ ８Ｂ）から乗数および被乗数を受け取り、（ｊ）前記他の加算回路（１１０Ｂ） が前記他の乗算回路で乗算されたデータを受け取り、 （ｋ）前記他のデータ記憶回路（１１２Ｂ）が前記他の加算回路で加算されたデ ータを受け取り、 （１）前記第４セレクタ（４６Ｂ）が定数０と、前記第２バッファ（４３）から の前記第２オペランド（Ｃｉ）と、前記第２フィードバック線（２２Ｂ）を介し て前記データ記憶回路（１１２Ｂ）からの前記格納データとを受け取り、（ｍ） 前記第５セレクタ（４７Ｂ）が前記定数１と、前記第１オペランド（ｂｉ）と、 前記他の第３フィードバック線（２３Ｂ）を介して前記加算されたデータとを受 け取り、（ｎ）前記第６セレクタ（４８Ｂ）が前記定数１と、前記初期データ（ ａｏ）と、前記第１および第２バッファ（４２，４３）からの前記第１および第 ２オペランド（ｂｉ，ｃｉ）と、前記他の第１フィードバック線（２１Ｂ）を介 して前記乗算回路（１７Ｂ）からの前記乗算されたデータとを受け取るように構 成された、請求の範囲４に基づくベクトル処理装置。 ６．前記奇数項計算回路（１０Ａ）が、前記第１セレクタ（４６Ａ）に接続され てそこからのデータを一時的に格納する第１段の第１データ記憶回路（１４Ａ） と、前記第２および第３セレクタ（４７Ａ，４８Ａ）と前記乗算回路（１７Ａ） との間に接続され前記第２および第３セレクタからのデータを一時的に格納する 第１段の第２および第３データ記憶回路（１５Ａ，１６Ａ）と、 前記第１段の第１データ記憶回路と前記加算回路との間に接続されて前記第１段 の第１データ記憶回路からのデータを一時的に格納する第２段の第１データ記憶 回路（１８Ａ）と、前記乗算回路に入力端子が接続され前記加算回路と前記第１ フィードバック線とに出力端子が接続されて前記乗算回路において乗算されたデ ータを一時的に格納する第２段の第２データ記憶回路（１９Ａ）と、 前記加算回路と前記データ記憶回路（１１２Ａ）との間に接続されると共に前記 第３フィードバック線に接続されて前記加算回路において加算されたデータを一 時的に格納する第３段のデータ記憶回路（１１１Ａ）とを備え、前記偶数項計算 回路（１０Ｂ）が、 前記他の第１セレクタ（４６Ｂ）に接続されてそこからのデータを一時的に格納 する他の第１段の第１データ記憶回路（１４Ｂ）と、 前記他の第２および第３セレクタ（４７Ｂ，４８Ｂ）と前記他の乗算回路（１７ Ｂ）との間に接続され前記他の第２および第３セレクタからのデータを一時的に 格納する他の第１段の第２および第３データ記憶回路（１５Ｂ，１６Ｂ）と、前 記他の第１段の第１データ記憶回路と前記他の加算回路との間に接続されて前記 他の第１段の第１データ記憶回路からのデータを一時的に格納する他の第２段の 第１データ記憶回路（１８Ｂ）と、 前記他の乗算回路に入力端子が接続され前記他の加算回路と前記他の第１フィー ドバック線とに出力端子が接続されて前記他の乗算回路において乗算されたデー タを一時的に格納する他の第２段の第２データ記憶回路（１９Ｂ）と、前記他の 加算回路と前記他のデータ記憶回路（１１２Ｂ）との間に接続されると共に前記 他の第３フィードバック線に接続されて前記他の加算回路において加算されたデ ータを一時的に格納する他の第３段データ記憶回路（１１１Ｂ）とを備える、請 求の範囲５に基づくベクトル処理装置。 ７．初期演算時において、 前記奇数項計算回路と前記データ分配回路とが協働して次の項を２つの演算時間 の間に計算し、 ａ１＝ａ０×ｂ１＋ｃ１ ａ１＝ａ１×１＋０ 前記偶数項計算回路と前記データ分配回路とが協働して次の項を前記２つの演算 時間の間に計算し、ａ１＝ａ０×ｂ１＋ｃ１ ａ２＝ａ１×ｂ２＋ｃ２ 前記初期演算時の後の通常演算時において、前記奇数項計算回路と前記データ分 配回路とが協働して次の式の各奇数項を各演算時間内に計算し、ａｊ＝ａｊ−２ ×ｂｊ−１×ｂｊ＋ｂｊ×ｃｊ−１＋ｃｊここでｊ＝１，３，…，ｎであり、 前記偶数項計算回路と前記データ分配回路とが協働して次の式の各偶数項を前記 演算時間内に計算し、ａｋ＝ａｋ−２×ｂｋ−１×ｂｋ＋ｂｋ×ｃｋ−１＋ｃｋ ここでｋ＝２，４，…，ｎ＋１である、請求の範囲６に基づくベクトル処理装置 。 ８．各前記演算時間が前記ベクトル処理装置における複数の演算サイクルからな り、 前記演算時間が各項の計算について同一であり、隣接する項を計算するための隣 接する演算時間が部分的に重なり合う、請求の範囲７に基づくベクトル処理装置 。 ９．前記データ分配ユニット（４０ａ）が前記第３段および前記別の第３段デー タ記憶回路（１１０Ａ，１１０Ｂ）からデータを受け取り当該データを前記ベク トル記憶アクセスユニット（５２）に出力する、請求の範囲８に基づくベクトル 処理装置。 １０．前記ベクトル記憶アクセスユニットが前記入力オペランドと前記計算され た奇数項および偶数項とを一時的に格納するためのベクトルレジスタユニットを 備え、前記データ分配回路が前記入力オペランドと前記計算された奇数項および 偶数項を転送する、請求の範囲９に基づくベクトル処理装置。 １１．前記奇数項計算回路が、フィードバック線（２４Ａ）と、前記フィードバ ック線（２４Ａ）を介して供給される計算された奇数項を格納するための直列接 続された第１および第２データ記憶回路（５１Ａ，５２Ａ）とを備えると共に、 （ａ）前記加算回路（１１０Ａ）が前記第１セレクタ（５３Ａ）から加数を受け 取り、 （ｂ）前記乗算回路（１７Ａ）が前記第２および第３セレクタ（５４Ａ，５５Ａ ）から乗数および被乗数を受け取り、（ｃ）前記加算回路（１１０Ａ）が前記乗 算回路で乗算されたデータを受け取り、 （ｄ）前記第１データ記憶回路（５１Ａ）が前記加算回路で加算されたデータを 受け取り、 （ｅ）前記第２データ記憶回路（５２Ａ）が前記第１データ記憶回路からデータ を受け取り、 （ｆ）前記第１セレクタ（５３Ａ）が前記定数０と、前記第２バッファ（４３） からの前記第２オペランド（ｃｉ）と、前記第１データ記憶回路からのデータと を受け取り、（ｇ）前記第２セレクタ（５４Ａ）が前記定数０と、初期データ（ ａｏ）と、前記第１および第２オペランド（ｂｉ，ｃｉ）と、前記第１のフィー ドバック線を介しての前記加算回路で加算された前記データとを受け取り、 （ｈ）前記第３セレクタ（５５Ａ）が前記定数１と、前記第１バッファ（４２） からの前記第１オペランドと、前記第２データ記憶回路（５２Ａ）に格納された 前記データを受け取るように構成され、 前記偶数項計算回路が、他のフィードバック線（２４Ｂ）と、前記フィードバッ ク線（２４Ｂ）を介して供給される前記計算された偶数項を格納するための直列 接続された他の第１および第２データ記憶回路（５１Ｂ，５２Ｂ）とを備えると 共に、（ｉ）前記他の加算回路（１１０Ｂ）が前記第４セレクタ（５３Ｂ）から 加数を受け取り、 （ｊ）前記他の乗算回路（１７Ｂ）が前記第５および第６セレクタ（５４Ｂ，５ ５Ｂ）から乗数および被乗数を受け取り、（ｋ）前記他の加算回路（１１０Ｂ） が前記他の乗算回路で乗算されたデータを受け取り、 （ｌ）前記他の第１データ記憶回路（５１Ｂ）が前記他の加算回路で加算された データを受け取り、（ｍ）前記他の第２データ記憶回路（５２Ｂ）が前記他の第 １データ記憶回路からデータを受け取り、（ｎ）前記第４セレクタ（５３Ｂ）が 定数０と、前記第２バッファ（４３）からの前記第２オペランド（ｃｉ）と、前 記第１データ記憶回路からのデータとを受け取り、（ｏ）前記第５セレクタ（５ ４Ｂ）が前記定数０と、前記初期データ（ａｏ）と、前記第１および第２オペラ ンド（ｂｉ，ｃｉ）と、前記他のフィードバック線を介して前記他の加算回路で 加算された前記データとを受け取り、（ｐ）前記第６セレクタ（５５Ｂ）が前記 定数１と、前記第１バッファ（４２）からの前記第１オペランドと、前記別の第 ２データ記憶回路（５２Ｂ）に格納された前記データとを受け取るように構成さ れた、請求の範囲４に基づくベクトル処理装置。 １２．前記奇数項計算回路（１０ＡＡ）が、前記第１セレクタ（５３Ａ）に接続 されてそこからのデータを一時的に格納する第１段の第１データ記憶回路（１４ Ａ）と、前記第２および第３セレクタ（５４Ａ，５５Ａ）と前記乗算回路（１７ Ａ）との間に接続され前記第２および第３セレクタからのデータを一時的に格納 する第１段の第２および第３データ記憶回路（１５Ａ，１６Ａ）と、 前記第１段の第１データ記憶回路と前記加算回路との間に接続されて前記第１段 の第１データ記憶回路からのデータを一時的に格納する第２段の第１データ記憶 回路（１８Ａ）と、前記乗算回路に入力端子が接続され前記加算回路に出力端子 が接続されて前記乗算回路において乗算されたデータを一時的に格納する第２段 の第２データ記憶回路（１９Ａ）と、前記加算回路と前記データ記憶回路（５１ Ａ）との間に前記フィードバック線を介して接続されて前記加算回路において加 算されたデータを一時的に格納する第３段データ記憶回路（１１１Ａ）とを備え 、 前記偶数項計算回路（１０ＢＢ）が、 前記他の第１セレクタ（５３Ｂ）に接続されてそこからのデータを一時的に格納 する別の第１段の第１データ記憶回路（１４Ｂ）と、 前記他の第２および第３セレクタ（５４Ｂ，５５Ｂ）と前記他の乗算回路（１７ Ｂ）との間に接続されて前記他の第２および第３セレクタからのデータを一時的 に格納する他の第１段の第２および第３データ記憶回路（１５Ｂ，１６Ｂ）と、 前記他の第１段の第１データ記憶回路と前記他の加算回路との間に接続されて前 記他の第１段の第１データ記憶回路からのデータを一時的に格納する別の第２段 の第１データ記憶回路（１８Ｂ）と、 前記他の乗算回路に入力端子が接続され前記他の加算回路に出力端子が接続され て前記他の乗算回路において乗算されたデータを一時的に格納する他の第２段の 第２データ記憶回路（１９Ｂ）と、 前記他の加算回路と前記他のデータ記憶回路（５１Ｂ）との間に前記他のフィー ドバック線を介して接続されて前記他の加算回路において加算されたデータを一 時的に格納する他の第３段データ記憶回路（１１１Ｂ）とを備える、請求の範囲 １１に基づくベクトル処理装置。 １３．初期演算時において、 前記奇数項計算回路と前記データ分配回路とが協働して次の項を２つの演算時間 の間に計算し、 ａ１＝ａ０×ｂ１＋ｃ１ ａ１＝ａ１×１＋０ 前記偶数項計算回路と前記データ分配回路とが協働して次の項を前記２つの演算 時間の間に計算し、ａ１＝ａ０×ｂ１＋ｃ１ ａ２＝ａ１×ｂ２＋ｃ２ 前記初期演算時の後の通常演算時において、前記奇数項計算回路と前記データ分 配回路とが協働して次の式の各奇数項を各演算時間内に計算し、ａｊ＝ａｊ−２ ×ｂｊ−１×ｂｊ＋ｂｊ×Ｃｊ−１＋ｃｊここでｊ＝１，３，…，ｎであり、 前記偶数項計算回路と前記データ分配回路とが協働して次の式の各偶数項を前記 演算時間内に計算し、ａｋ＝ａｋ−２×ｂｋ−１×ｂｋ＋ｂｋ×ｃｋ−１＋ｃｋ ここでｋ＝２，４，…，ｎ＋１である、請求の範囲１２に基づくベクトル処理装 置。 １４．各前記演算時間が前記ベクトル処理装置における複数の演算サイクルから なり、 前記演算時間が各項の計算について同一であり、隣接する項を計算するための隣 接する演算時間が部分的に重なり合う、請求の範囲１３に基づくベクトル処理装 置。 １５．前記データ分配ユニット（４０ｂ）が前記第３段および前記他の第３段デ ータ記憶回路（１１０Ａ，１１０Ｂ）からデータを受け取り当該データを前記ベ クトル記憶アクセスユニット（５２）に出力する、請求の範囲１４に基づくベク トル処理装置。 １６．前記ベクトル記憶アクセスユニットが前記入力オペランドと前記計算され た奇数項および偶数項とを一時的に格納するためのベクトルレジスタユニットを 備え、前記データ分配回路が前記入力オペランドと前記計算された奇数項および 偶数項を転送する、請求の範囲１５に基づくベクトル処理装置。