KR890702149A - 순환 방정식을 고속으로 처리하는 벡터프로세서 - Google Patents

순환 방정식을 고속으로 처리하는 벡터프로세서

Info

Publication number
KR890702149A
KR890702149A KR1019890700058A KR890700058A KR890702149A KR 890702149 A KR890702149 A KR 890702149A KR 1019890700058 A KR1019890700058 A KR 1019890700058A KR 890700058 A KR890700058 A KR 890700058A KR 890702149 A KR890702149 A KR 890702149A
Authority
KR
South Korea
Prior art keywords
circuit
data
data storage
term
stage
Prior art date
Application number
KR1019890700058A
Other languages
English (en)
Other versions
KR920004772B1 (ko
Inventor
아끼히꼬 호시노
쇼오지 나까디니
고오지 구로다
데쯔 가와이
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR890702149A publication Critical patent/KR890702149A/ko
Application granted granted Critical
Publication of KR920004772B1 publication Critical patent/KR920004772B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
    • G06F17/13—Differential equations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Operations Research (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Complex Calculations (AREA)

Abstract

내용 없음

Description

순환 방정식을 고속으로 처리하는 벡터프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 벡터프로세서를 포함하는 고속 데이타 처리 시스템의 블록도이다. 제 2 도는 제 1 도에 도시된 데이타 처리 시스템에 사용되는 일반적 벡터프로세서의 블록도이다. 제 3 도는 종래 벡터프로세서의 회로도이다.

Claims (16)

  1. 벡터 명령을 제어하기 위한 벡터 명령 제어장치(51), 입력 벡터 데이타와 계산된 데이타를 주기억장치에 억세스하기 위한 벡터 기억 억세스장치(52), 벡터 데이타를 벡터 명령장치의 제어에 따라 계산하기 위한 벡터 계산 장치, 및 벡터 데이타 억세스 장치와 벡터 계산 장치 사이에 데이타를 전송하기 위한 데이타 분배장치(54)를 포함하는 벡터프로세서에 있어서, 벡터프로세서는 수정 순환 방정식을 처리하기 위하여, 적어도 하나의 기수항 계산회로(10A, 10AA)와 적어도 하나의 우수항 계산회로(10B, 10BB)를 포함하는 벡터 계산장치, 및 상기 벡터 계산장치에 작용적으로 접속되어 협동하는 데이타 분재장치(40a, 40b)로 구성되며, 각 기수항 계산회로는 상기 수정순환 방정식의 기수항을 계산하며, 가산회로(110A), 승산회로(17A), 계산된 기수항을 기억하는 적어도 하나의 데이타 기억회로(112A, 51A, 52A) 및 상기 데이타 기억회로를 통하여 상기 승산회로 및/또는 상기 가산회로에 계산된 기수항을 피드백시키기 위한 적어도 하나의 피드백선(21A, 22A, 23A, 24A)을 포함하여 구성되고, 각 우수항 계산회로는 상기 수정순환 방정식의 우수항을 계산하며, 다른 가산회로(110B), 다른 승산회로(17B), 계산된 우수항을 기억하는 적어도 하나의 다른 데이타 기억회로(112B, 51B, 52B) 및 상기 다른 데이타 기억회로를 통하여 상기 다른 승산회로 및/또는 상기 다른 가산회로에 계산된 우수항을 피드백시키기 위한 적어도 하나의 다른 피드백선(21B, 22B, 23B, 24B)을 포함하여 구성되고, 그리고 상기 데이타 분배장치는 제로를 출력하는 제 1 데이타 설정기, 1을 출력하는 제 2 데이타 설정기, 상기 순환 방정식을 계산하는데 사용하는 입력 오퍼랜드(ai, bi), 상기 설정기로부터의 상수데이타 0과 1 및 계산된 기수항과 계산된 우수항을 선택하기 위한 제1 내지 6선택기(46A, 47A, 48A, 46B, 47B, 48B) 및 상기 수정 순환 방정식으로 정의되는 소정 방정식으로 상기 선택기를 제어하기 위한 선택기 제어장치(41a, 41b)를 포함하여, 상기 기수 및 우수항 계산회로에 선택된 데이타를 공급하는 것을 특징으로 하는 벡터프로세서.
  2. 제 1 항에 있어서, 상기 기수 및 우수항 계산회로는 동일한 연산시간에 상기 순환방정식의 적어도 한쌍의 인접한 기수 및 우수항(ai, ai+1)을 계산하도록 독립적으로 동시에 동작가능한 것을 특징으로 하는 벡터프로세서.
  3. 제 2 항에 있어서, 상기 데이타 분배장치(40a, 40b)는 소오스 승수 및/또는 피승스로서 다수의 상기 제 1 오퍼랜드(bi)를 입출력시키기 위한 제 1 선입 선출형 버퍼(42), 및 소오스 가수(加數)로서 다수의 상기 제 2 오퍼랜드(ci)를 입출력하기 위한 제 2 선입 선출형 버퍼(43)를 포함하는 것을 특징으로 하는 벡터프로세서.
  4. 제 3 항에 있어서, 상기 수정순환 방정식은 일차 전개했을 때 다음식 :
    ai=ai-2×bi-1×bi+bi×ci-1+ci (1)
    으로 표시되고, 상기 기수항 계산회로는 다음식 :
    a1=a0×b1+c1
    aj=aj-2×bj-1×bj×cj-1+cj (2)
    단,j는 기수정수,j= 1, 3, ……,n을 계산하며, 그리고 상기 우수항 계산회로는 다음식 :
    ak=ak-2×bk-1×bk+bk×ck-1+ck (3)
    단,k는 우수정수,k= 2, 4, ……, n+1을 계산하는 것을 특징으로 하는 벡터프로세서.
  5. 제 4항에 있어서, 상기 기수항 계산회로는 제1 내지 제3 피드백선(21A, 22A, 23A)을 포함하며, (a) 상기 가산회로(110A)는 상기 제 1 선택기(46A)로부터 가수를 수신하며, (b)상기 승산회로(17A)는 상기 제2 및 제 3 선택기(47A, 48A)로부터 승수 및 피승수를 수신하며, (c) 상기 가산회로(110A)는 상기 승산회로에서 승산된 데이타를 수신하며, (d) 상기 데이타 기억회로(112A)는 상기 가산회로에서 가산된 데이타를 수신하며, (e) 상기 제 1 선택기(46A)는 상수 0, 상기 제 2 버퍼(43)로부터의 상기 제 2 오퍼랜드(ci), 및 상기 제 2 피드백선(22A)을 통하여 상기 데이타 기억회로(112A)에 기억된 상기 데이타를 수신하며, (f) 상기 제 2 선택기(47A)는 상수 1, 상기 제 1 오퍼랜드(bi), 및 상기 제 3 피드백선(23A)을 통하여 상기 가산된 데이타를 수신하며, 그리고, (g) 상기 제 3 선택기(48A)는 상기 상수 1, 초기데이타(ao), 상기 제1 및 제 2 버퍼(42, 43)로부터의 상기 제1 및 제 2 오퍼랜드, 및 상기 제 1 피드백선(21A)을 통한 상기 승산회로(17A)로부터의 상기 승산된 데이타를 수신하도록 형성되어 있으며, 또한 상기 우수항 계산회로는 다른 제1 내지 제 3 피드백선(21B, 22B, 23B)을 포함하며, (h)상기 다른 가산회로(110B)는 상기 제 4 선택기(46B)로부터 가수를 수신하며, (i) 상기 다른 승산회로(17B)는 상기 제5 및 제 6 선택기(47B, 48B)로부터 승수 및 피승수를 수신하며, (j) 상기 다른 가산회로(110B)는 상기 다른 승산회로에서 승산된 데이타를 수신하며, (k) 상기 다른 데이타 기억회로(112B)는 상기 다른 가산회로에서 가산된 데이타를 수신하며, (l) 상기 제 4 선택기(46B)는 상기 상수 0, 상기 제 2 버퍼(43)로부터의 상기 제 2 오퍼랜드(ci) 및 상기 제 2 피드백선(22B)을 통하여 상기 데이타 기억회로(112B)에 기억된 상기 데이타를 수신하며, (m) 상기 제 5 선택기(47B)는 상기 상수 1, 상기 제 1 오퍼랜드(bi), 및 상기 다른 제 3 피드백선(23B)을 통한 상기 가산된 데이타를 수신하며, 그리고 (n) 상기 제 6 선택기(48B)는 상기 상수 1, 상기 초기데이타(ao), 상기 제1 및 제 2 버퍼(42, 43)로부터의 상기 제1 및 제 2 오퍼랜드(bi, ci), 및 상기 다른 제 1 피드백선(21B)을 통하여 상기 승산회로(17B)로부터의 상기 승산된 데이타를 수신하도록 형성되어 있는 것을 특징으로 하는 벡터프로세서.
  6. 제 5 항에 있어서, 상기 기수항 계산회로(10A)는 데이타를 임시 기억하기 위해 상기 제 1 선택기(46A)에 접속된 제 1 단 제 1 데이타 기억회로(14A), 상기 제2 및 제 3 선택기로부터 데이타를 임시 기억하기 위해 상기 제2 및 제 3 선택기(47A, 48A) 와 상기 승산회로(17A) 사이에 접속된 제 1 단 제2 및 제 3 데이타 기억회로(15A, 16A), 상기 제 1 단 제 1 데이타 기억회로로부터 데이타를 임시 기억하기 위해 상기 제 1 단 제 1 데이타 기억회로와 상기 가산회로 사이에 접속된 제 2 단 제 1 데이타 기억회로(18A), 입력단이 상기 승산회로에 접속되며, 출력단이 상기 가산회로 및 상기 제 1 피드백선에 접속되며, 상기 승산회로에서 승산된 데이타를 임시 기억하는 제 2 단 제 2 데이타 기억회로(19A), 및 상기 가산회로에서 가산된 데이타를 임시 기억하기 위하여 상기 가산회로와 상기 데이타 기억회로(112A) 사이, 및 상기 제 3 피드백선에 접속된 제 3 단 데이타 기억회로(111A)를 포함하며, 또한 상기 우수항 계산회로(10B)는 데이타를 임시 기억하기 위해 상기 다른 제 1 선택기(46B)에 접속된 다른 제 1 단 제 1 데이타 기억회로(14B), 상기 다른 제2 및 제 3 선택기로부터 데이타를 임시 기억하기 위하여 상기 다른 제2 및 제 3 선택기(47B, 48B)와 상기 다른 승산회로(17B) 사이에 접속된 다른 제 1 단 제2 및 제 3 데이타 기억회로(15B, 16B) 상기 다른 제 1 단 제 1 데이타 기억회로로부터 데이타를 임시 기억하기 위하여 상기 다른 제 1 단 제 1 데이타 기억회로와 상기 다른 가산회로 사이에 접속된 다른 제 2 단 제 1 데이타 기억회로(18B), 입력단이 상기 다른 승산회로에 접속되며, 출력단이 상기 다른 가산회로 및 상기 다른 제 1 피드백선에 접속되며, 상기 다른 승산회로에서 승산된 데이타를 임시 기억하는 다른 제 2 단 제 2 데이타 기억회로(19B), 및 상기 다른 가산회로에 가산된 데이타를 임시 기억하기 위하여 상기 다른 가산회로와 상기 다른 데이타 기억회로(112A) 사이 및 상기 다른 제 3 피드백선에 접속된 다른 제 3 단 데이타 기억회로(111B)를 포함하는 것을 특징으로 하는 벡터프로세서.
  7. 제 6 항에 있어서, 초기치 연산기간에서, 상기 기수항 계산회로 및 상기 데이타 분배회로는 2연산 시간동안 다음 항을 계산하기 위해 협동하며,
    ai=ao×b1+c1
    a1=a1×1+0
    상기 우수항 계산회로 및 상기 데이타 분배회로는 상기 2연산 시간동안 다음 항을 계산하기 위해 협동하며
    a1=ao×b1+c1
    a1=a1×b2+c2
    상기 초기치 연산 시간 후 정규 연산 시간에서, 상기 기수항 계산회로 및 상기 데이타 분배회로는 각 연산시간에 다음 식의 각 기수항을 계산하기 위하여 협동하며,
    aj=aj-2×bj-1×bj+bj×cj-1+cj
    여기서, J= 3, 5, …, n 상기 우수항 계산회로 및 상기 데이타 분배회로는 상기 연산시간에 다음 식의 각 우수항을 계산하기 위해 협동하는 것을 특징으로 하는 벡터프로세서.
    ak=ak-2×bk-1×bk+bk×ck-1+ck
    여기서, k= 4, 6, …, n+1
  8. 제 7 항에 있어서, 상기 각 연산시간은 상기 벡터프로세서의 다수의 연산사이클을 포함하며, 상기 연산 시간은 각 항을 계산하기 위해 동일하며, 인접항을 계산하기 위한 인접 연산시간은 부분적으로 겹쳐지는 것을 특징으로 하는 벡터프로세서.
  9. 제 8 항에 있어서, 데이타 분배장치(40a)는 상기 제 3 단 및 상기 다른 제 3 단 데이타 기억회로(110A, 110B)로부터 데이타를 수신하며, 상기 벡터기억 억세스장치(52)에 상기 데이타를 출력하는 것을 특징으로 하는 벡터프로세서.
  10. 제 9 항에 있어서, 상기 벡터기억 억세스 장치는 상기 입력 오퍼랜드 및 상기 계산된 기수항 및 우수항을 임시 기억하기 위하여 벡터레지스터 장치를 포함하며, 상기 데이타 분배회로는 상기 입력 오러팬드 및 상기 계산된 기수 및 우수항을 전달하는 것을 특징으로 하는 벡터프로세서.
  11. 제 4 항에 있어서, 상기 기수항 계산회로는 피드백선(24A), 및 상기 피드백선(24A)을 통해 공급된 계산된 기수항을 기억하기 위해 직렬 접속된 제1 및 제 2 데이타 기억회로(51A, 52A)를 포함하며, (a) 상기 가산회로(110A)는 상기 제 1 선택기(53A)로부터 가수를 수신하며, (b) 상기 승산회로(17A)는 상기 제2 및 제 3 선택기(54A, 55A)로부터 승수 및 피승수를 수신히며, (c) 상기 가산회로(110A)는 상기 승산회로에서 승산된 데이타를 수신하며, (d) 상기 제 1 데이타 기억회로(51A)는 상기 가산회로에서 가산된 데이타를 수신하며, (e) 상기 제 2 데이타 기억회로(52A)는 상기 제 1 데이타 기억회로에서 데이타를 수신하며, (f) 상기 제 1 선택기(53A)는 상기 상수 0, 상기 제 2 버퍼(43)로부터의 상기 제 2 오퍼랜드(ci) 및 상기 제 1 데이타 기억회로에서의 데이타를 수신하며, (g) 상기 제 2 선택기(54A)는 상기 상수 0, 초기치 데이타(ao), 상기 제1 및 제 2 오퍼랜드(bi, ci), 및 상기 피드백선을 통하여 상기 가산회로에서 가산된 상기 데이타를 수신하며, 그리고 (h) 상기 제 2 선택기(55A)는 상수 1, 상기 제 1 버퍼(42)로부터의 상기 제 1 오퍼랜드, 및 상기 제 2 데이타 기억회로(52A)에 기억된 상기 데이타를 수신하도록 형성되며, 또한 상기 우수항 계산회로는 다른 피드백선(24B), 및 상기 다른 피드백선(24B)을 통하여 공급된 상기 계산된 우수항을 기억하기 위해 직렬 접속된 다른 제1 및 제 2 데이타 기억회로(51B, 52B)를 포함하며, (i) 상기 다른 가산회로(110B)는 상기 제 4 선택기(53B)로부터 가수를 수신하며, (j) 상기 다른 승산회로(17B)는 상기 제5 및 제 6 선택기(54B, 55B)로부터 승수 및 피승수를 수신하며, (k) 상기 다른 가산회로(110B)는 상기 다른 승산회로에서 승산된 데이타를 수신하며, (l) 상기 다른 제 1 데이타 기억회로(51B)는 상기 다른 가산회로에서 가산된 데이타를 수신하며, (m) 상기 다른 제 2 데이타 기억회로(52B)는 상기 다른 제 1 데이타 기억회로에서 데이타를 수신하며, (n) 상기 제 4 선택기(53B)는 상기 상수 0, 상기 제 2 버퍼(43)로부터의 상기 제 2 오퍼랜드(ci) 및 상기 제 1 데이타 기억회로로부터의 데이타를 수신하며, (o) 상기 제 5 선택기(54B)는 상기 상수 0, 상기 초기치 데이타(ao), 상기 제 1 및 제 2 오퍼랜드(bi, ci) 및 상기 다른 피드백선을 통하여 상기 다른 가산 회로에서 가산된 상기 데이타를 수신하며, 그리고 (p) 상기 제 6 선택기(55B)는 상기 상수 0, 상기 제 1 버퍼(42)로부터의 상기 제 1 오퍼랜드, 및 상기 다른 제 2 데이타 기억회로(52B)에 기억된 상기 데이타를 수신하도록 형성되는 것을 특징으로 하는 벡터프로세서.
  12. 제 11 항에 있어서, 상기 기수항 계산회로(10AA)는 데이타를 임시 기억하기 위해 상기 제 1 선택기(53A)에 접속된 제 1 단 제 1 데이타 기억회로(14A), 상기 제2 및 제 3 선택기로부터 데이타를 임시 기억하기 위하여 상기 제2 및 제 3 선택기(54A, 55A)와 상기 승산회로(17A) 사이에 접속된 제 1 단 제2 및 제 3 데이타 기억회로(15A, 16A), 상기 제 1 단 제 1 데이타 기억회로에서의 데이타를 임시 기억하기 위하여 상기 제 1 단 제 1 데이타 기억회로와 상기 가산회로 사이에 접속된 제 2 단 제 1 데이타 기억회로(18A), 입력단이 상기 승산회로에 접속되며, 출력단이 상기 가산회로에 접속되며, 상기 승산회로에서 승산된 데이타를 임시 기억하는 제 2 단 제 2 데이타 기억회로(19A), 및 상기 가산회로에서 가산된 데이타를 임시 기억하기 위하여, 상기 피드백선을 통하여 상기 가산회로와 상기 데이타 기억회로(51A) 사이에 접속된 제 3 단 데이타 기억회로(111A)를 포함하며, 또한 상기 우수항 계산회로(10B)는 데이타를 임시 기억하기 위하여 상기 다른 제 1 선택기(53B)에 접속된 다른 제 1 단 제 1 데이타 기억회로(14B), 상기 다른 제2 및 제 3 선택기로부터 데이타를 임시 기억하기 위하여 상기 다른 제2 및 제 3 선택기(54B, 55B)와 상기 다른 승산회로(17B) 사이에 접속된 다른 제 1 단 제2 및 제 3 데이타 기억회로(15B, 16B), 상기 다른 제 1 단 제 1 데이타 기억회로에서의 데이타를 임시 기억하기 위하여 상기 다른 제 1 단 제 1 데이타 기억회로와 상기 다른 가산회로 사이에 접속된 다른 제 2 단 제 1 데이타 기억회로(18B), 입력단이 상기 다른 승산회로에 접속되며, 출력단이 상기 다른 가산회로에 접속되며, 상기 다른 승산회로에서 승산된 데이타를 임시 기억하는 다른 제 2 단 제 2 데이타 기억회로(19B), 및 상기 다른 가산회로에서 가산된 데이타를 임시 기억하기 위하여 상기 다른 피드백선을 통하여 상기 다른 가산회로와 상기 다른 데이타 기억회로(51B) 사이에 접속된 다른 제 3 단 데이타 기억회로(111B)를 포함하는 것을 특징으로 하는 벡터프로세서.
  13. 제 12 항에 있어서, 초기치 연산 시간에서, 상기 기수항 계산회로 및 상기 데이타 분배회로는 2연산 시간동안 다음 항을 계산하기 위해 협동하며,
    a1=ao×b1+c1
    a1=a1×1+0
    상기 우수항 계산회로 및 상기 데이타 분배회로는 상기 2연산 시간동안 다음 항을 계산하기 위해 협동하며,
    a1=ao×b1+c1
    a2=a1×b1+c2
    상기 초기치 연산 시간 후 정상 연산시간에서, 상기 기수항 계산회로 및 상기 데이타 분배회로는 각 연산시간에서 다음 식의 각 기수항을 계산하기 위해 협동하며,
    aj=aj-2×bj-1+bj×cj-1+cj
    여기서, J= 3, 5, …, n
    상기 우수항 계산회로 및 상기 데이타 분배회로는 상기 연산시간에 다음 식의 각 우수항을 계산하기 위해 협동하는 것을 특징으로 하는 벡터프로세서.
    ak=ak-2×bk-1×bk+bk×ck-1×ck
    여기서, k= 4, 6, …, n+1
  14. 제 13 항에 있어서, 상기 각 연산시간은 상기 벡터프로세서의 다수의 연산 사이클을 포함하며, 상기 연산시간은 각 항을 계산하기 위해 동일하며, 인접항을 계산하기 위한 인접 연산시간은 부분적으로 겹치는 것을 특징으로 하는 벡터프로세서.
  15. 제 14항에 있어서, 상기 데이타 분배장치(40b)는 상기 제 3 단 및 상기 다른 제 3 단 데이타 기억회로(110A, 11B)에서 데이타를 수신하며, 상기 데이타를 상기 벡터기억억세스장치(52)에 출력하는 것을 특징으로 하는 벡터프로세서.
  16. 제 15 항에 있어서, 상기 벡터 기억 액세스 장치는 상기 입력 오퍼랜드 및 상기 계산된 기수 및 우수항을 임시 기억하기 위하여 벡터 레지스터 장치를 포함하며, 상기 데이타 분배회로는 상기 입력 오퍼랜드 및 상기 계산된 기수 및 우수항을 전송하는 것을 특징으로 하는 벡터프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890700058A 1987-05-14 1988-05-14 순환 방정식을 고속으로 처리하는 벡터 프로세서 KR920004772B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP62-117719 1987-05-14
JP11771987 1987-05-14
PCT/JP1988/000464 WO1988009016A1 (en) 1987-05-14 1988-05-14 Vector processor for processing recurrent equations at a high speed

Publications (2)

Publication Number Publication Date
KR890702149A true KR890702149A (ko) 1989-12-23
KR920004772B1 KR920004772B1 (ko) 1992-06-15

Family

ID=14718599

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890700058A KR920004772B1 (ko) 1987-05-14 1988-05-14 순환 방정식을 고속으로 처리하는 벡터 프로세서

Country Status (6)

Country Link
US (1) US4949292A (ko)
EP (1) EP0314809B1 (ko)
JP (1) JPH077389B2 (ko)
KR (1) KR920004772B1 (ko)
DE (1) DE3882487T2 (ko)
WO (1) WO1988009016A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989003091A1 (en) * 1987-09-25 1989-04-06 Hitachi, Ltd. Method of sorting vector data and a vector processor adapted thereto
JP3068138B2 (ja) * 1989-04-06 2000-07-24 甲府日本電気株式会社 ベクトル演算処理装置
JP2658397B2 (ja) * 1989-06-13 1997-09-30 日本電気株式会社 マルチプロセッサシステム
US5179531A (en) * 1990-04-27 1993-01-12 Pioneer Electronic Corporation Accelerated digital signal processor
JPH04177462A (ja) * 1990-11-08 1992-06-24 Koufu Nippon Denki Kk ベクトル総和演算装置
DE4036455C1 (ko) * 1990-11-15 1992-04-02 Siemens Ag, 8000 Muenchen, De
JP3237858B2 (ja) * 1991-01-30 2001-12-10 沖電気工業株式会社 演算装置
JPH0628485A (ja) * 1992-07-09 1994-02-04 Toshiba Corp テクスチャーアドレス生成器、テクスチャーパターン生成器、テクスチャー描画装置及びテクスチャーアドレス生成方法
US5517667A (en) * 1993-06-14 1996-05-14 Motorola, Inc. Neural network that does not require repetitive training
US5390136A (en) * 1993-06-14 1995-02-14 Motorola, Inc. Artificial neuron and method of using same
US5446651A (en) * 1993-11-30 1995-08-29 Texas Instruments Incorporated Split multiply operation
CA2135857A1 (en) * 1994-01-03 1995-07-04 Shay-Ping Thomas Wang Neural network utilizing logarithmic function and method of using same
JPH08241301A (ja) * 1995-03-07 1996-09-17 Nec Corp 直交変換処理装置
US5553012A (en) * 1995-03-10 1996-09-03 Motorola, Inc. Exponentiation circuit utilizing shift means and method of using same
US5685008A (en) * 1995-03-13 1997-11-04 Motorola, Inc. Computer Processor utilizing logarithmic conversion and method of use thereof
JP2636789B2 (ja) * 1995-03-31 1997-07-30 日本電気株式会社 マイクロプロセッサ
US5668749A (en) * 1995-05-04 1997-09-16 Motorola, Inc. Circuit for performing arithmetic operations in a demodulator
US5644520A (en) * 1995-05-31 1997-07-01 Pan; Shao Wei Accumulator circuit and method of use thereof
US5771391A (en) * 1995-08-28 1998-06-23 Motorola Inc. Computer processor having a pipelined architecture and method of using same
FR2745647B3 (fr) * 1996-03-01 1998-05-29 Sgs Thomson Microelectronics Coprocesseur d'arithmetique modulaire permettant de realiser des operations non modulaires rapidement
JPH1055352A (ja) * 1996-08-08 1998-02-24 Fuji Xerox Co Ltd 浮動小数点数累積加算装置
FR2758195B1 (fr) * 1997-01-09 1999-02-26 Sgs Thomson Microelectronics Coprocesseur d'arithmetique modulaire comprenant deux circuits de multiplication operant en parallele
KR100287894B1 (ko) * 1998-03-05 2001-05-02 김영환 콤필터의미분기
US6748411B1 (en) 2000-11-20 2004-06-08 Agere Systems Inc. Hierarchical carry-select multiple-input split adder
US7454701B2 (en) * 2003-10-30 2008-11-18 Sap Ag Systems and methods for implementing formulas
US20070074008A1 (en) * 2005-09-28 2007-03-29 Donofrio David D Mixed mode floating-point pipeline with extended functions

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136875A (ja) * 1983-12-26 1985-07-20 Hitachi Ltd ベクトル演算器
EP0167061A3 (en) * 1984-06-20 1988-07-27 Convex Computer Corporation Vector processing computer
JPH0650512B2 (ja) * 1984-07-11 1994-06-29 日本電気株式会社 デ−タ処理装置

Also Published As

Publication number Publication date
JPH01501264A (ja) 1989-04-27
DE3882487T2 (de) 1993-11-04
US4949292A (en) 1990-08-14
EP0314809B1 (en) 1993-07-21
JPH077389B2 (ja) 1995-01-30
DE3882487D1 (de) 1993-08-26
WO1988009016A1 (en) 1988-11-17
EP0314809A1 (en) 1989-05-10
KR920004772B1 (ko) 1992-06-15

Similar Documents

Publication Publication Date Title
KR890702149A (ko) 순환 방정식을 고속으로 처리하는 벡터프로세서
KR900002435B1 (ko) 디지탈 콘트롤러
KR20180100550A (ko) 벡터 연산 장치 및 방법
EP0016523A1 (en) Data processing unit and data processing system comprising a plurality of such data processing units
US5276902A (en) Memory access system for vector data processed or to be processed by a vector processor
US3898626A (en) Data processing apparatus
JP2667806B2 (ja) ベクトルプロセツサ
JP3691538B2 (ja) ベクトルデータ加算方法及びベクトルデータ乗算方法
KR970008189B1 (ko) 메모리 공간 제어방법 및 메모리 장치
EP0368587A2 (en) Vector processing apparatus
JPH02114324A (ja) 乗算器
JPH10275141A (ja) 演算装置
JPS6058503B2 (ja) デ−タ処理制御方式
SU717780A1 (ru) Устройство дл вычислени коэффициентов фурье
JPS63298633A (ja) パイプライン処理装置における命令フェッチ制御方式
JPH0343865A (ja) ベクトル・データ処理装置
JP2989830B2 (ja) ベクトル処理方法
JPS61101872A (ja) 高速フ−リエ変換演算回路
JPH06274526A (ja) ベクトル処理装置
JPH01147723A (ja) 情報処理装置のパイプライン処理方式
JPH0357499B2 (ko)
JPS63172367A (ja) ベクトルデ−タ処理装置
JPH04349570A (ja) 情報処理装置
JPH03282928A (ja) アドレス制御型情報処理装置
JPS62182924A (ja) 乗数供給回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980605

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee