JP3068138B2 - ベクトル演算処理装置 - Google Patents
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【発明の詳細な説明】 技術分野 本発明はベクトル演算処理装置に関し、特にベクトル
データの繰返し演算を高速に実行するベクトル演算処理
装置に関する。
データの繰返し演算を高速に実行するベクトル演算処理
装置に関する。
従来技術 直前の演算結果を次の演算に必要とするイテレーショ
ン（繰返し）演算を行う場合、以下の様なベクトル演算
処理が行われている。
ン（繰返し）演算を行う場合、以下の様なベクトル演算
処理が行われている。
すなわち、第２図に示すような構成において、入力レ
ジスタ204には、後述するタイミング信号211によってベ
クトルレジスタ201から読出されたデータを入力し、入
力レジスタ205には、演算開始時は初期値を、以降は演
算器209の出力結果を入力する。演算器208は入力レジス
タ204,205に入っているデータを入力して演算を行い、
結果を入力レジスタ206に対して出力する。
ジスタ204には、後述するタイミング信号211によってベ
クトルレジスタ201から読出されたデータを入力し、入
力レジスタ205には、演算開始時は初期値を、以降は演
算器209の出力結果を入力する。演算器208は入力レジス
タ204,205に入っているデータを入力して演算を行い、
結果を入力レジスタ206に対して出力する。
入力レジスタ207には、後述するタイミング信号212に
よってベクトルレジスタ202から読出されたデータを入
力する。演算器209は入力レジスタ206,207に入っている
データを入力して演算を行い、演算結果を入力レジスタ
205と格納レジスタ210とに対して出力する。
よってベクトルレジスタ202から読出されたデータを入
力する。演算器209は入力レジスタ206,207に入っている
データを入力して演算を行い、演算結果を入力レジスタ
205と格納レジスタ210とに対して出力する。
タイミング信号211は演算器209の演算結果が入力レジ
スタ205に入力されるタイミングでベクトルレジスタ201
から次被演算データが読出されるように制御するもので
ある。タイミング信号212は演算器208の演算結果が入力
レジスタ206に入力されるタイミングでベクトルレジス
タ202から次被演算データが読出されるように制御す
る。
スタ205に入力されるタイミングでベクトルレジスタ201
から次被演算データが読出されるように制御するもので
ある。タイミング信号212は演算器208の演算結果が入力
レジスタ206に入力されるタイミングでベクトルレジス
タ202から次被演算データが読出されるように制御す
る。
次式のようなイテレーション演算 xi＝ai＋bi＊xi−１ を例にとって、演算器208が６段、演算器209が４段のパ
イプライン演算器であると仮定してその動作を第３図に
示す。
イプライン演算器であると仮定してその動作を第３図に
示す。
まず、x1＝a1＋b1＊x0を求めるためx0（初期値）とb1
を入力レジスタ204,205から演算器208に入力すると、演
算器208は６マシンサイクル後に演算結果（b1＊x0）を
入力してレジスタ206に対して出力する。更に１マシン
サイクル後に、この演算結果（b1＊x0）とa1を入力レジ
スタ206,207から演算器209に入力すると、演算器209は
４マシンサイクル後に演算結果x1を格納レジスタ210と
入力レジスタ205に対して出力する。次に、x2＝a2＋b2
＊x1を求めるため、直前に求めたx1とb2を入レジスタ20
4,205から演算器208に入力し、以後同様の処理を繰返し
てx1〜xnを求める。
を入力レジスタ204,205から演算器208に入力すると、演
算器208は６マシンサイクル後に演算結果（b1＊x0）を
入力してレジスタ206に対して出力する。更に１マシン
サイクル後に、この演算結果（b1＊x0）とa1を入力レジ
スタ206,207から演算器209に入力すると、演算器209は
４マシンサイクル後に演算結果x1を格納レジスタ210と
入力レジスタ205に対して出力する。次に、x2＝a2＋b2
＊x1を求めるため、直前に求めたx1とb2を入レジスタ20
4,205から演算器208に入力し、以後同様の処理を繰返し
てx1〜xnを求める。
以上のことから、１要素の演算結果を求めるのに12マ
シンサイクルかかるので、x1〜xnを求めるには、（12＊
ｎ）マシンサイクルかかることになる。従って、イテレ
ーション演算ではパイプライン内にすき間ができ、パイ
プライン演算器の能力が十分に発揮できず時間がかかる
ことになる。
シンサイクルかかるので、x1〜xnを求めるには、（12＊
ｎ）マシンサイクルかかることになる。従って、イテレ
ーション演算ではパイプライン内にすき間ができ、パイ
プライン演算器の能力が十分に発揮できず時間がかかる
ことになる。
上述した従来のベクトル処理装置は、直前の演算結果
を必要とする演算（例えばインテレーション演算）を行
う際、直前の演算結果が出力されるまで次要素の演算は
開始されないのでパイプライン内にすき間ができ、パイ
プライン演算器の能力が十分に発揮できないという欠点
がある。
を必要とする演算（例えばインテレーション演算）を行
う際、直前の演算結果が出力されるまで次要素の演算は
開始されないのでパイプライン内にすき間ができ、パイ
プライン演算器の能力が十分に発揮できないという欠点
がある。
発明の目的 本発明の目的は、パイプライン内にできるだけすき間
を生じないようにして、パイプライン演算器の能力を十
分発揮できるようにしたベクトル演算処理装置を提供す
ることである。
を生じないようにして、パイプライン演算器の能力を十
分発揮できるようにしたベクトル演算処理装置を提供す
ることである。
発明の構成 本発明によれば、予め求められた第１の係数データを
格納する第１のベクトルレジスタと、この第１のベクト
ルレジスタの出力を１入力として演算を行うＭ段のパイ
プライン構成の第１の演算手段と、予め求められた第２
の係数データを格納する第２のベクトルレジスタと、こ
の第２のベクトルレジスタの出力と前記第１の演算手段
の演算結果とを用いて更に演算を行うＮ段のパイプライ
ン構成の第２の演算手段と、予め求められたｎ要素（ｎ
は前記M,Nにより決定される整数であり、２≦ｎ≦Ｎ＋
Ｍを満足する整数）の初期値を保持する初期値レジスタ
とを含み、前記初期値レジスタに保持されたｎ要素の初
期値を前記第１の演算手段の他入力とした後に前記第２
の演算手段の演算結果を前記第１の演算手段の他入力と
して順次繰返しベクトル演算を行うよう構成されたベク
トル演算処理装置であって、前記第１のベクトルレジス
タからｎ要素で構成された１組のデータを読出し、この
読出されたｎ要素１組のデータと前記第２の演算手段の
演算結果とを前記第１の演算手段へ供給し、前記第２の
ベクトルレジスタからｎ要素１組のデータ読出し、この
読出されたｎ要素１組のデータと前記第１の演算手段の
ｎ要素１組の演算結果とを前記第２の演算手段へ供給
し、順次これらの処理を所定サイクルで繰返し行うよう
制御するタイミング生成手段をさらに含むことを特徴と
するベクトル演算処理装置が得られる。
格納する第１のベクトルレジスタと、この第１のベクト
ルレジスタの出力を１入力として演算を行うＭ段のパイ
プライン構成の第１の演算手段と、予め求められた第２
の係数データを格納する第２のベクトルレジスタと、こ
の第２のベクトルレジスタの出力と前記第１の演算手段
の演算結果とを用いて更に演算を行うＮ段のパイプライ
ン構成の第２の演算手段と、予め求められたｎ要素（ｎ
は前記M,Nにより決定される整数であり、２≦ｎ≦Ｎ＋
Ｍを満足する整数）の初期値を保持する初期値レジスタ
とを含み、前記初期値レジスタに保持されたｎ要素の初
期値を前記第１の演算手段の他入力とした後に前記第２
の演算手段の演算結果を前記第１の演算手段の他入力と
して順次繰返しベクトル演算を行うよう構成されたベク
トル演算処理装置であって、前記第１のベクトルレジス
タからｎ要素で構成された１組のデータを読出し、この
読出されたｎ要素１組のデータと前記第２の演算手段の
演算結果とを前記第１の演算手段へ供給し、前記第２の
ベクトルレジスタからｎ要素１組のデータ読出し、この
読出されたｎ要素１組のデータと前記第１の演算手段の
ｎ要素１組の演算結果とを前記第２の演算手段へ供給
し、順次これらの処理を所定サイクルで繰返し行うよう
制御するタイミング生成手段をさらに含むことを特徴と
するベクトル演算処理装置が得られる。
実施例 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図中1,2,3は命令によって選択されるベクトルレジスタ
であり、その各々はｎ個の部分ベクトルレジスタからな
り、レジスタ1,2には演算データが格納してあり、レジ
スタ３には演算結果が格納される。
図中1,2,3は命令によって選択されるベクトルレジスタ
であり、その各々はｎ個の部分ベクトルレジスタからな
り、レジスタ1,2には演算データが格納してあり、レジ
スタ３には演算結果が格納される。
第１のデータ読出し手段４はデータ読出し回路５とデ
ータ選択回路６で構成されている。データ読出し回路５
は＋１カウンタによってｎ個の部分ベクトルレジスタ１
に対して同一番地を指定し、この番地に格納されている
ｎ個のデータを読出す。データ選択回路６はデータ読出
し回路５によって読出されたｎ個のデータを順次選択
し、入力レジスタ７に送出するもので、後述するタイミ
ング生成手段21からのタイミング信号22によって起動が
かかる。また、データ読出し回路５内のカウンタはデー
タ選択回路６によってｎ個のデータを入力レジスタ７に
送出し終った時に＋１される。
ータ選択回路６で構成されている。データ読出し回路５
は＋１カウンタによってｎ個の部分ベクトルレジスタ１
に対して同一番地を指定し、この番地に格納されている
ｎ個のデータを読出す。データ選択回路６はデータ読出
し回路５によって読出されたｎ個のデータを順次選択
し、入力レジスタ７に送出するもので、後述するタイミ
ング生成手段21からのタイミング信号22によって起動が
かかる。また、データ読出し回路５内のカウンタはデー
タ選択回路６によってｎ個のデータを入力レジスタ７に
送出し終った時に＋１される。
入力データ選択回路８は初期値レジスタ26に格納され
ている初期値と後述する第２の演算器の演算結果とのど
ちらを入力データにするか選択するもので、演算開始時
は初期値を、以降は演算器17の演算結果を入力レジスタ
９に供給する。
ている初期値と後述する第２の演算器の演算結果とのど
ちらを入力データにするか選択するもので、演算開始時
は初期値を、以降は演算器17の演算結果を入力レジスタ
９に供給する。
第１の演算器10は入力レジスタ7,9に入っているデー
タを入力して演算を行い、演算結果を入力レジスタ11に
対して出力する。この時入力データ選択手段12は初期値
ではなくこの演算結果を入力レジスタ11に供給する。
タを入力して演算を行い、演算結果を入力レジスタ11に
対して出力する。この時入力データ選択手段12は初期値
ではなくこの演算結果を入力レジスタ11に供給する。
第２のデータ読出し手段13はデータ読出し回路14とデ
ータ選択回路15で構成されている。データ読出し回路14
はデータ読出し回路５と同じ構成である。データ選択回
路15はデータ選択回路６と同じ構成であるが、起動は後
述するタイミング生成手段21からのタイミング信号23に
よってかけられる。
ータ選択回路15で構成されている。データ読出し回路14
はデータ読出し回路５と同じ構成である。データ選択回
路15はデータ選択回路６と同じ構成であるが、起動は後
述するタイミング生成手段21からのタイミング信号23に
よってかけられる。
第２の演算器17は入力レジスタ11,16に入っているデ
ータを入力して演算を行い、演算結果を帰還入力パス27
を通じて入力レジスタ９に出力するとともに、格納レジ
スタ25に対しても出力する。
ータを入力して演算を行い、演算結果を帰還入力パス27
を通じて入力レジスタ９に出力するとともに、格納レジ
スタ25に対しても出力する。
演算結果格納手段18はデータ格納回路19とレジスタ選
択回路20で構成されている。データ格納回路19はカウン
タによってｎ個の部分ベクトルレジスタ３に対して同一
番地を指定し、レジスタ指定回路20によって、格納レジ
スタ25に入っている演算結果を順次ベクトルレジスタ３
に格納する。また、データ格納回路19のカウンタはレジ
スタ選択回路20によってｎ個の演算結果を格納し終った
時に＋１される。
択回路20で構成されている。データ格納回路19はカウン
タによってｎ個の部分ベクトルレジスタ３に対して同一
番地を指定し、レジスタ指定回路20によって、格納レジ
スタ25に入っている演算結果を順次ベクトルレジスタ３
に格納する。また、データ格納回路19のカウンタはレジ
スタ選択回路20によってｎ個の演算結果を格納し終った
時に＋１される。
タイミング生成手段21はデータ選択回路6,15と、レジ
スタ選択回路20に起動をかける信号を生成している。タ
イミング信号22は、第２の演算器の演算結果が入力レジ
スタ９に入るタイミングでベクトルレジスタ１から読出
されたデータが入力レジスタ７に入るように、データ選
択回路６に起動をかける。
スタ選択回路20に起動をかける信号を生成している。タ
イミング信号22は、第２の演算器の演算結果が入力レジ
スタ９に入るタイミングでベクトルレジスタ１から読出
されたデータが入力レジスタ７に入るように、データ選
択回路６に起動をかける。
タイミング信号23は、第１の演算器の演算結果が入力
レジスタ11に入るタイミングでベクトルレジスタ２から
読出されたデータが入力レジスタ16に入るように、デー
タ選択回路15に起動をかける。タイミング信号24は、第
２の演算器の演算結果が格納レジスタ25から出力された
時にベクトルレジスタ３に格納できるように、データ格
納回路20に起動をかける。
レジスタ11に入るタイミングでベクトルレジスタ２から
読出されたデータが入力レジスタ16に入るように、デー
タ選択回路15に起動をかける。タイミング信号24は、第
２の演算器の演算結果が格納レジスタ25から出力された
時にベクトルレジスタ３に格納できるように、データ格
納回路20に起動をかける。
次に、本発明の動作を例を用いて説明する。次式に示
すようなイテレーション演算 xi＝Ci＋Zi＊xi−１ （ｉ＝1,2,3…,l） …… を高速に処理する方法を述べる。
すようなイテレーション演算 xi＝Ci＋Zi＊xi−１ （ｉ＝1,2,3…,l） …… を高速に処理する方法を述べる。
部分ベクトルレジスタがｎ個あり、 xi＝Ai＋Bi＊xi−ｎ（ｉ＝n,n＋1,…,l） を実行する仕様の命令をもつ計算機において、式を以
下のように展開する。ここでは、ｎ＝４とする。
下のように展開する。ここでは、ｎ＝４とする。
xi＝Ci＋Zi＊xi−１ ＝Ci＋Zi＊（Ci−１＋Zi−１＊xi−２） ＝Ci＋Zi＊Ci−１ ＋Zi＊Zi−１＊（Ci−２＋Zi−２＊xi−３） ＝Ci＋Zi＊Ci−１＋Zi＊Zi−１＊Ci−２＋Zi＊Zi −１＊Zi−２＊（Ci−３＋Zi−３＊xi−４） ＝Ci＋Zi＊Ci−１＋Zi＊Zi−１＊Ci−２ ＋Zi＊Zi−１＊Zi−２＊Ci−３ ＋Zi＊Zi−１＊Zi−２＊Zi−３＊xi−４ xi＝（Ci＋Zi＊Ci−１＋Zi＊Zi−１＊Ci−２ ＋Zi＊Zi−１＊Zi−２＊Ci−３） ＋Zi＊Zi−１＊Zi−２＊Zi−３＊xi−４ xi＋１＝（Ci＋１＋Zi＋１＊Ci＊Zi＋１＊Zi＊Ci−１ ＋Zi＋１＊Zi＊Zi−１＊Ci−２） ＋Zi＋１＊Zi＊Zi−１＊Zi−２＊xi−３ xi＋２＝（Ci＋２＋Zi＋２＊Ci＋１＋Zi＋２＊Zi ＋１＊Ci＋Zi＋２＊Zi＋１＊Zi＊Ci−１） ＋Zi＋２＊Zi＋１＊Zi＊Zi−１＊xi−２ xi＋３＝（Ci＋３＋Zi＋３＊Ci＋２＋Zi＋３＊Zi ＋２＊Ci＋１＋Zi＋３＊Zi＋２＊Zi＋１＊Ci） ＋Zi＋３＊Zi＋２＊Zi＋１＊Zi＊xi−１ ここで、 Ai＝Ci＋Zi＊Ci−１＋Zi＊Zi−１＊Ci−２ ＋Zi＊Zi−１＊Zi−２＊Zi−３ Bi＝Zi＊Zi−１＊Zi−２＊Zi−３ とすると、 xi＝Ai＋Bi＊xi−４ （ｉ＝4,5,6,…,l） …… となる。ｉ＜４の時、つまり、x1,x2,x3の値は、x0を初
期値とすると、 x1＝C1＋Z1＊x0 x2＝C2＋Z2＊x1 x3＝C3＋Z3＊x2 となるので、スカラ演算であらかじめ求めておくことが
できる。
期値とすると、 x1＝C1＋Z1＊x0 x2＝C2＋Z2＊x1 x3＝C3＋Z3＊x2 となるので、スカラ演算であらかじめ求めておくことが
できる。
また、式のAi,Biは、 Ａ（Ｉ）＝Ｃ（Ｉ）＋Ｚ（Ｉ）＊Ｃ（Ｉ−１） ＋Ｚ（Ｉ）＊Ｚ（Ｉ−１）＊Ｃ（Ｉ−２） ＋Ｚ(Ｉ)＊Ｚ(Ｉ−１)＊Ｚ(Ｉ−２)＊Ｚ(Ｉ−３) Ｂ(Ｉ)＝Ｚ(Ｉ)＊Ｚ(Ｉ−１)＊Ｚ(Ｉ−２)＊Ｚ(Ｉ−３) のような一般ベクトル演算であらかじめ求めることが可
能である。
能である。
ところで、式をみてわかるように、必要とする直前
で求めたデータとは４つ前の要素の演算結果である。つ
まり、初期値x0及びスカラ演算で求めたx1,x2,x3から求
められるものは、次のように x0からx4,x8,x12…… x1からx5,x9,x13…… x2からx6,x10,x14…… x3からx7,x11,x15…… と、４つの系列に分けることができ、４系列とも互いに
データ参照がないので、パイプライン演算器を利用する
と、並列処理ができる。
で求めたデータとは４つ前の要素の演算結果である。つ
まり、初期値x0及びスカラ演算で求めたx1,x2,x3から求
められるものは、次のように x0からx4,x8,x12…… x1からx5,x9,x13…… x2からx6,x10,x14…… x3からx7,x11,x15…… と、４つの系列に分けることができ、４系列とも互いに
データ参照がないので、パイプライン演算器を利用する
と、並列処理ができる。
そこで、この並列処理について、第１の演算器が６
段、第２の演算器が４段のパイプラインであると仮定し
て、イテレーション演算 xi＝ai＋bi＊xi−４ （ｉ＝4,5,6…,m） の具体的な動作を第４図に示す。
段、第２の演算器が４段のパイプラインであると仮定し
て、イテレーション演算 xi＝ai＋bi＊xi−４ （ｉ＝4,5,6…,m） の具体的な動作を第４図に示す。
前述したように、x0,x1,x2,x3,ai,biの値はすでに求
めてあるものとする。４個の部分ベクトルレジスタ１に
はbiが、４個の部分ベクトルレジスタ２にはaiが格納し
てあり、b4,b5,b6,b7はベクトルレジスタ１の同一番地
に格納してある。タイミング信号22が第１のデータ読出
し手段４に起動をかけると、データ選択回路６はb4,b5,
b6,b7を１マシンサイクル毎に入力レジスタ７に入れ
る。
めてあるものとする。４個の部分ベクトルレジスタ１に
はbiが、４個の部分ベクトルレジスタ２にはaiが格納し
てあり、b4,b5,b6,b7はベクトルレジスタ１の同一番地
に格納してある。タイミング信号22が第１のデータ読出
し手段４に起動をかけると、データ選択回路６はb4,b5,
b6,b7を１マシンサイクル毎に入力レジスタ７に入れ
る。
一方、x0,x1,x2,x3は初期値レジスタ26から読出され
セレクタ８を通って、１マシンサイクル毎に入力レジス
タ９に入る。入力レジスタ7,9に入っている被演算デー
タ（b4,x0），（b5,x1），（b5,x2），（b7,x3）は１マ
シンサイクル毎に演算器10に入力され、６段のパイプラ
イン演算器を通って処理される。従って、（b4,x0），
（b5,x1），（b6,x2），（b7,x3）が演算器10に入力さ
れてからそれぞれ６マシンサイクル後に演算結果（b4＊
x0），（b5＊x1），（b6＊x2），（b7＊x3）が出力さ
れ、更に１マシンサイクル後に入力レジスタ11に入力さ
れる。
セレクタ８を通って、１マシンサイクル毎に入力レジス
タ９に入る。入力レジスタ7,9に入っている被演算デー
タ（b4,x0），（b5,x1），（b5,x2），（b7,x3）は１マ
シンサイクル毎に演算器10に入力され、６段のパイプラ
イン演算器を通って処理される。従って、（b4,x0），
（b5,x1），（b6,x2），（b7,x3）が演算器10に入力さ
れてからそれぞれ６マシンサイクル後に演算結果（b4＊
x0），（b5＊x1），（b6＊x2），（b7＊x3）が出力さ
れ、更に１マシンサイクル後に入力レジスタ11に入力さ
れる。
この時、タイミング信号23は、演算結果（b4＊x0）が
入力レジスタ11に入力されるタイミングを見計って、第
２のデータ読出し手段14に起動をかけ、データ選択回路
15はベクトルレジスタ２の同一番地に格納されているa
4,a5,a6,a7を１マシンサイクル毎に入力レジスタ16に入
力する。入力レジスタ11,16に入っている被演算データ
（b4＊x0,a4），（b5＊x1,a5），（b6＊x2,a6），（b7
＊x3,a7）は１マシンサイクル毎に演算器17に入力さ
れ、４段のパイプライン演算器を通って処理される。
入力レジスタ11に入力されるタイミングを見計って、第
２のデータ読出し手段14に起動をかけ、データ選択回路
15はベクトルレジスタ２の同一番地に格納されているa
4,a5,a6,a7を１マシンサイクル毎に入力レジスタ16に入
力する。入力レジスタ11,16に入っている被演算データ
（b4＊x0,a4），（b5＊x1,a5），（b6＊x2,a6），（b7
＊x3,a7）は１マシンサイクル毎に演算器17に入力さ
れ、４段のパイプライン演算器を通って処理される。
従って、（b4＊x0,a4），（b5＊x1,a5），（b6＊x2,a
6），（b7＊x3,a7）が演算器17に入力されてから、それ
ぞれ４マシンサイクル後に演算結果x4,x5,x6,x7が出力
され、更に１マシンサイクル後に入力レジスタ９と、格
納レジスタ25に入力される。入力レジスタ９に入力され
た演算結果は次演算で使用され、格納レジスタ25に入力
された演算結果は１マシンサイクル後にベクトルレジス
タ３に格納する。以後、同様の処理を繰返して、x4〜xm
を求める。
6），（b7＊x3,a7）が演算器17に入力されてから、それ
ぞれ４マシンサイクル後に演算結果x4,x5,x6,x7が出力
され、更に１マシンサイクル後に入力レジスタ９と、格
納レジスタ25に入力される。入力レジスタ９に入力され
た演算結果は次演算で使用され、格納レジスタ25に入力
された演算結果は１マシンサイクル後にベクトルレジス
タ３に格納する。以後、同様の処理を繰返して、x4〜xm
を求める。
発明の効果 以上説明したように本発明によれば、ベクトルレジス
タからｎ要素で構成された１組のデータを読出してこの
ｎ要素のデータをパイプライン演算器のパイプラインピ
ッチで演算器に入力する手段と、演算結果を時系列にベ
クトルレジスタに格納する手段とを備え、データ読出し
手段に起動をかけるタイミングを制御することにより、
イテレーション演算を展開して並列処理できるため、イ
テレーション演算が高速に実行できるという効果があ
る。
タからｎ要素で構成された１組のデータを読出してこの
ｎ要素のデータをパイプライン演算器のパイプラインピ
ッチで演算器に入力する手段と、演算結果を時系列にベ
クトルレジスタに格納する手段とを備え、データ読出し
手段に起動をかけるタイミングを制御することにより、
イテレーション演算を展開して並列処理できるため、イ
テレーション演算が高速に実行できるという効果があ
る。
第１図は本発明の実施例のシステムブロック図、第２図
は従来のベクトル演算処理装置のシステムブロック図、
第３図は従来ベクトル演算処理装置によりイテレーショ
ン演算を行ったときのタイムチャート、第４図は本発明
の実施例の動作を示すタイムチャートである。 主要部分の符号の説明 1,2,3……ベクトルレジスタ 10,17……演算器 21……タイミング生成手段
は従来のベクトル演算処理装置のシステムブロック図、
第３図は従来ベクトル演算処理装置によりイテレーショ
ン演算を行ったときのタイムチャート、第４図は本発明
の実施例の動作を示すタイムチャートである。 主要部分の符号の説明 1,2,3……ベクトルレジスタ 10,17……演算器 21……タイミング生成手段
Claims (1)
- 【請求項１】予め求められた第１の係数データを格納す
る第１のベクトルレジスタと、 この第１のベクトルレジスタの出力を１入力として演算
を行うＭ段のパイプライン構成の第１の演算手段と、 予め求められた第２の係数データを格納する第２のベク
トルレジスタと、 この第２のベクトルレジスタの出力と前記第１の演算手
段の演算結果とを用いて更に演算を行うＮ段のパイプラ
イン構成の第２の演算手段と、 予め求められたｎ要素（ｎは前期M,Nにより決定される
整数であり、２≦ｎ≦Ｎ＋Ｍを満足する整数）の初期値
を保持する初期値レジスタとを含み、 前記初期値レジスタに保持されたｎ要素の初期値を前記
第１の演算手段の他入力とした後に前記第２の演算手段
の演算結果を前記第１の演算手段の他入力として順次繰
返しベクトル演算を行うよう構成されたベクトル演算処
理装置であって、 前記第１のベクトルレジスタからｎ要素で構成された１
組のデータを読出し、この読出されたｎ要素１組のデー
タと前記第２の演算手段の演算結果とを前記第１の演算
手段へ供給し、前記第２のベクトルレジスタからｎ要素
１組のデータを読出し、この読出されたｎ要素１組のデ
ータと前記第１の演算手段のｎ要素１組の演算結果とを
前記第２の演算手段へ供給し、順次これらの処理を所定
サイクルで繰返し行うよう制御するタイミング生成手段
をさらに含むことを特徴とするベクトル演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087688A JP3068138B2 (ja) | 1989-04-06 | 1989-04-06 | ベクトル演算処理装置 |
| EP90106544A EP0391417B1 (en) | 1989-04-06 | 1990-04-05 | Vector processing apparatus capable of performing iterative operation at a high speed |
| US07/505,685 US5251323A (en) | 1989-04-06 | 1990-04-05 | Vector processing apparatus including timing generator to activate plural readout units and writing unit to read vector operand elements from registers for arithmetic processing and storage in vector result register |
| DE69022871T DE69022871T2 (de) | 1989-04-06 | 1990-04-05 | Vektorverarbeitungsvorrichtung, die imstande ist, iterative Hochgeschwindigkeitsoperationen zu verrichten. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087688A JP3068138B2 (ja) | 1989-04-06 | 1989-04-06 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266468A JPH02266468A (ja) | 1990-10-31 |
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Family
ID=13921867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087688A Expired - Fee Related JP3068138B2 (ja) | 1989-04-06 | 1989-04-06 | ベクトル演算処理装置 |
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| Country | Link |
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| EP (1) | EP0391417B1 (ja) |
| JP (1) | JP3068138B2 (ja) |
| DE (1) | DE69022871T2 (ja) |
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Family Cites Families (10)
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|---|---|---|---|---|
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| US4661900A (en) * | 1983-04-25 | 1987-04-28 | Cray Research, Inc. | Flexible chaining in vector processor with selective use of vector registers as operand and result registers |
| JPS60136875A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル演算器 |
| FR2606186B1 (fr) * | 1986-10-31 | 1991-11-29 | Thomson Csf | Processeur de calcul comportant une pluralite d'etages relies en serie, calculateur et procede de calcul mettant en oeuvre ledit procede |
| EP0314809B1 (en) * | 1987-05-14 | 1993-07-21 | Fujitsu Limited | Vector processor for processing recurrent equations at a high speed |
| US4949247A (en) * | 1988-02-23 | 1990-08-14 | Stellar Computer, Inc. | System for transferring multiple vector data elements to and from vector memory in a single operation |
-
1989
- 1989-04-06 JP JP1087688A patent/JP3068138B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-05 EP EP90106544A patent/EP0391417B1/en not_active Expired - Lifetime
- 1990-04-05 DE DE69022871T patent/DE69022871T2/de not_active Expired - Fee Related
- 1990-04-05 US US07/505,685 patent/US5251323A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022871T2 (de) | 1996-04-18 |
| EP0391417B1 (en) | 1995-10-11 |
| EP0391417A2 (en) | 1990-10-10 |
| EP0391417A3 (en) | 1991-06-12 |
| DE69022871D1 (de) | 1995-11-16 |
| US5251323A (en) | 1993-10-05 |
| JPH02266468A (ja) | 1990-10-31 |
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