JPH07168753A

JPH07168753A - モジュロ加算回路およびその動作方法

Info

Publication number: JPH07168753A
Application number: JP6226334A
Authority: JP
Inventors: Shiyuridouhaa Abadani; アバダニ・シュリドゥハー; Jieemuzu Goonii Dagurasu; ダグラス・ジェームズ・ゴーニィ
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-27
Filing date: 1994-09-21
Publication date: 1995-07-04
Also published as: US5381360A

Abstract

(57)【要約】【目的】回路量の点で効率の良いモジュロ加算を可能
にする。【構成】モジュロ加算回路は、下限値と上限値を持つ
所定の範囲内で一連の値を生成する。モジュロ加算回路
は、先に定義した開始値に偏位値ＤＩＳＰを加算するこ
とにより第１の値を生成し、この第１の値に対してモジ
ュロ値を加算または減算することにより第２の値を生成
する。第１と第２の値は単一のアドレス回路を用いて１
回の計算サイクルで生成される。生成された第１の値が
下限値と上限値で定義された範囲にある時、モジュロ加
算回路はその第１の値を出力し、それ以外の場合には、
第２の値を出力する。モジュロ加算回路で出力された値
はレジスタに格納され、次の計算サイクルで開始値とし
て利用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には、マイクロ
プロセッサおよびディジタル信号処理プロセッサに対す
るアドレス生成回路に関し、詳細には、モジュロ加算を
用いて一連のアドレス値を生成するように特化された回
路に関する。

【０００２】

【従来の技術】ディジタル信号処理プロセッサ上で行わ
れる計算処理では、モジュロ加算を用いたアドレス値の
生成が必要となることが多い。モジュロ・アドレシング
（アドレス生成法またはアドレス指定法）の背後にある
基本概念は、アドレスはある偏位で加算または減算され
てゆき、上限または下限に達すると、その時点で、使用
されているアドレス範囲の他端へと「循環」(wrap arou
nd) されるというものである。

【０００３】例えば、開始アドレスが１０１、偏位が１
０、指定のアドレス範囲が１００〜２００であれば、ア
ドレスの値は、次の９計算サイクルの間は、１１１、１
２１、１３１、．．．．１９１へと増加し、その次のサ
イクルで、アドレスが循環して１０１に等しく設定され
る。

【０００４】モジュロなる用語は、次のように定義され
る。

【０００５】結果＝Ａ modulo Ｂこれは、ＡがＢに満たない場合、結果はＡに等しく、Ａ
がＢより大きい場合、結果はＡをＢで割った余りに等し
いという意味である。したがって、結果＝Ａ− Ａ÷ＢｘＢただし、「Ｘ」は、Ｘの整数部を意味する。

【０００６】「modulo」アドレシングの場合、各アドレ
スは、次のように計算される。

【０００７】新たなアドレス＝下限アドレス＋（前アド
レス＋偏位） modulo ＭＯＤＶＡＬただし、下限アドレスは、アドレス範囲の下限であり、
前アドレスは、前の計算サイクルで用いたアドレス値で
あり、ＭＯＤＶＡＬは、アドレス範囲の上限と下限との
差であり、偏位は、各計算サイクルに対するアドレスの
増分である。

【０００８】前記のモジュロ・アドレス生成法の１つの
変形として指定のアドレス範囲を１００〜１９９とし、
開始アドレスと偏位を前と同じにした場合、循環後のア
ドレス値が、１０２に等しく設定される。新たなアドレ
スが１０１ではなく１０２に設定される理由は、新たな
アドレスが、前記の定義を用いて次のように計算される
からである。

【０００９】新アドレス＝下限アドレス＋（前アドレス
＋偏位）modulo ＭＯＤＶＡＬ＝１００＋（９１＋１０）modulo９９＝１００＋２＝１０２

【００１０】

【発明が解決しようとする課題】ＤＳＰチップ上での既
存のモジュロ演算の実施には、配列の位置、および加算
される偏位およびアドレスに対する制限がある。特に、
配列の位置は、一般に、配列の下限アドレスの下位Ｎ＋
１ビットは０でなければならないと制限される。ここ
で、Ｎは、１に等しく設定されるモジュロ値（ＭＯＤＶ
ＡＬ）の最上位ビットである。この配列の位置の制限
は、計算で用いられる種々のデータ配列をメモリにおい
て最適に位置決定する問題を複雑にするため不便であ
る。本発明の第１の実施例では、この制限を避け、モジ
ュロ・アドレシングを用いてアクセスするべきメモリ配
列の位置の選択する際にユーザに対して完全なフレキシ
ビリティを与える。

【００１１】ＤＳＰ上で従来のモジュロ演算を実施する
ことにおける第２の欠点は、モジュロ・アドレシングの
実施に必要となる回路の量である。特に、従来のモジュ
ロ加算回路には、一般に、計算サイクルの度に新たなモ
ジュロ・アドレスを生成するために２つの縦続（カスケ
ード接続）加算回路が利用されてきた。

【００１２】本発明の目的は、モジュロ加算に必要な回
路量の点で効率良くモジュロ加算を行うアドレス生成回
路を提供することにある。

【００１３】本発明の他の１つの目的は、加算回路を１
つだけ備えたモジュロ加算アドレス生成回路を提供する
ことにある。

【００１４】本発明のさらに他の１つの目的は、そのモ
ジュロ加算回路で生成されるアドレスの範囲に一切制限
を課さないモジュロ加算アドレス生成回路を提供するこ
とにある。

【００１５】

【課題を解決するための手段】本発明は、下限値と上限
値を有する指定の範囲において一連の値を生成するモジ
ュロ加算回路である。このモジュロ加算回路は、前に決
定された開始値に偏位値を加えることにより第１の値を
生成し、さらに第１の生成値に対しモジュロ値を加算ま
たは減算することにより第２の値を生成する。モジュロ
値は、ラップアラウンド（wrap-around)値とも称し、こ
れによって、指定された範囲の上限と下限との間の差が
定義される。

【００１６】第１および第２の値は、ともに１アドレス
回路を用いて１計算サイクル（ＣＰＵの命令サイクルと
称することもある）に生成することが好ましい。第１の
生成値が、上限および下限の値によって決まる範囲にあ
る場合、このモジュロ加算回路は、その第１の値を出力
し、そうでない場合は第２の生成値を出力する。この回
路が出力する値は、次の計算サイクルにおいて開始値と
して使えるようにレジスタに格納する。

【００１７】第１のアドレスが指定の範囲内にあるか否
かの決定は、第１の実施例では第２の値の生成と同時に
行い、第２および第３の実施例では第２の値の生成の直
後に行う。実施例のいずれにおいても、この決定の結果
からマルチプレクサ制御信号を生成する。第１および第
２の生成値は、出力選択マルチプレクサのデータ入力ポ
ートに入力し、マルチプレクサ制御信号は、出力選択マ
ルチプレクサの選択ポートに入力する。出力選択マルチ
プレクサの出力から、第１および第２の生成値の内、マ
ルチプレクサ制御信号によって指定された生成値が出力
される。

【００１８】本発明の第１の実施例において、マルチプ
レクサ制御信号の生成は、次の（Ａ）と（Ｂ）との所定
の論理的組み合わせを形成することによって行う。

【００１９】（Ａ）偏位値の符号ビット（Ｂ）偏位値が負の場合は第１の生成値を指定の範囲の
下限値と比較し、偏位値が正の場合は第１の生成値を指
定の範囲の上限値と比較することにより生成した比較ビ
ットの値本発明の第２および第３の実施例においては、デコーダ
回路により、モジュロ値の最上位ビット（「ビットＮ」
と称し、値「１」に設定する）を決定する。これらの２
つの実施例においてモジュロ加算回路により生成される
最終的な結果は、開始値の最上位Ｎ−Ｍビットに出力選
択マルチプレクサから出力された値の最下位Ｎビットを
連結することによって形成される。

【００２０】本発明の第２の実施例において、（出力選
択マルチプレクサに対する）マルチプレクサ制御信号
は、（Ａ）偏位値の符号ビットと、（Ｂ）第１の生成値
の符号ビットと、（Ｃ）第２の生成値の符号ビットとの
所定の論理的組み合わせを形成することによって生成さ
れる。

【００２１】本発明の第３の実施例において、マルチプ
レクサ制御信号は、（Ａ）偏位値の符号ビットと、
（Ｂ）第１の生成値の生成中に加算回路によって生成さ
れるビットＮからビットＮ＋１へのキャリービットと、
（Ｃ）第２の生成値の生成中に加算回路によって生成さ
れるビットＮからビットＮ＋１へのキャリービットとの
所定の論理的組み合わせを形成することによって生成さ
れる。

【００２２】３つの実施例のいずれにおいても、モジュ
ロ加算回路に極力小規模の回路を用いるように、各計算
サイクル中に１つの加算回路を２回使用することが好ま
しい。しかしながら、極めて短い計算サイクル時間で実
施するために、２つの縦続加算回路を用いて本発明を実
施することができる。

【００２３】本発明のその他の目的および特徴は、添付
図面に関して行う以下の詳細な説明および特許請求の範
囲からさらに容易に明らかになるであろう。

【００２４】

【実施例】

アドレス・ユニットの概念的構造図１に本発明の実施例において使用するアドレス・ユニ
ットの概念的構造を示す。実施例のアドレス・ユニット
１８００は、ディジタル信号処理プロセッサにおいて実
施されるので、アドレス・ユニットは、アドレス信号を
生成して２つのアドレス・バスＸＡ１１０８、ＹＡ１１
１０上に出力する。

【００２５】８つのアドレス・レジスタ（ｘａ０〜３お
よびｙａ０〜３）１８０２〜１８０９および２つのスタ
ック・ポインタ（ｓｐ、ｓｐ＋１）１８１６、１８１７
は、アドレス・バス１１０８および１１１０上に出すべ
きアドレス値のソースとして、またＸアドレス・ユニッ
ト（ＸＡＵ）１８１２およびＹアドレス・ユニット（Ｙ
ＡＵ）１８１４に対する入力値のソースとして使用され
る。インデックス・レジスタ（ｉ０、ｉ１）１８１８、
１８２０には、１８ビットの指示値（即ち、偏位値）を
格納する。モジュロ・レジスタ（ｍ０、ｍ１）１８６
０、１８６４には、アクセスされるアドレス範囲の大き
さを決定するモジュロ値が記憶される。アドレス・レジ
スタ（ｘａ０〜ｙａ３）１８０２〜１８０９、スタック
・ポインタ（ｓｐ）１８１６、インデックス・レジスタ
（ｉ０、ｉ１）１８１８、１８２０およびモジュロ・レ
ジスタ（ｍ０、ｍ１）１８６０、１８６４は、いずれも
１８ビットのアドレスまたは偏位値を格納する１８ビッ
トレジスタである。

【００２６】８個のアドレス・レジスタ（ｘａ０〜ｙａ
３）１８０２〜１８０９の各々は、Ｘアドレス・バス１
１０８に対するアドレス・ソースとなったり、またはＹ
アドレス・バス１１１０に対するアドレス・ソースとな
ったりすることができるだけでなく、ＸＡＵ１８１２ま
たはＹＡＵ１８１４のいずれかに対するアドレス・ソー
スともなりうる（各アドレス・レジスタは、各命令サイ
クル中にＸＡＵおよびＹＡＵの一方のみに対してアドレ
ス・ソースとなりうる）。各インデックス・レジスタ
（ｉ０、ｉ１）１８１８、１８２０は、ＸＡＵ１８１
２、ＹＡＵ１８１４、またはこれらの両方に対するイン
デックス値ソースとなりうる。各モジュロ・レジスタ
（ｍ０、ｍ１）１８６０、１８６８は、ＸＡＵ１８１
２、ＹＡＵ１８１４、またはこれらの両方のモジュロ値
ソースとなりうる。

【００２７】信号ＸＢＵＳＯＰ、ＹＢＵＳＯＰ、ＡＸＵ
ＯＰ、ＹＡＵＯＰ、ＸＭＤ、ＹＭＤ、ＸＡＵＳＲＣ、Ｙ
ＡＵＳＲＣ、ＸＡＵＩＳ、ＹＡＵＩＳ、およびＤＢＬＤ
Ｔ（ここには図示しないデコーダ・ユニットにより生成
される）は、ローカル・アドレス・ユニット（ＡＵ）コ
ントローラ１８５０によって受信される。このコントロ
ーラにより、これらの信号をデコードし、それに応答し
て、アドレス・ユニット１８００を構成する各回路の動
作を制御する制御信号を生成する。

【００２８】信号ＸＡＵＯＰは、Ｘアドレス・ユニット
（ＸＡＵ）１８１２が実行するアドレスの生成または更
新の動作を指定する。信号ＹＡＵＯＰは、Ｙアドレス・
ユニット（ＹＡＵ）１８１４が実行するアドレス更新動
作を指定する。

【００２９】信号ＸＡＵＩＳは、ＸＡＵＯＰ信号により
定義されＸアドレス・ユニット１８１２により実行され
る種々のアドレス更新に使用されるインデックス・オペ
ランドの供給源を選択するものである。信号ＹＡＵＩＳ
は、ＹＡＵＯＰ信号により定義されＹアドレス・ユニッ
ト１８１４により実行される種々のアドレス更新に使用
されるインデックス・オペランドの供給源を選択するも
のである。

【００３０】Ｘアドレス・ソース（ＸＡＵＳＲＣ）信号
は４ビットの信号であり、この信号は、（ａ）アドレス
をＸアドレス・バス１１０８に出力するためのアドレス
・ユニット（ＡＵ）１８００の８個のレジスタ１８０２
〜１８０９の１つ、（ｂ）アドレスをＸアドレス・バス
１１０８に出力するためのプッシュ・スタックポインタ
（ｓｐ）１８１６およびポップ・スタックポインタ（ｓ
ｐ＋１）１８１７のいずれか、または（ｃ）即値データ
の即値データ線１６９８からＸアドレス・バス１１０８
へのロード、のうちのいずれかを指定するものである。
Ｙアドレス・ソース（ＹＡＲＳＣ）信号は、アドレスを
Ｙアドレス・バス１１１０に出力するためのアドレス・
ユニット（ＡＵ）の８個のアドレス・レジスタ１８０２
〜１８０９の１つを指定する３ビット信号である。

【００３１】ローカル・アドレス・ユニット（ＡＵ）コ
ントローラ１８５０は、信号ＸＡＵＳＲＣおよびＹＡＵ
ＳＲＣに応答してセレクタ１８３０およびバッファ１８
３２に与えられるアドレス・ソース制御信号を生成す
る。

【００３２】ＸＡＵＲＣ信号がアドレス・レジスタ（ｘ
ａ０〜ｙａ３）１８０２〜１８０９、プッシュ・スタッ
クポインタ（ｓｐ）１８１６またはポップ・スタックポ
インタ（ｓｐ＋１）１８１７の１つを指定した場合、ロ
ーカル・アドレス・ユニット（ＡＵ）コントローラ１８
５０により生成されるアドレス・ソース制御信号にりセ
レクタ１８３０を制御し、これらのレジスタ中からＸＡ
ＵＳＲＣ信号で指定されたものであればいずれのレジス
タによって出力されたデータでも、その１８ビットのデ
ータを１８ビット内部ＸＳＲＣバス１８３４およびＸア
ドレス・バス１１０８に出力する。

【００３３】ＸＡＵＲＣ信号が即値アドレス・データを
指定した場合、ローカル・アドレス・ユニット（ＡＵ）
コントローラ１８５０により生成されるアドレス・ソー
ス制御信号によってバッファ１８３２を制御し、即値デ
ータ線１６９８により与えられる１８ビットのデータを
１８ビット内部ＸＳＲＣバス１８３４およびＸアドレス
・バス１１０８に出力する。

【００３４】一方、ＤＢＬＤＴ信号が受信され、且つＹ
ＡＵＳＲＣ信号がアドレス・レジスタ（ｘａ０〜ｙａ
３）１８０２〜１８０９の１つを指定した場合、ローカ
ル・アドレス・ユニット（ＡＵ）コントローラ１８５０
により生成されるアドレス・ソース制御信号によってセ
レクタ１８３０を制御し、これらのレジスタの中からＹ
ＡＵＳＲＣ信号で指定されたものであればいずれのレジ
スタによって出力されたデータでも、その１８ビットの
データを１８ビットの内部ＹＡＵＳＲＣバス１８３６お
よびＹアドレス・バス１１１０に出力する。

【００３５】信号ＸＡＵＯＰは、ＸＡＵ１８１２が行う
べき動作を指定する。具体的には、ＸＡＵＯＰは、信号
ＸＡＵＲＳＣによって指定されたアドレス・レジスタ
（ｘａ０〜ｙａ３）１８０２〜１８０９によってＸＳＲ
Ｃバス１８３４に出力されるアドレスに対して行うべき
動作を、（ａ）更新しない、（ｂ）インクリメントして
から同レジスタに格納する、（ｃ）デクリメントしてか
ら同レジスタに格納する、または（ｄ）インデックス
（即ち、偏位）値と加算して同レジスタに格納する、の
うちのいずれかに指定するものである。この信号ＸＡＵ
ＯＰに応答して、ローカル・アドレス・ユニット（Ａ
Ｕ）コントローラ１８５０は、前記アドレスを直前に述
べた方法の１つで更新したり、しなかったりするＸアド
レス・ユニット（ＸＡＵ）１８１２を制御する制御信号
を生成する。信号ＸＡＵＯＰにより、ＸＳＲＣバス１８
３４上のアドレスをインデックス値に加えることが指定
された場合、信号ＸＡＵＩＳにより、インデックス値の
供給源を特定する。信号ＸＡＵＩＳによりインデックス
・レジスタ（ｉ０またはｉ１）１８１８、または１８２
０の１つが特定された場合、ローカル・アドレス・ユニ
ット（ＡＵ）コントローラ１８５０が、セレクタ１８２
２および１８２６を制御する制御信号を生成して、指定
されたインデックス・レジスタに収容されているインデ
ックス値をＸアドレス・ユニット１８１２の供給源Ｉへ
と出力させる。一方、信号ＸＡＵＩＳにより、即値デー
タはインデックス値であると指定された場合、ローカル
・アドレス・ユニット（ＡＵ）コントローラ１８５０
は、セレクタ１８２６を制御する制御信号を生成して、
即値データ線１６９８上のインデックス値をＸアドレス
・ユニット１８１２の供給源Ｉへと出力させる。

【００３６】信号ＹＡＵＯＰは、信号ＹＡＵＲＳＣによ
って指定されたアドレス・レジスタ（ｘａ０〜ｙａ３）
１８０２〜１８０９によってＹＡＵＳＲＣバス１８３６
に出力されるアドレスに対して行うべき動作を、（ａ）
更新しない、（ｂ）インクリメントしてから同レジスタ
に格納する、（ｃ）デクリメントしてから同レジスタに
格納する、または（ｄ）インデックス（即ち、偏位）値
と加算して同レジスタに格納する、のうちのいずれかに
指定するものである。この信号ＹＡＵＯＰに応答して、
ローカル・アドレス・ユニット（ＡＵ）コントローラ１
８５０は、前記アドレスを直前に述べた方法の１つで更
新したり、しなかったりするＹアドレス・ユニット（Ｙ
ＡＵ）１８１４を制御する制御信号を生成する。信号Ｙ
ＡＵＯＰにより、ＹＡＵＳＲＣバス１８３６上のアドレ
スをインデックス値に加えることが指定された場合、信
号ＹＡＵＩＳにより、インデックス値の供給源を特定す
る。信号ＹＡＵＩＳは、インデックス・レジスタ（ｉ
０、ｉ１）１８１８、１８２０の１つのみをインデック
ス源として特定することができるだけである。信号ＹＡ
ＵＩＳに応答して、ローカル・アドレス・ユニット（Ａ
Ｕ）コントローラ１８５０が、セレクタ１８２２を制御
する制御信号を生成して、指定されたインデックス・レ
ジスタに収容されているインデックス値をＹアドレス・
ユニット１８１４の供給源Ｉへと出力させる。

【００３７】信号ＸＭＤおよびＹＭＤは、それぞれ信号
ＸＡＵＯＰおよび信号ＹＡＵＯＰによって指定された動
作に対しモジュロ演算を適用するべきか否かを指定す
る。例えば、信号ＸＡＵＯＰにより、インクリメント
（１加算）、デクリメント（１減算）またはインデック
ス加算（ｉ０またはｉ１または即値データ線１６９８上
のデータを加える）動作が指定される場合がある。以上
のようなアドレス生成動作は、いずれもモジュロ演算を
使用するか否かにかかわらず行うことができる。

【００３８】また、ローカル・アドレス・ユニット（Ａ
Ｕ）コントローラ１８５０は、種々のデータ転送制御信
号を生成し、これらは、信号ＸＲＳＥＬ、ＹＲＳＥＬ、
ＸＤＢＵＳＯＰ、ＹＤＢＵＳＯＰに応答してセレクタ１
８２２、１８３０、１８３２、１８３３に与えられる。

【００３９】信号ＸＤＢＵＳＯＰは、レジスタからデー
タをデータ・メモリ・ユニット１９００に格納、即ち、
プッシュするように指示する場合がある。このような指
示があり、且つそうするために、信号ＸＲＳＥＬにより
アドレス・レジスタ（ｘａ０〜ｙａ３）１８０２〜１８
０９の１つ、スタック・ポインタ・レジスタ（ｓｐ）１
８１６、インデックス・レジスタ（ｉ０またはｉ１）１
８１８または１８２０の１つ、またはモジュロ・レジス
タ１８６０、１８６４の１つが指定された場合、ローカ
ル・アドレス・ユニット（ＡＵ）コントローラ１８５０
は、セレクタ１８３０、セレクタ１８２２または１８３
３に送る制御信号を生成し、そのセレクタに、信号ＸＲ
ＳＥＬにより指定されたレジスタによって格納されたデ
ータをＸデータ・バス１１０２へと出力させる。

【００４０】一方、信号ＸＤＢＵＳＯＰは、データをデ
ータ・メモリ・ユニット１９００からレジスタにロー
ド、即ち、ポップするように指示する場合がある。この
ような指示があり、且つそうするために、信号ＸＲＳＥ
Ｌによりアドレス・レジスタ（ｘａ０〜ｙａ３）１８０
２〜１８０９の１つ、スタック・ポインタ・レジスタ
（ｓｐ＋１）１８１７、インデックス・レジスタ（ｉ
０、ｉ１）１８１８、１８２０の１つ、またはモジュロ
・レジスタ１８６０、１８６４の１つが指定された場
合、ローカル・アドレス・ユニット（ＡＵ）コントロー
ラ１８５０は、セレクタ１８２４、セレクタ１８３８ま
たは１８３５に送る制御信号を生成し、そのセレクタを
制御して、データをＸデータ・バス１１０２から信号Ｘ
ＲＳＥＬにより指定されたレジスタにロードさせる。

【００４１】信号ＸＤＢＵＳＯＰの指示により、データ
を１つのレジスタから別のレジスタに移すときに、信号
ＸＲＳＥＬによってアドレス・レジスタ（ｘａ０〜ｙａ
３）１８０２〜１８０９、インデックス・レジスタ（ｉ
０、ｉ１）１８１８、１８２０、またはモジュロ・レジ
スタ１８６０、１８６４の１つが指定された場合、ロー
カル・アドレス・ユニット（ＡＵ）コントローラ１８５
０が、セレクタ１８２２、１８３０、または１８３３に
送る制御信号を生成し、そのセレクタを制御して、信号
ＸＲＳＥＬにより指定されたレジスタからデータをＹＡ
Ｕ入力・バス１８３６に出力させる。さらに、この場
合、信号ＹＲＳＥＬによりアドレス・レジスタ（ｘａ０
〜ｙａ３）１８０２〜１８０９、インデックス・レジス
タ（ｉ０、ｉ１）１８１８、１８２０、またはモジュロ
・レジスタ１８６０、１８６４の１つが指定された場
合、ローカル・アドレス・ユニット（ＡＵ）コントロー
ラ１８５０は、セレクタ１８２４、１８３８、または１
８３５に送る制御信号を生成し、そのセレクタを制御し
て、ＹＡＵ出力データ・バス１８４２からのデータをＹ
ＲＳＥＬによって指定されたレジスタに入力させる。

【００４２】また、ローカル・アドレス・ユニット（Ａ
Ｕ）コントローラ１８５０は、クロック信号ＣＫ０およ
びＣＫ１を受信する。ローカル・アドレス・ユニット
（ＡＵ）コントローラ１８５０は、これらの信号を用い
て、前記の制御信号を生成する際に適切なタイミングを
とる。

【００４３】また、ローカル・アドレス・ユニット（Ａ
Ｕ）コントローラ１８５０は、共通デコーダ・ユニット
１６００の状態検査ブロック１６１６から信号ＣＡＮＣ
ＥＬを受信し、これに応答して、アドレス・レジスタ
（ｘａ０〜ｙａ３）１８０２〜１８０９、スタック・ポ
インタ・レジスタ１８１６、１８１７、またはインデッ
クス・レジスタ１８１８、１８２０を制御する制御信号
を生成し、セレクタ１８２４、１８３８および１８３５
を介してＸデータ・バス１１０２、内部バス１８４０、
または内部バス１８４２から受信したデータを保存しな
いようにさせる。

【００４４】さらに、ローカル・アドレス・ユニット
（ＡＵ）コントローラ１８５０は、並列アービタ２１０
０から与えられる信号ＳＴＡＬＬを受信する場合もあ
る。ローカル・アドレス・ユニット（ＡＵ）コントロー
ラ１８５０は、この信号を受信すると、制御信号を生成
することによって、アドレス・レジスタ１８０２〜１８
０９、１８１６〜１８１８、および１８２０が、セレク
タ１８２４、１８３８および１８３５を介してＸデータ
・バス１１０２、内部バス１８４０、または内部バス１
８４２から受信したデータを保存しないようにする。

【００４５】モジュロ論理回路図１を参照すると、ＸおよびＹアドレス・ユニット１８
１２、１８１４は、共にそれぞれに関係付けられたモジ
ュロ論理回路１８７０および１８７２を有する。２つの
モジュロ論理回路は同じであるから、本明細書の以下の
節ではモジュロ回路の一方（Ｙアドレス・ユニット１８
１４に対するモジュロ回路１８７２）のみを説明する。

【００４６】なお、実施例のいずれにおいても、モジュ
ロの計算結果を有効にするためには、（１）モジュロの
各計算に対する開始アドレスの値ＡＤＲが指定のアドレ
ス範囲（ＭＳｔａｒｔとＭＥｎｄとの間）内にあり、且
つ（２）偏位値ＤＩＳＰのモジュロ値に等しいか、それ
より小さい（即ち、アドレス範囲の大きさに等しいか、
それより小さい：｜ＤＩＳＰ｜≦ＭＯＤＶＡＬ）という
ことが必要である。開始アドレス値ＡＤＲおよび偏位Ｄ
ＩＳＰがこれらの制限を満たすことを確認することは、
ＤＳＰによって実行されるプログラムのプログラマか、
コンパイラを使用する場合には、そのコンパイラ次第に
任される。

【００４７】アドレス・ユニットおよび実行ユニットの
タイミング次に、モジュロ論理回路１８７２の好ましいすべての実
施例の動作を、図２および４を参照して、実行される動
作シーケンスの点から説明する。アドレス・ユニットの
計算サイクルは、ＤＳＰ実行ユニットの計算サイクルの
１／４・サイクル前に始まる。代表的には、アドレス値
は、１アドレス計算サイクルで計算され、次のアドレス
計算サイクル中にアドレス・バス１８３６に出される。
多くのＤＳＰ計算処理において、アドレス・レジスタの
アドレス・ポインタは、「事後インクリメント」または
「事後デクリメント」される場合が多いが、これは、ア
ドレス・ポインタが、それが使用される計算が終わる度
に自動的にインクリメントまたはデクリメントされるこ
とを意味する。このように、使用中のアドレス・ポイン
タを更新するために別の計算サイクルを使用することな
くアドレス・ポインタを更新して次の計算に備える。

【００４８】バス１８３６上のアドレス値は、バスＹＡ
上のＹアドレスおよびＹＡＵ加算器１８１４への入力と
して使用される。選択されたアドレス・レジスタの内容
（図においてはＡＤＲと記した）は、アドレス計算サイ
クルの前半（ＣＫ１がロウ（ｌｏｗ）の間）に透過性の
ラッチＬ１を通過する。アドレス計算サイクルの後半に
（ＣＫ１はハイ（ｈｉｇｈ）の間）、ラッチＬ１は、ア
ドレス加算器１８１４への入力アドレスＡＤＲを一定に
保つ。

【００４９】モジュロ論理回路１８７２と共にアドレス
・ユニット加算器１８１４によって計算された新たなア
ドレス値は、アドレス計算サイクルの後半に（ＣＫ１が
ハイ（ｈｉｇｈ）の間）ラッチＬ２を通り、次のアドレ
ス計算サイクルの前半の間中、バス１８４２上で一定に
保持される。さらに、実行計算サイクルの後半に（ＣＫ
０がロウ（ｌｏｗ）の間）、バス１８４２のアドレス値
が、指定されたアドレス・レジスタ（この内容は更新さ
れつつある）に格納される。この結果、選択されたアド
レス・レジスタから出力されたアドレス値は、ＣＫ０と
ＣＫ１が共にロウ（ｌｏｗ）の間（アドレス計算サイク
ルの最終四半期）は過渡期にあり、このようにして更新
されたアドレス値が、次の実行ユニット計算サイクルの
開始の四半サイクル前に有効となる。

【００５０】シーケンサ１８７８が、クロック信号ＣＫ
１およびモード・信号ＭｏｄＯＰを入力信号として受信
する。前記のように、ＣＫ１は、各アドレス計算サイク
ルの前半はロウ（ｌｏｗ）で、その後半はハイ（ｈｉｇ
ｈ）であるようなクロック信号である。実施例において
は、クロック信号の周波数は、２５ＭＨｚであり、した
がって、各計算サイクルは、４０ｎｓである。しかしな
がら、この技術分野の当業者には明らかなように、本発
明は、その他の計算速度を有する回路でも使用可能であ
る。ＭｏｄＯＰは、ローカル・アドレス・ユニット（Ａ
Ｕ）コントローラ１８５０によって生成される２値信号
であり、モジュロ演算が実行されているときにイネーブ
ルとなり（即ち、「１」に等しくなり）、その他の時に
ディスエーブルとなる（即ち、「０」に等しくなる）。
シーケンサ１８７８は、別の制御信号Ｃ１の生成に使用
されるシーケンス信号Ｓを生成する。各アドレス計算サ
イクルの前半は、クロック信号ＣＫ１とシーケンス信号
Ｓは、共にロウ（ｌｏｗ）である。シーケンス信号Ｓ
は、ＭｏｄＯＰがイネーブル（モジュロ演算が行われて
いる）ならば、各アドレス計算サイクルの後半、ハイ
（ｈｉｇｈ）であり、ＭｏｄＯＰがディスエーブル（モ
ジュロ演算が行われていない）ならば、全アドレス計算
サイクルに対してロウ（ｌｏｗ）である。

【００５１】第１の実施例：アドレス範囲に制限のない
モジュロ論理回路図２〜４を参照しながら第１の実施例を説明すると、２
つのモジュロ値レジスタ１８６０および１８６４には、
関係付けられたモジュロ開始値およびモジュロ終了値の
各レジスタＭＳ０１８６１、ＭＥ０１８６２、ＭＳ
１１８６５、およびＭＥ１１８６６が補助的に付加
されている。これらのレジスタは、モジュロ論理回路１
８７２−１Ａにより、３つの関係付けられた値としてア
クセスされる。つまり、モジュロ・レジスタｍ０１８
６０がアクセスされ、その値が内部バス１８７４を介し
てそのモジュロ回路に送られる際に、それに関係付けら
れたＭＳ０およびＭＥ０レジスタ１８６１および１８６
２もアクセスされ、それらの内容が内部バス１８７５お
よび１８７６を介してモジュロ論理回路１８７２に送ら
れる。同様に、モジュロ・レジスタｍ１１８６４がア
クセスされ、その値が内部バス１８７４を介してそのモ
ジュロ回路に送られる際に、それに関係付けられたＭＳ
１およびＭＥ１レジスタ１８６５および１８６６もアク
セスされ、それらの内容が内部バス１８７５および１８
７６を介してモジュロ論理回路１８７２−１Ａに送られ
る。

【００５２】シーケンス信号Ｓ（これは、モジュロ・ア
ドレス演算が行われているときは、クロック信号ＣＫ１
と同じである）は、入力マルチプレクサ１８２６および
１８８０によって選択された入力信号を制御する。マル
チプレクサ１８２６は、２つの部分１８２６Ａおよび１
８２６Ｂ（後述）を有する。なお、マルチプレクサ１８
２６および１８８０は、モジュロ演算には使用されない
入力（したがって、図示せず）も含む多数の入力を有す
る。本明細書では、シーケンス信号Ｓが０に等しい場合
は、これらのマルチプレクサが、ローカル・アドレス・
ユニット（ＡＵ）コントローラ１８５０からの制御信号
（例えば、マルチプレクサ１８２６Ａへの選択信号ＡＩ
など）に基づいて入力を通すものとし、シーケンス信号
Ｓが「１」に等しい場合は、ポート１のデータを通すも
のと仮定する。したがって、本明細書においては、各ア
ドレス計算サイクルの前半では、マルチプレクサ１８８
０は、その入力ポート「０」のデータを通し、マルチプ
レクサ１８２６Ａは、その入力ポート「０」、「２」ま
たは「３」のデータを通すが、モジュロ・アドレス計算
サイクルの後半では、これらのマルチプレクサは、共に
入力ポートのデータ「１」を通す。非モジュロ演算に対
しては、入力マルチプレクサは、入力ポートのデータ
「１」は使用しない。

【００５３】結果として、モジュロ・アドレス計算サイ
クルの前半においては、アドレス・ユニット加算器１８
１４へのＡ入力は、内部バス１８３６上のＡＤＲ値であ
り、アドレス・ユニット加算器１８１４へのＩ入力は、
内部バス１８８１上のインデックス値、あるいは＋１ま
たは−１の値のいずれかである（Ｘアドレス・ユニット
の場合は、別の可能なＩ入力は、即値データ値であ
る）。ここでは、モジュロ・アドレス計算サイクルの前
半にＩ入力マルチプレクサ１８２６Ａが通す値を偏位値
ＤＩＳＰと称する。

【００５４】偏位値の符号ビットＳｉｇｎＢｉｔ（ＤＩ
ＳＰ）は、線１８８２で運ばれ、負の偏位値に対しては
「１」に等しく、正の偏位値に対しては「０」に等し
い。偏位の符号ビットは、アドレス計算サイクルの前半
および後半にわたって値が一定に維持されるように、透
過性のラッチ１８７９（この入力ポートは、クロック信
号ＣＫ１がロウ（ｌｏｗ）のときイネーブルとされる）
にラッチされる。

【００５５】制御信号Ｃ１は、ＡＮＤゲート１８８４に
より、次のように生成される。

【００５６】Ｃ１＝Ｓ .ＡＮＤ. 〜SignBit (DISP) ここで、「〜SignBit (DISP)」は、SignBit (DISP)の逆
である。したがって、モジュロ演算が行われていて、偏
位値が正ならば、Ｃ１は、アドレス計算サイクルの前半
では常にロウ（ｌｏｗ）であり、その後半ではハイ（ｈ
ｉｇｈ）である。

【００５７】また、アドレス計算サイクルの前半におい
て、内部バス１８７４上の選択されたモジュロ値とその
１の補数がマルチプレクサ１８２６Ｂの２つの入力ポー
トに用意されるように、そのモジュロ値をインバータ１
８８６に通す。

【００５８】第１の実施例：アドレス計算サイクルの前
半アドレス計算サイクルの前半において、加算器１８１４
により、開始アドレス値ＡＤＲと偏位値（ＤＩＳＰ）と
を加算し、この加算結果をＲ１レジスタ１８９７に格納
する。

【００５９】Ｒ１＝ＡＤＲ＋ＤＩＳＰここで、ＡＤＲは、８つのアドレス・レジスタ１８０２
〜１８０９の内、信号ＸＡＵＳＲＣによって指定された
レジスタからの選択アドレス・レジスタ値であり、ＤＩ
ＳＰは、＋１、−１、またはインデックス・レジスタ１
８１８および１８２０に格納されている２つの偏位値の
１つである。

【００６０】第１の実施例：アドレス計算サイクルの後
半モジュロ・アドレス計算サイクルの後半の目的は、
（Ａ）第１の算出アドレスからモジュロ値に等しい量だ
け離れた第２のアドレス値Ｒ２を算出すること、（Ｂ）
算出した２つのアドレス値Ｒ１およびＲ２の内、指定の
アドレス範囲内にあるものを選択すること、および
（Ｃ）２つの算出アドレス値から選択されたものを出力
すること、である。

【００６１】前半サイクルにおいて生成された値Ｒ１
は、ラッチＬ１でラッチされ、後半サイクルにおいてマ
ルチプレクサ１８８０によって、加算器１８１４のＡ入
力ポートに入力される。後半サイクルの間、加算器１８
１４のＩ入力ポートへの入力は、マルチプレクサ１８２
６ＡおよびＢにより制御される。加算器１８１４のＩポ
ート入力値は、偏位値ＤＩＳＰが負の場合、内部バス１
８７４上のモジュロ値ＭＯＤＶＡＬであり、偏位値ＤＩ
ＳＰが正の場合、モジュロ値ＭＯＤＶＡＬの１の補数で
ある。さらに、偏位値ＤＩＳＰが正ならば、Ｃａｒｒｙ
−Ｉｎ（キャリー・イン）の値「１」が加算器１８１４
に送られる。結果として、ＤＩＳＰが正の場合、Ｒ１か
らモジュロ値を引いて、値Ｒ２を内部バス１８９２上に
生成する。これは、加算器１８１４が次の計算を行うか
らである。

【００６２】Ｒ２＝Ｒ１＋〜ＭＯＤＶＡＬ＋１（ＤＩ
ＳＰが正のとき）Ｒ１−ＭＯＤＶＡＬＤＩＳＰが負の場合、Ｒ２は、Ｒ１にＭＯＤＶＡＬを加
えたものに等しい。

【００６３】モジュロ演算により、ここでＭＳｔａｒｔ
と称する値によって下端が決定され且つここでＭＥｎｄ
と称する値によって上端が決定されるアドレス範囲にお
いて一連のアドレス値が生成される。第１の実施例にお
いて用いる値ＭＥｎｄＰ１は、ＭＥｎｄプラス１に等し
い。値ＭＳｔａｒｔおよびＭＥｎｄＰ１は、モジュロ・
アドレス演算を行う前にモジュロ・レジスタ１８６１お
よび１８６２、または１８６５および１８６６に格納さ
れ、内部バス１８７５および１８７６によってマルチプ
レクサ１８８９に送られる。マルチプレクサ１８８９に
対する出力選択信号は、Ｃ１である。前記のように、モ
ジュロ演算が行われていて、偏位値ＤＩＳＰが正の場
合、Ｃ１は、アドレス計算サイクルの後半期間は、１に
等しく、その他の場合は、０に等しい。そして、偏位値
ＤＩＳＰが正の場合、マルチプレクサ１８８９は、アド
レス計算サイクルの後半に、ＭＥｎｄＰ１値を出力し、
また偏位値ＤＩＳＰが負の場合、マルチプレクサ１８８
９は、アドレス計算サイクルの後半期間にＭＳｔａｒｔ
値を出力する。

【００６４】モジュロ・アドレス計算サイクルの後半に
おいて、偏位値ＤＩＳＰが負ならば、比較器１８９０に
より、Ｒ１レジスタ１８７９のＲ１値をＭＳｔａｒｔ値
と比較し、偏位値ＤＩＳＰが正ならば、Ｒ１レジスタ１
８７９のＲ１値をＭＥｎｄＰ１の値と比較する。

【００６５】比較器１８９０の出力は、値Ｒ３の符号ビ
ットに等しいので、ＳｉｇｎＢｉｔ（Ｒ３）と称する。
ここで、Ｒ３を次のように定義する。

【００６６】Ｒ３＝Ｒ１−ＭＳｔａｒｔ（偏位値ＤＩ
ＳＰが負のとき）Ｒ３＝Ｒ１−ＭＥｎｄＰ１（偏位値ＤＩＳＰが正のと
き）これに代わる実施例として、比較器１８９０は、上に示
した減算を行ってＲ３を計算する減算回路で置き換える
ことができ、その場合、結果Ｒ３の符号ビットをＳｉｇ
ｎＢｉｔ（Ｒ３）として用いることができる。

【００６７】モジュロ論理回路１８７２は、次のように
定義される制御信号Ｃ２を生成する（ゲート１８９４〜
１８９７を用いて）。

【００６８】Ｃ２＝｛SignBit(DISP) .AND. SignBit(R3) ｝ＯＲ＝｛〜SignBit(DISP) .AND. 〜SignBit(R3) ｝概念的には、Ｃ１は、値Ｒ１がＭＳｔａｒｔおよびＭＥ
ｎｄにより決定されるアドレス範囲にない場合、「１」
に等しく、その他の場合は、「０」に等しい。既に説明
したように、ＳｉｇｎＢｉｔ（ＤＩＳＰ）の値は、ラッ
チ１８７９に格納されるので、その値は、Ｉ入力マルチ
プレクサ１８２６Ａを通った値がアドレス計算の最中に
変化しても、アドレス計算の間、安定である。

【００６９】最後に、モジュロ論理回路１８７２−１が
出力選択マルチプレクサ１８９８を介してバス１８４２
上に出力するアドレス値は、Ｃ２＝「１」ならばＲ２に
等しく、その他の場合は、値Ｒ１に等しい。ラッチＬ２
は、アドレス計算サイクルの後半は開であり、次のアド
レス計算サイクルの前半の間中、選択されたアドレス出
力値をバス１８４２上に保持する。バス１８４２上に出
力された値は、開始アドレス値ＡＤＲが取り出された元
のアドレス・レジスタ１８０２〜１８０９と同じレジス
タに格納される。

【００７０】モジュロ演算以外のアドレス演算を行うた
めに加算器１８１４を使用すると、ＭｏｄＯＰがディス
エーブルとなり、シーケンサ１８７８は不活性となる。
結果的に、入力選択マルチプレクサ１８２６Ａおよび１
８８０が、全計算サイクルにわたって、同じ２つの値Ａ
ＤＲおよびＤＩＳＰを入力する。したがって、モジュロ
論理回路によって生成される値Ｒ１およびＲ２は、同じ
であり、値Ｒ１がバス１８４２に出力される。

【００７１】第１の実施例においては、Ｒ１が使用され
るアドレス範囲の上限または下限（使用される偏位値Ｄ
ＩＳＰの正負による）と直に比較されるので、アドレス
範囲には制限がない。このため、アドレス範囲の上限と
下限とを格納するために少なくとも２つ余分にレジスタ
を使用する必要があるが、プログラマやコンパイラがデ
ータ配列をＤＳＰで利用可能なメモリの任意の場所に配
置することができるので、メモリの使用を一層効率的且
つ（あるいは）便利にすることができるという利点があ
る。

【００７２】第１の実施例：縦続加算器の実現図２に示した第１の実施例の実現において、加算器１８
１４は、各計算サイクルにおいて２つの加算を行うのに
使用される。同じ機能を果たす、より高速な回路（ここ
では、モジュロ論理回路１８７２−１Ｂと称する）を図
５に示す。モジュロ論理回路のこの第２の例は、図２の
回路１８７２−１Ａが十分に速くない状況、例えば、計
算サイクル時間が比較的短い例で使用するためのもので
ある。

【００７３】モジュロ論理回路１８７２−１Ｂには、第
１のアドレス・ユニット加算器１８１４と縦続（カスケ
ード）接続された第２の加算器１９３０を使用する。第
２の縦続加算器１９３０を用いることにより、第１の実
施例からシーケンサ１８７８、Ｒ１レジスタ１８７９、
ＡＮＤゲート１８８４および入力マルチプレクサ１８２
６および１８８０の各回路を省略することができる。こ
れらの回路要素の省略により、第２の加算器に関してモ
ジュロ論理回路１８７２に付加される正味の回路量は削
減される。ラッチ用レジスタ１８７９およびシーケンサ
１８７８の省略により、２つの縦続加算器はクロックの
制限を受けることなくＲ１およびＲ２を生成することが
可能となり、したがって、有効な出力値の生成に必要な
時間が短縮される。

【００７４】モジュロ論理回路１８７２−１Ｂの動作
は、図２に示した回路のそれと同様である。具体的に
は、Ｒ１は、第１の加算器１８１４により、次のように
計算される。

【００７５】Ｒ１＝ＡＤＲ＋ＤＩＳＰインバータ１８８６が接続されたマルチプレクサ１８２
６Ｂにより、第２の加算器１９３０の第２の入力に対
し、偏位値ＤＩＳＰが負の場合は、ＭＯＤＶＡＬが送ら
れ、偏位値ＤＩＳＰが正の場合は、〜ＭＯＤＶＡＬが送
られる。第２の加算器１９３０は、次の計算を行う。

【００７６】Ｒ２＝Ｒ１＋ＭＯＤＶＡＬ（偏
位値ＤＩＳＰが負のとき）Ｒ２＝Ｒ１＋〜ＭＯＤＶＡＬ＋１（偏位値ＤＩＳＰ
が正のとき）＝Ｒ１−ＭＯＤＶＡＬＳｉｇｎＢｉｔ（Ｒ３）およびＣ２の値は、図５に示し
た構成においても図２に示した構成と全く同じ方法で計
算される。したがって、このモジュロ論理回路によって
内部バス１８４２に出力される値は、図２に関して既に
述べたと同様な方法でＲ１およびＲ２から選択される。

【００７７】第２の実施例：アドレス範囲に制限のある
モジュロ論理回路図６において、このモジュロ・アドレス生成演算により
アクセスされる下限は、次のように制限される。即ち、
モジュロ値ＭＯＤＶＡＬの「１」に設定されるビットの
最上位ビットが、ビットＮならば、下限のアドレスのビ
ット０〜Ｎは「０」に設定しなければならない。

【００７８】Ｎ＝Ｌｏｇ２（ＭＯＤＶＡＬ）ここで、「Ｌｏｇ２（ＭＯＤＶＡＬ）」は、Ｌｏｇ
２（ＭＯＤＶＡＬ）の整数部を意味する。

【００７９】ＭＡＳＫ＝２^N+1−１（例えば、MASK=0
00...1111(「１」がＮ＋１ビット)) 下限＝ＡＤＲ．ＡＮＤ．〜ＭＡＳＫ図６に示すように、ＭＡＳＫの値は、選択されたモジュ
ロ・レジスタ１８６０または１８６４のモジュロ値ＭＯ
ＤＶＡＬからデコーダ１９４０によって生成される。デ
コーダで生成されたＭＡＳＫ値は、上位１７−Ｎビット
が「０」に設定され、続くＮ＋１ビットが「１」に設定
された１８ビットの値である。モジュロ・アクセス演算
が行われていない場合、ＭｏｄＯＰはディスエーブルに
され、デコーダ１９４０で生成されたＭＡＳＫ値のビッ
トがすべて「１」となる。

【００８０】ＡＮＤゲート１９４２は、入力アドレスＡ
ＤＲとＭＡＳＫとの論理積をとることにより、入力アド
レスＡＤＲの最下位Ｎ＋１ビットに等しい値を線１９４
４に出力する。

【００８１】アクセスされるべきアドレス範囲の上限
は、モジュロ値ＭＯＤＶＡＬにより指定され、下限にＭ
ＯＤＶＡＬを加えたものから１を減じた値に等しい。

【００８２】上限＝下限＋ＭＯＤＶＡＬ−１上限および下限のアドレスはＭＯＤＶＡＬで決定される
ので、ＭＳｔａｒｔおよびＭＥｎｄＰ１レジスタ１８６
１、１８６２、１８６５および１８６６（図２参照）は
この実施例では不要である。

【００８３】なお、偏位値ＤＩＳＰの大きさは、モジュ
ロ値に等しいか、それ以下でなければならない。

【００８４】−ＭＯＤＶＡＬ≦ＤＩＳＰ≦ＭＯＤＶＡＬ図２に示した第１の実施例と同様に、第２実施例（図６
に示す）のモジュロ論理回路１８７２−２には、第１の
実施例と同様のシーケンス信号Ｓを生成するシーケンサ
１８７８を利用する。

【００８５】計算サイクルの前半において、（Ａ）デコ
ーダ１９４０でＭＡＳＫ値を生成し、マスクを施したＡ
ＤＲ値（即ち、ＡＤＲの最上位Ｎ＋１ビット）と偏位値
ＤＩＳＰとを入力マルチプレクサ１８２６および１８８
０からアドレス・ユニット加算器１８１４に渡し、
（Ｂ）加算器１８１４により、Ｒ１＝（ＡＤＲ .ＡＮＤ．ＭＡＳＫ）＋ＤＩＳＰを計算し、さらに（Ｃ）このＲ１値をＲ１レジスタ１８
７９でラッチする。

【００８６】各計算サイクルの後半（ＭｏｄＯＰがイネ
ーブルにされる）の期間中、シーケンス信号Ｓが１に等
しいので、加算器の入力マルチプレクサ１８２６は、Ｒ
１およびＭＯＤＶＡＬの入力を選択する。図２に示した
第１の実施例と同様に、偏位値ＤＩＳＰが正ならば、Ｃ
１制御信号は「１」に等しく、負ならば、「０」に等し
い。

【００８７】後半サイクルの期間中の加算器１８１４の
Ｉ入力ポートへの入力は、入力マルチプレクサ１８２６
Ａおよび１８２６Ｂによって制御される。加算器１８１
４のＩポートへの入力値は、偏位値ＤＩＳＰが負なら
ば、内部バス１８７４上のモジュロ値ＭＯＤＶＡＬであ
り、偏位値ＤＩＳＰが正ならば、モジュロ値ＭＯＤＶＡ
Ｌの１の補数である。さらに、偏位値ＤＩＳＰが正の場
合、Ｃａｒｒｙ−Ｉｎ（キャリー・イン）値「１」が加
算器１８１４に送られる。結果的に、偏位値ＤＩＳＰが
正の場合、Ｒ１からモジュロ値を引いてＲ２の値を内部
バス１８９２上に生成する。これは、加算器が次の計算
を行うからである。

【００８８】Ｒ２＝Ｒ１＋〜ＭＯＤＶＡＬ＋１（偏
位値ＤＩＳＰが正のとき）＝Ｒ１−ＭＯＤＶＡＬＤＩＳＰが負の場合は、Ｒ２はＲ１とＭＯＤＶＡＬの和
に等しい。

【００８９】次に、モジュロ論理回路１８７２−２によ
って、次のように定義される制御信号Ｃ２を（ゲート１
８９６、１８９７、１９４６〜１９４８を用いて）生成
する。

【００９０】Ｃ２＝｛SignBit(DISP) .AND. SignBit(R1) ｝ OR ＝｛〜SignBit(DISP) .AND. 〜SignBit(R2) ｝概念的には、値Ｒ１が前記のように上限および下限によ
り決定されるアドレス範囲にない場合、Ｃ２は「１」に
等しく、Ｒ１が指定のアドレス範囲内にある場合は、
「０」に等しい。マルチプレクサ１８９８の出力値は、
Ｃ２が０のときＲ１値であり、Ｃ２が１のときＲ２値で
ある。

【００９１】最後に、モジュロ論理回路１８７２−２が
バス１８４２上に出力するアドレス値は、ビット・マル
チプレクサ１９５０によって生成される。このマルチプ
レクサ１９５０は、本来、ＭＡＳＫ信号の別々のビット
によってそれぞれ制御される１８個の２対１マルチプレ
クサからなる。ＭＡＳＫ信号の「０」に等しい各ビット
に対しては、ＡＤＲ値の対応するビットが、ビット・マ
ルチプレクサ１９５０により出力バス１８４２に渡され
る。一方、ＭＡＳＫ信号の「１」に等しい各ビットに対
しては、マルチプレクサ１８９８によって選択されたＲ
１またはＲ２の値の対応するビットが、ビット・マルチ
プレクサ１９５０により出力バス１８４２に渡される。
このように、ビット・マルチプレクサ１９５０は、１８
ビットの値を出力し、その最上位１７−Ｎビットは、Ａ
ＤＲの最上位１７−Ｎビットであり、その最下位Ｎ＋１
ビットは、マルチプレクサ１８９８によって出力される
値の最下位Ｎ＋１ビットである。

【００９２】出力選択マルチプレクサ１８９８およびビ
ット・マルチプレクサ１９５０の動作は、次のように表
すことができる。

【００９３】 If C2=1｛結果=(R2 .AND. MASK) .OR. (ADR .AND. 〜MASK) ｝ Else ｛結果=(R1 .AND. MASK) .OR. (ADR .AND. 〜MASK) ｝出力バス１８４２上に出力される値は、開始アドレス値
のＡＤＲを取り出した元のアドレス・レジスタ１８０２
〜１８０９と同じレジスタに格納される。

【００９４】第３の実施例：アドレス範囲に制限のある
モジュロ論理回路図７について説明すると、第３の実施例の場合も、モジ
ュロ値ＭＯＤＶＡＬの「１」に設定された最上位のビッ
トがビットＮならば、モジュロ・アドレス生成演算によ
ってアクセスされるアドレス範囲の下限のビット０〜Ｎ
が「０」でなければならない。この点においては、第２
の実施例と類似している。第２の実施例と同様に、第３
の実施例においても、デコーダ１９４０を用いて、次の
ように定義されるＭＡＳＫ値を生成する。

【００９５】ＭＡＳＫ＝２^N+1−１（例えば、MASK=0
00...1111(「１」がＮ＋１ビット)) モジュロ・アドレス演算が行われている（これは、Ｍｏ
ｄＯＰがイネーブルにされることによって示される）場
合、デコーダ１９４０で生成されたＭＡＳＫ値は、上位
１７−Ｎビットが「０」に設定され、続くＮ＋１ビット
が「１」に設定された１８ビットの値である。ＭｏｄＯ
Ｐがディスエーブルにされている場合、デコーダ１９４
０で生成されたＭＡＳＫ値のビットがすべて「１」とな
る。

【００９６】図７の実施例が図５の実施例と異なるの
は、（Ａ）入力アドレス値のＡＤＲがマスクされない、
（Ｂ）この実施例では、Ｒ１およびＲ２の符号ビットの
代わりに、アドレス・ユニット加算器１８１４´からの
内部キャリー信号を用いる、（Ｃ）Ｒ１およびＲ２の符
号ビットの代わりにキャリービットを使用することに合
わせて、デコーダ１９４０、レジスタ１８７９およびＣ
２論理生成回路が修正されている、さらに（Ｄ）Ｃ２の
論理的解釈を最初の２つの実施例のそれとは逆にする、
という点である。

【００９７】特に、アドレス・ユニット加算器１８１４
´により生成されるキャリービットの指定された任意の
ものにアクセスできるように、加算器１８１４´に「キ
ャリー・マルチプレクサ」１９５２を加えることにより
加算器１８１４´を修正する。加算器１８１４´におい
て、１８のキャリービットが生成される。ここで、各キ
ャリービットは、加算器１８１４´によって生成される
値の１つのビットから次に上位のビットへのキャリーを
表す。キャリー・マルチプレクサ１９５２は、マルチプ
レクサ選択信号ＣａｒｒｙＳｅｌによって指定される通
りに前記の１８のキャリービットの１つを線１９５４に
出力する。

【００９８】デコーダ１９４０は、ＭＡＳＫ信号に加え
て、ＣａｒｒｙＳｅｌ信号も生成する。加算器１８１４
´において、このＣａｒｒｙＳｅｌ信号は、ビットＮか
らビットＮ＋１へのキャリービットを選択する（つま
り、加算器の第Ｎ番目のビットに対応するキャリービッ
ト）。ただし、ビットＮは、モジュロ値ＭＯＤＶＡＬの
「１」にセットされるビットの最上位ビットである。

【００９９】加算器１８１４´が２つの正の数を加えて
いるとき、加算器がビットＮから「溢れ」た場合に限
り、ＮからＮ＋１へのキャリービットが「１」に等しく
なる。Ｒ１を生成するために２つの正の数を加える場
合、その２つの入力値の下位Ｎビットの和が、各ビット
が１であるＮビットの２進数、即ちＦＦ・・Ｆ（即ち、
Ｎ個の１）を超えた場合に限り、キャリービットＣＮ１
が１となりうる。これは、生成された値Ｒ１が、指定さ
れたアドレス範囲を超えることを示す。加算器１８１４
´により、負の数に正の数を加える（例えば、Ｒ１を生
成する最初の加算において負の偏位値を用いる場合な
ど）場合、結果として得られる値の下位Ｎビットが負の
値を表すならば、ＮからＮ＋１へのキャリービットは、
「０」に等しく、結果として得られる値の下位Ｎビット
が正ならば、ＮからＮ＋１へのキャリービットは、
「１」に等しい。このように、負の偏位については、Ｒ
１の値が指定の範囲の外にある場合、キャリービットＣ
Ｎ１は、０に等しい。

【０１００】計算サイクルの前半において、加算器の計
算から選択されたキャリービットＣＮ１をＲ１レジスタ
１８７９の１ビット拡張段に格納する（さらに、偏位の
符号ビットを１８７９Ｂと記したＲ１レジスタの別の１
ビット拡張段に格納する）。計算サイクルの後半におけ
る加算器の計算により選択されたキャリービットは、Ｃ
Ｎ２と記してある。

【０１０１】モジュロ論理回路１８７２−３において、
次のように定義される制御信号Ｃ２を（ゲート１８９
６、１８９７、１９４６、および１９５６〜１９５８を
用いて）生成する。

【０１０２】Ｃ２＝｛SignBit(DISP) .AND. CN1 ｝ OR ＝｛〜SignBit(DISP) .AND. 〜CN1 .AND. 〜CN2 ｝値Ｒ１が、前記のように上限および下限によって境界が
決定されるアドレス範囲の内側にある場合、Ｃ２は
「１」に等しく、アドレス範囲から外れる場合は、
「０」に等しい。マルチプレクサ１８９８は、Ｃ２が１
に等しいとき、Ｒ１の値を出力し、またＣ２が０に等し
いとき、Ｒ２の値を出力する。

【０１０３】ビット・マルチプレクサ１９５０は、その
最上位１７−ＮビットがＡＤＲの最上位１７−Ｎビット
であり、その最下位Ｎ＋１ビットがマルチプレクサ１８
９８により出力される値の最下位Ｎ＋１ビットであるよ
うな１８ビットの値を出力する。

【０１０４】出力選択マルチプレクサ１８９８およびビ
ット・マルチプレクサ１９５０の動作は、次のように表
すことができる。

【０１０５】 IF C2=1｛結果=(R1 .AND. MASK) .OR. (ADR .AND. 〜MASK) ｝ Else ｛結果=(R2 .AND. MASK) .OR. (ADR .AND. 〜MASK) ｝出力バス１８４２に出力される値は、開始アドレス値の
ＡＤＲが取り出された元のアドレス・レジスタ１８０２
〜１８０９と同じレジスタに格納される。

【０１０６】別の実施例図２、６および７に示した実施例においては、各モジュ
ロ・アドレス・ユニットに対し１つの加算回路が使用さ
れる。これらの実施例は、４０ｎｓの計算サイクルに対
しては良好に機能し、さらに２５ｎｓの短い計算サイク
ルに対しても良好に機能するものと予測される。しかし
ながら、計算サイクル時間が極めて短い実施例に対して
は、２つの縦続加算回路を用いて本発明を実施すること
ができる。

【０１０７】図２および５の比較から明らかなように、
さらに高速な動作を達成するために３つの実施例のいず
れかに第２の縦続加算器を挿入すると、マルチプレクサ
用の回路は比較的少なくて済み、Ｒ１レジスタ１８７９
は不必要となる。第２の加算器に必要となる付加的な回
路は、マルチプレクサに用いられる他の回路およびＲ１
ラッチの削減により幾分埋め合わせされる。

【０１０８】さらに、この技術分野の当業者であれば明
らかなように、加算されるデータ値のビット数、および
モジュロ演算過程に使用される特定の論理回路は、別の
状況で使用するために変更することも可能であるが、そ
れらはいずれも本発明の原理および技術範囲に包含され
る。

【０１０９】以上、本発明を幾つかの実施例に基づいて
説明したが、これらは単に例示的なものであって、本発
明を制限するものではない。当業者であれば、本発明の
要旨から逸脱することなく、様々な変形を行うことがで
きる。

【０１１０】

【発明の効果】本発明によれば、モジュロ加算に必要な
回路量の点で効率良くモジュロ加算を行うことができ
る。

【０１１１】また、本発明によれば、モジュロ加算アド
レス生成回路に加算回路を１つだけ備えたものとするこ
とができる。

【０１１２】さらに、本発明によれば、モジュロ加算回
路で生成されるアドレスの範囲に一切の制限が課されな
いという利点が得られる。

【０１１３】また、本発明によれば、モジュロ加算につ
いて、配列の位置や加算される偏位やアドレスについて
制限がなく、ユーザにフレキシビリティを与えることが
できる。

【図面の簡単な説明】

【図１】ディジタル信号処理プロセッサでの使用に適し
た２アドレス・ユニットのブロック図である。

【図２】本発明によるモジュロ加算回路の第１の実施例
の概略図である。

【図３】図２に示した回路によって実行される動作シー
ケンスに対応する流れ線図である。

【図４】すべての実施例に対するタイミング図である。

【図５】２つの縦続回路を用いる第１の実施例の第２の
例の概略図である。

【図６】本発明によるモジュロ加算回路の第２の実施例
の概略図である。

【図７】本発明によるモジュロ加算回路の第３の実施例
の概略図である。

【符号の説明】

１１０２Ｘデータ・バス１１０８Ｘアドレス・バス１１１０Ｙアドレス・バス１６９８即値データ線１８００アドレス・ユニット１８１２Ｘアドレス・ユニット（ＸＡＵ）１８１４アドレス・ユニット（ＹＡＵ）加算器１８１６プッシュ・スタックポインタ（ｓｐ）１８１７ポップ・スタックポインタ（ｓｐ＋１）１８２６入力マルチプレクサ１８２２、１８２４１８３０、１８３３、１８３５、１
８３８セレクタ１８３２バッファ１８３４ＸＳＲＣバス（内部ＸＳＲＣバス）１８３６内部バス１８４２出力バス１８５０ローカル・アドレス・ユニット（ＡＵ）コン
トローラ１８７２モジュロ論理回路１８７４内部バス１８７８シーケンサ１８７９Ｒ１レジスタ１８８０マルチプレクサ１８８１内部バス１８９０比較器１８９２内部バス１９３０第２の加算器１９４０デコーダ１９５０ビット・マルチプレクサ１９５２キャリー・マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】モジュロ加算回路において、加算回路と、開始値、偏位値およびモジュロ値を前記加算回路に与え
る入力値記憶装置と、前記加算回路に接続された入力選択回路と、前記加算回路に接続されたレジスタと、出力回路とを備え、前記モジュロ加算回路は、所定の計算サイクルの第１の
期間と第２の期間を示す順序信号を受信し、前記所定の計算サイクルの前記第１の期間に、前記順序
信号により前記開始値および前記偏位値を前記加算回路
に供給し、当該第１の期間に、前記加算回路が、第１の
結果Ｒ１を算出し、前記レジスタは前記第１の結果Ｒ１を記憶し、前記入力選択回路は、前記所定の計算サイクルの前記第
２の期間に、前記順序信号に応答して前記第１の結果Ｒ
１および前記モジュロ値を前記加算回路に供給する手段
を有し、これにより、当該第２の期間に、前記加算回路
が、第２の結果Ｒ２を算出し、前記出力回路は、選択結果が所定の値の範囲内に収まる
ように、前記第１および第２の結果の１つを選択して出
力することを特徴とするモジュロ加算回路。
【請求項２】前記の与えられる偏位値には、該偏位値
の正負を示す符号ビットが含まれ、さらに、前記モジュロ加算回路が、前記モジュロ値の１の補数を生成するために前記モジュ
ロ値を反転するインバータと、前記偏位値の前記符号ビットにしたがって前記モジュロ
値および前記のモジュロ値の１の補数から１つを選択
し、この選択した値を出力するモジュロ選択マルチプレ
クサと、前記モジュロ選択マルチプレクサが前記のモジュロ値の
１の補数を選択したとき、前記偏位値の前記符号ビット
により該偏位値が正であることが示された場合に、前記
加算回路がＲ１から前記モジュロ値を引いたものに等し
い前記Ｒ２を算出するように、前記加算回路に供給され
るＣａｒｒｙ−Ｉｎ（キャリー・イン）値を生成するＣ
ａｒｒｙ−Ｉｎ（キャリー・イン）回路とを備え、前記モジュロ選択マルチプレクサが、前記入力選択回路
が該モジュロ選択マルチプレクサにより出力される選択
された値を前記加算回路に供給するように該入力選択回
路に接続された出力ポートを有していることを特徴とす
る請求項１記載のモジュロ加算回路。
【請求項３】前記モジュロ値の「１」に設定されてい
るビットの最上位ビット位置に対応する整数をＮとし、前記の出力される結果のビット長をＭとし、前記モジュロ加算回路が、マスク値を生成するように前
記モジュロ値をデコードするデコーダを含み、前記マス
ク値の最下位Ｎ＋１ビットが、第１の２進値に設定さ
れ、前記マスク値の最上位Ｍ−Ｎ−１ビットが、前記第
１の２進値の逆である第２の２進値に等しく設定され、前記出力回路が、ビット・マルチプレクサを含み、この
ビット・マルチプレクサは、前記の選択された結果およ
び前記開始値をその入力ポートで受信し、且つ前記のマ
スク値出力をその選択ポートで受信するとともに、その
最下位Ｎ＋１ビットが前記の選択された結果の最下位Ｎ
＋１ビットであり、その最上位Ｍ−Ｎ−１ビットが前記
開始値の最上位Ｍ−Ｎ−１ビットであるような値を出力
することを特徴とする請求項１記載のモジュロ加算回
路。
【請求項４】前記の与えられる偏位値には、該偏位値
の正負を示す符号ビットが含まれ、前記加算回路がＭビットのキャリービットを生成し、前
記加算回路が、前記Ｍビットのキャリービットのうちキ
ャリービット選択信号により指定されたキャリービット
を出力するキャリービット・マルチプレクサを含み、前
記キャリービット・マルチプレクサが、前記所定の計算
サイクルの前記第１の期間に第１のキャリービットＣＮ
１を出力し、さらに前記所定の計算サイクルの前記第２
の期間に第２のキャリービットＣＮ２を出力し、前記のモジュロ加算回路のデコーダが、前記加算回路の
第Ｎ番目のビットに対応する該加算器の内部キャリービ
ットを選択するように前記キャリービット選択信号を生
成するために、前記の与えられるモジュロ値をデコード
し、前記モジュロ加算回路が、前記所定の計算サイクルの前
記第１の期間に前記キャリービット・マルチプレクサに
より出力される第１のキャリービットＣＮ１を格納する
ラッチを含み、さらに、前記出力回路が、前記の偏位値の符号ビットならびに前
記の第１および第２のキャリービットＣＮ１およびＣＮ
２の所定の論理ブール関数に従って前記の第１および第
２の結果の１つを選択して出力する論理回路を含むこと
を特徴とする請求項３記載のモジュロ加算回路。
【請求項５】前記の与えられる偏位値には、該偏位値
の正負を示す符号ビットが含まれ、前記の与えられるモジュロ値の「１」に設定されている
ビットの最上位ビット位置に対応する整数をＮとし、前記の出力される結果のビット長をＭとし、前記加算回路がＭビットのキャリービットを生成し、前
記加算回路が、前記Ｍビットのキャリービットのうちキ
ャリービット選択信号により指定されたキャリービット
を出力するキャリービット・マルチプレクサを含み、前
記キャリービット・マルチプレクサが、前記所定の計算
サイクルの前記第１の期間に第１のキャリービットＣＮ
１を出力し、さらに前記所定の計算サイクルの前記第２
の期間に第２のキャリービットＣＮ２を出力し、前記のモジュロ加算回路が、前記加算回路の第Ｎ番目の
ビットに対応する該加算器の内部キャリービットを選択
するように前記キャリービット選択信号を生成するため
に、前記の与えられるモジュロ値をデコードするデコー
ダを含み、前記モジュロ加算回路が、前記所定の計算サイクルの前
記第１の期間に前記キャリービット・マルチプレクサに
より出力される第１のキャリービットを保持するラッチ
を含み、さらに前記出力回路が、前記の偏位値の符号ビ
ットならびに前記の第１および第２のキャリービットＣ
Ｎ１およびＣＮ２の所定の論理ブール関数に従って前記
の第１および第２の結果の１つを選択して出力する論理
回路を含むことを特徴とする請求項１記載のモジュロ加
算回路。
【請求項６】前記の与えられる偏位値には、該偏位値
の正負を示す符号ビットが含まれ、前記入力値記憶装置が、上限値および下限値をさらに与
え、前記出力回路は、前記の偏位値の符号ビットが、該偏位
値が負であることを示す場合は前記第１の結果Ｒ１を前
記下限値と比較し、前記の偏位値の符号ビットが、該偏
位値が正であることを示す場合は前記第１の結果Ｒ１を
前記上限値と比較して、比較結果信号を出力する比較器
を含み、前記出力回路が、前記の偏位値の符号ビットおよび前記
比較結果信号の所定の論理関数に従って前記の第１およ
び第２の結果の１つを出力する論理回路を含むことを特
徴とする請求項１記載のモジュロ加算回路。
【請求項７】２つの入力ポートおよび出力ポートを有
し、第１の結果Ｒ１を生成する第１の加算回路と、開始値および偏位値を前記の加算回路の２つの入力ポー
トに供給するとともに、モジュロ値を与え、前記偏位値
には、前記偏位値の正負を示す符号ビットが含まれてい
る入力値記憶装置と、前記の第１の加算回路の出力ポートに接続された第１の
入力ポート、第２の入力ポートおよび出力ポートを有
し、第２の結果Ｒ２を生成する第２の加算回路と、前記モジュロ値の１の補数を生成するために前記モジュ
ロ値を反転するインバータと、前記偏位値の符号ビットに従って前記モジュロ値および
前記のモジュロ値の１の補数から１つを選択し、この選
択した値を前記の第２の加算回路の第２の入力ポートに
出力するモジュロ選択マルチプレクサと、前記モジュロ選択マルチプレクサが前記のモジュロ値の
１の補数を選択したとき、前記偏位値の前記符号ビット
により該偏位値が正であることが示された場合には、前
記加算回路がＲ１から前記モジュロ値を引いたものに等
しい前記Ｒ２を算出し、それ以外の場合には、前記加算
回路がＲ１と前記モジュロ値との和に等しい前記Ｒ２を
算出するように、前記第２の加算回路に供給されるＣａ
ｒｒｙ−Ｉｎ（キャリー・イン）値を生成するＣａｒｒ
ｙ−Ｉｎ（キャリー・イン）回路と、選択結果が所定の値の範囲に収まるように前記の第１お
よび第２の結果の１つを選択して出力する出力回路とを
備えたことを特徴とするモジュロ加算回路。
【請求項８】前記の与えられる偏位値には、該偏位値
の正負を示す符号ビットが含まれ、前記入力値記憶装置が、上限値および下限値をさらに与
え、前記出力回路は、前記の偏位値の符号ビットが、該偏位
値が負であることを示す場合は前記第１の結果Ｒ１を前
記下限値と比較し、前記の偏位値の符号ビットが、該偏
位値が正であることを示す場合は前記第１の結果Ｒ１を
前記上限値と比較して、比較結果信号を出力する比較器
を含み、前記出力回路が、前記の偏位値の符号ビットおよび前記
比較結果信号の所定のブール関数に従って前記の第１お
よび第２の結果の１つを出力する論理回路を含むことを
特徴とする請求項７記載のモジュロ加算回路。
【請求項９】モジュロ加算回路の動作方法において、開始値、偏位値およびモジュロ値を前記加算回路に与え
るステップと、所定の計算サイクルの第１の期間と第２の期間を示す順
序信号を与えるステップと、前記所定の計算サイクルの前記第１の期間に第１の結果
Ｒ１を算出するために、当該第１の期間に、前記開始値
および前記偏位値を前記加算回路に供給するステップ
と、前記所定の計算サイクルの前記第１の期間の終わりに前
記第１の結果Ｒ１をレジスタに記憶するステップと、前記所定の計算サイクルの前記第２の期間に第２の結果
Ｒ２を算出するために、当該第２の期間に、前記第１の
結果Ｒ１および前記モジュロ値を前記加算回路に供給す
るステップと、選択結果が所定の範囲内に収まるように、前記所定の計
算サイクルの前記第２の期間が終了する前に前記第１お
よび第２の結果の１つを選択して出力するステップとか
らなることを特徴とするモジュロ加算回路の動作方法。
【請求項１０】前記の与えられる偏位値には、該偏位
値の正負を示す符号ビットが含まれ、前記モジュロ値の１の補数を生成するために前記モジュ
ロ値を反転するステップと、前記所定の計算サイクルの前記第２の期間に、前記偏位
値の符号ビットに従って前記モジュロ値および前記のモ
ジュロ値の１の補数から１つを選択し、その選択した値
を前記加算回路に出力するモジュロ選択ステップと、前記モジュロ選択ステップが前記のモジュロ値の１の補
数を選択したとき、前記偏位値の前記符号ビットにより
該偏位値が正であることが示された場合に、前記加算回
路が前記Ｒ１から前記モジュロ値を引いたものに等しい
前記Ｒ２を算出するように、前記加算回路に供給される
Ｃａｒｒｙ−Ｉｎ（キャリー・イン）値を生成するステ
ップとをさらに備えたことを特徴とする請求項９記載の
モジュロ加算回路の動作方法。
【請求項１１】前記の与えられるモジュロ値の「１」
に設定されているビットの最上位ビット位置に対応する
整数をＮとし、前記の出力される結果のビット長をＭと
し、前記モジュロ加算回路の動作方法が、マスク値を生成するように前記の与えられるモジュロ値
をデコードし、前記マスク値の最下位Ｎ＋１ビットが、
第１の２進値に設定され、前記マスク値の最上位Ｍ−Ｎ
−１ビットが、前記第１の２進値の逆である第２の２進
値に等しく設定されるようにするステップをさらに含
み、前記の選択して出力するステップが、その最下位Ｎ＋１
ビットが前記の選択された結果の最下位Ｎ＋１ビットで
あり、その最上位Ｍ−Ｎ−１ビットが前記開始値の最上
位Ｍ−Ｎ−１ビットであるような値を出力することを特
徴とする請求項９記載のモジュロ加算回路の動作方法。
【請求項１２】前記の与えられる偏位値に該偏位値の
正負を示す符号ビットが含まれ、前記加算回路がＭビッ
トのキャリービットを生成し、さらに前記モジュロ加算
回路の動作方法が、前記所定の計算サイクルの前記第１の期間に前記加算回
路の第Ｎ番目のビットに対応する第１のキャリービット
ＣＮ１を前記加算回路から出力し、さらに前記所定の計
算サイクルの前記第２の期間に前記加算回路の第Ｎ番目
のビットに対応する第２のキャリービットＣＮ２を前記
加算回路から出力するステップと、前記所定の計算サイクルの前記第１の期間に、前記加算
回路により出力される第１のキャリービットＣＮ１を格
納するステップとを含み、さらに、前記の選択して出力するステップが、前記の偏位値の符
号ビットならびに前記の第１および第２のキャリービッ
トＣＮ１およびＣＮ２からなる所定のブール関数に従っ
て前記の第１および第２の結果の１つを選択して出力す
るステップであることを特徴とする請求項１１記載のモ
ジュロ加算回路の動作方法。
【請求項１３】前記の与えられる偏位値に、該偏位値
の正負を示す符号ビットが含まれ、前記の与えられるモジュロ値の「１」に設定されている
ビットの最上位ビット位置に対応する整数をＮとし、前
記の出力される結果のビット長をＭとし、さらに前記モ
ジュロ加算回路の動作方法が、前記所定の計算サイクルの前記第１の期間に前記加算回
路の第Ｎ番目のビットに対応する第１のキャリービット
ＣＮ１を前記加算回路から出力し、さらに前記所定の計
算サイクルの前記第２の期間に前記加算回路の第Ｎ番目
のビットに対応する第２のキャリービットＣＮ２を前記
加算回路から出力するステップと、前記所定の計算サイクルの前記第１の期間に、前記加算
回路により出力される第１のキャリービットＣＮ１を格
納するステップとを含み、さらに、前記の選択して出力するステップが、前記の偏位値の符
号ビットならびに前記の第１および第２のキャリービッ
トＣＮ１およびＣＮ２からなる所定のブール関数に従っ
て前記の第１および第２の結果の１つを選択・出力する
ステップとを含むことを特徴とする請求項９記載のモジ
ュロ加算回路の動作方法。
【請求項１４】前記の与えられる偏位値には、該偏位
値の正負を示す符号ビットが含まれ、さらに前記モジュ
ロ加算回路の動作方法が、上限値および下限値を与えるステップと、前記の偏位値の符号ビットが、該偏位値が負であること
を示す場合は前記第１の結果Ｒ１を前記下限値と比較
し、前記の偏位値の符号ビットが、該偏位値が正である
ことを示す場合は前記第１の結果Ｒ１を前記上限値と比
較して、比較結果信号を出力するステップと、前記の偏位値の符号ビットおよび前記比較結果信号の所
定のブール関数に従って前記の第１および第２の結果の
１つを出力するステップとを含むことを特徴とする請求
項９記載のモジュロ加算回路の動作方法。