JP2625277B2 - メモリアクセス装置 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1615—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using a concurrent pipeline structrure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- Complex Calculations (AREA)
- Memory System (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセス装置、
特にアドレス空間を複数領域（バンク）に分割して、各
領域を並列的にアクセスするアクセス装置に関する。コ
ンピュータシステムの処理速度を向上するには、主記憶
とコンピュータとの間に、超高速動作するメモリいわゆ
るキャッシュメモリを介在させるのが効果的である。コ
ンピュータの平均アクセス時間を、キャッシュメモリの
アクセス時間に相当して高速化することができる。
特にアドレス空間を複数領域（バンク）に分割して、各
領域を並列的にアクセスするアクセス装置に関する。コ
ンピュータシステムの処理速度を向上するには、主記憶
とコンピュータとの間に、超高速動作するメモリいわゆ
るキャッシュメモリを介在させるのが効果的である。コ
ンピュータの平均アクセス時間を、キャッシュメモリの
アクセス時間に相当して高速化することができる。
【０００２】ところで、キャッシュメモリの容量は主記
憶に比べて小さいため、目的とするデータがキャッシュ
メモリ内に存在しない場合（ミスヒット）がしばしば起
こり得る。ミスヒットが発生すると、その都度、キャッ
シュメモリの内容が主記憶の内容で更新されることとな
り、コンピュータの動作速度が主記憶のアクセス速度に
依存して遅くなる不都合がある。
憶に比べて小さいため、目的とするデータがキャッシュ
メモリ内に存在しない場合（ミスヒット）がしばしば起
こり得る。ミスヒットが発生すると、その都度、キャッ
シュメモリの内容が主記憶の内容で更新されることとな
り、コンピュータの動作速度が主記憶のアクセス速度に
依存して遅くなる不都合がある。
【０００３】かかる不都合の対策として、（１）キャッ
シュメモリの容量を大きくする、（２）キャッシングの
アルゴリズムを改善してヒット率を高める、（３）主記
憶にキャッシュメモリのような高速／高性能素子（例え
ばＳＲＡＭ）を採用する、等が考えられる。
シュメモリの容量を大きくする、（２）キャッシングの
アルゴリズムを改善してヒット率を高める、（３）主記
憶にキャッシュメモリのような高速／高性能素子（例え
ばＳＲＡＭ）を採用する、等が考えられる。
【０００４】しかし、（１）はシステムコストの面から
限界があり（２）はミスヒットを少なくすることはでき
るものの絶無化は不可能（３）は主記憶の容量に比例し
てシステムコストが大幅に上昇する、等の問題があっ
て、何れも有効な対策とは言い難いものであった。ここ
で、図２３はマイクロプロセッサのバスサイクルの一例
を示すタイミングチャートであり、ＣＬＫはクロック信
号、ＡＤＤＲＥＳＳはマイクロプロセッサからバス上に
出力されるリードまたはライト用のアドレスデータ、Ｂ
Ｓ＃はバスサイクルの開始を示す制御信号（この信号と
ＣＬＫの論理が取られてアドレスデータがラッチされ
る）、ＤＡＴＡはリード（またはライト）データ、ＤＣ
＃はリードされたデータが有効であること（またはライ
トデータの書き込み完了）を示す信号である。なお、＃
は負論理を示す。
限界があり（２）はミスヒットを少なくすることはでき
るものの絶無化は不可能（３）は主記憶の容量に比例し
てシステムコストが大幅に上昇する、等の問題があっ
て、何れも有効な対策とは言い難いものであった。ここ
で、図２３はマイクロプロセッサのバスサイクルの一例
を示すタイミングチャートであり、ＣＬＫはクロック信
号、ＡＤＤＲＥＳＳはマイクロプロセッサからバス上に
出力されるリードまたはライト用のアドレスデータ、Ｂ
Ｓ＃はバスサイクルの開始を示す制御信号（この信号と
ＣＬＫの論理が取られてアドレスデータがラッチされ
る）、ＤＡＴＡはリード（またはライト）データ、ＤＣ
＃はリードされたデータが有効であること（またはライ
トデータの書き込み完了）を示す信号である。なお、＃
は負論理を示す。
【０００５】この例では、１サイクル（基本サイクル）
が２クロック（Ｔ1、Ｔ2）分の長さに設定されている。
これは、リードサイクルのデータとライトサイクルのデ
ータが、バス上で衝突すること（バスコンフリクト）が
ないようにするためである。すなわち、リード（または
ライト）アドレスをバス上に送出し、ＢＳ＃の変化のタ
イミングでリード（またはライト）アドレスをラッチし
た後、リード（またはライト）データを読み出す（また
は書き込む）といった一連の動作を、２クロック長の基
本サイクルで実行できる。
が２クロック（Ｔ1、Ｔ2）分の長さに設定されている。
これは、リードサイクルのデータとライトサイクルのデ
ータが、バス上で衝突すること（バスコンフリクト）が
ないようにするためである。すなわち、リード（または
ライト）アドレスをバス上に送出し、ＢＳ＃の変化のタ
イミングでリード（またはライト）アドレスをラッチし
た後、リード（またはライト）データを読み出す（また
は書き込む）といった一連の動作を、２クロック長の基
本サイクルで実行できる。
【０００６】このような高速の基本サイクルで読み書き
できるメモリとしては、例えばキャッシュメモリがある
が、一般的な主記憶はこれよりも遅い。例えば、１つの
リード（またはライト）サイクルが４クロックで完結す
る主記憶を考えると、その構成は図２４のようになる。
なお、説明の都合上、キャッシュメモリは省略してあ
る。
できるメモリとしては、例えばキャッシュメモリがある
が、一般的な主記憶はこれよりも遅い。例えば、１つの
リード（またはライト）サイクルが４クロックで完結す
る主記憶を考えると、その構成は図２４のようになる。
なお、説明の都合上、キャッシュメモリは省略してあ
る。
【０００７】かかる構成によるリードまたはライト動作
は、図２５のタイミングチャートに示すように、マイク
ロプロセッサ側の基本サイクルが２クロック（Ｔ1、
Ｔ2）で完了するにも拘わらず、主記憶側ではサイクル
毎に４クロックを要するので、２クロック分のウエイト
サイクル（Ｔ2ａ、Ｔ2ｂ）が発生し、その間マイクロプ
ロセッサの動作が中断する結果、速度向上を図ることが
できなくなる。
は、図２５のタイミングチャートに示すように、マイク
ロプロセッサ側の基本サイクルが２クロック（Ｔ1、
Ｔ2）で完了するにも拘わらず、主記憶側ではサイクル
毎に４クロックを要するので、２クロック分のウエイト
サイクル（Ｔ2ａ、Ｔ2ｂ）が発生し、その間マイクロプ
ロセッサの動作が中断する結果、速度向上を図ることが
できなくなる。
【０００８】
【従来の技術】こうした問題を解決できる従来例とし
て、図２６にその概念図を示すようなものが知られてい
る。この例では、主記憶のアドレス空間を複数に分割
し、その各々を「バンク（ＢＡＮＫ）」と称して使用す
る。
て、図２６にその概念図を示すようなものが知られてい
る。この例では、主記憶のアドレス空間を複数に分割
し、その各々を「バンク（ＢＡＮＫ）」と称して使用す
る。
【０００９】ここで、１つのバンクは、Ｗ×Ｄのアドレ
ス空間を有しており、Ｗが所定のデータ幅（例えば６４
ビットまたは３２ビット）を有するブロック長に相当
し、Ｄがブロック数に相当すると共に、隣接バンクの同
じ高さに位置するブロック同士のアドレスが連続してい
る。すなわち、当該２つのバンクの主記憶に対して、最
下位アドレスから最上位アドレスまでを連続すると、バ
ンク0の最下位ブロック→バンク1の最下位ブロック→バ
ンク0の次位ブロック→バンク1の次位ブロック→バンク
0の次次位ブロック→バンク1の次次位ブロック→……バ
ンク0の最上位ブロック→バンク1の最上位ブロックの順
に連続してアクセスされることになる。
ス空間を有しており、Ｗが所定のデータ幅（例えば６４
ビットまたは３２ビット）を有するブロック長に相当
し、Ｄがブロック数に相当すると共に、隣接バンクの同
じ高さに位置するブロック同士のアドレスが連続してい
る。すなわち、当該２つのバンクの主記憶に対して、最
下位アドレスから最上位アドレスまでを連続すると、バ
ンク0の最下位ブロック→バンク1の最下位ブロック→バ
ンク0の次位ブロック→バンク1の次位ブロック→バンク
0の次次位ブロック→バンク1の次次位ブロック→……バ
ンク0の最上位ブロック→バンク1の最上位ブロックの順
に連続してアクセスされることになる。
【００１０】このようにバンク分けした主記憶を用いる
と、以下に述べるような「パイプライン」動作が可能に
なる。図２７において、バンク0内の任意アドレスを指
定するアドレスデータ（ＢＡＮＫ0アドレス）とバンク1
内の任意アドレスを指定するアドレスデータ（ＢＡＮＫ
1アドレス）とを、基本サイクルＣ1、Ｃ2、Ｃ3、……毎
に交互に繰り返して出力することにより、総バンク数か
ら１基本サイクルを引いたサイクル数（アドレス先出し
数）の経過後、すなわち基本サイクルＣ2以降は、見掛
け上、基本サイクル毎にリード（またはライト）データ
を得ることができる。
と、以下に述べるような「パイプライン」動作が可能に
なる。図２７において、バンク0内の任意アドレスを指
定するアドレスデータ（ＢＡＮＫ0アドレス）とバンク1
内の任意アドレスを指定するアドレスデータ（ＢＡＮＫ
1アドレス）とを、基本サイクルＣ1、Ｃ2、Ｃ3、……毎
に交互に繰り返して出力することにより、総バンク数か
ら１基本サイクルを引いたサイクル数（アドレス先出し
数）の経過後、すなわち基本サイクルＣ2以降は、見掛
け上、基本サイクル毎にリード（またはライト）データ
を得ることができる。
【００１１】したがって、基本サイクルＣi（ｉは１、
２、……）のアドレスに対応したリードデータを、次の
基本サイクルＣi+1で得ることができ、アドレスデータ
の出力動作とリードデータ（またはライトデータ）の読
み出し（または書き込み）動作とを並行的に実行するこ
とができる。その結果、バンク数と同じ段数のパイプラ
イン動作を行うことができ、キャッシュメモリに比べて
速度的に劣る主記憶を、キャッシュメモリ相当に高速化
して使用することができる。
２、……）のアドレスに対応したリードデータを、次の
基本サイクルＣi+1で得ることができ、アドレスデータ
の出力動作とリードデータ（またはライトデータ）の読
み出し（または書き込み）動作とを並行的に実行するこ
とができる。その結果、バンク数と同じ段数のパイプラ
イン動作を行うことができ、キャッシュメモリに比べて
速度的に劣る主記憶を、キャッシュメモリ相当に高速化
して使用することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、かかる
従来のメモリアクセス装置にあっては、バンク数からア
ドレスの先出し数を決定し、その数と同じ段数のアドレ
スパイプラインを実行する（例えばバンク数４の場合は
４段のパイプラインとする）構成となっていたため、
ストライド値を用いてアドレス生成を行う場合や、間
接アドレスによってアドレス生成を行う場合に、同一バ
ンクに対する連続アクセスが発生することがあり、アド
レスパイプラインを実行できないといった問題点があっ
た。
従来のメモリアクセス装置にあっては、バンク数からア
ドレスの先出し数を決定し、その数と同じ段数のアドレ
スパイプラインを実行する（例えばバンク数４の場合は
４段のパイプラインとする）構成となっていたため、
ストライド値を用いてアドレス生成を行う場合や、間
接アドレスによってアドレス生成を行う場合に、同一バ
ンクに対する連続アクセスが発生することがあり、アド
レスパイプラインを実行できないといった問題点があっ
た。
【００１３】一般に、科学技術計算プログラムなどで
は、多数のデータ要素に対して同一の演算内容を繰り返
す演算処理を行うことが多く、次に示すベクトル処理ル
ーチンはその代表的な例である。なお、例はフォートラ
ン表記である。 ステップ００１ ＤＯ ＬＡＢＥＬ Ｉ＝１，１００ ステップ００２ Ｃ（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ） ステップ００３ Ｆ（Ｉ）＝Ｄ（Ｉ）＊Ｅ（Ｉ） ステップ００４ ＬＡＢＥＬ ＣＯＮＴＩＮＵＥ ステップ００１からステップ００４までのＤＯループ
を、Ｉの範囲（１〜１００）だけ繰り返すと共に、それ
ぞれの処理回ごとにＩの値を更新しながら、 Ｃ（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ） Ｆ（Ｉ）＝Ｄ（Ｉ）＊Ｅ（Ｉ） の演算を実行する。例えば１回目の演算は、 Ｃ（１）＝Ａ（１）＋Ｂ（１） Ｆ（１）＝Ｄ（１）＊Ｅ（１） となり、また、１００回目の演算は、 Ｃ（１００）＝Ａ（１００）＋Ｂ（１００） Ｆ（１００）＝Ｄ（１００）＊Ｅ（１００） となる。
は、多数のデータ要素に対して同一の演算内容を繰り返
す演算処理を行うことが多く、次に示すベクトル処理ル
ーチンはその代表的な例である。なお、例はフォートラ
ン表記である。 ステップ００１ ＤＯ ＬＡＢＥＬ Ｉ＝１，１００ ステップ００２ Ｃ（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ） ステップ００３ Ｆ（Ｉ）＝Ｄ（Ｉ）＊Ｅ（Ｉ） ステップ００４ ＬＡＢＥＬ ＣＯＮＴＩＮＵＥ ステップ００１からステップ００４までのＤＯループ
を、Ｉの範囲（１〜１００）だけ繰り返すと共に、それ
ぞれの処理回ごとにＩの値を更新しながら、 Ｃ（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ） Ｆ（Ｉ）＝Ｄ（Ｉ）＊Ｅ（Ｉ） の演算を実行する。例えば１回目の演算は、 Ｃ（１）＝Ａ（１）＋Ｂ（１） Ｆ（１）＝Ｄ（１）＊Ｅ（１） となり、また、１００回目の演算は、 Ｃ（１００）＝Ａ（１００）＋Ｂ（１００） Ｆ（１００）＝Ｄ（１００）＊Ｅ（１００） となる。
【００１４】ここで、上記例示のＤＯループを完結する
には、Ａ（１）からＡ（１００）、Ｂ（１）からＢ（１
００）、Ｄ（１）からＤ（１００）及びＥ（１）からＥ
（１００）といったきわめて多くのオペランドを必要と
する。このためオペランドをアクセスするための効率的
なアドレス生成が求められる。前記またはのアドレ
ス生成方式はかかる多数のオペランドアクセスに好適な
技術である。 ストライド値によるアドレス生成方式 １つ前に出力されたアドレスからの距離を、オペランド
長Ｌ（Ｌは所定アドレス幅で例えば３２ビットまたは６
４ビットでありオペランド単位と言うこともある）の整
数倍の値α（αをストライド値と呼ぶ）で表す生成方式
である。例えばα＝１とした場合には、図２８に示す
「連続オペランド配列」に対応する。すなわち、ベース
アドレスを基準として連続する複数のオペランド０〜４
は、「１」をストライド値として順次に発生するアドレ
スによって、まず、オペランド０、次いでオペランド
１、……というように連続的にアクセスされる。
には、Ａ（１）からＡ（１００）、Ｂ（１）からＢ（１
００）、Ｄ（１）からＤ（１００）及びＥ（１）からＥ
（１００）といったきわめて多くのオペランドを必要と
する。このためオペランドをアクセスするための効率的
なアドレス生成が求められる。前記またはのアドレ
ス生成方式はかかる多数のオペランドアクセスに好適な
技術である。 ストライド値によるアドレス生成方式 １つ前に出力されたアドレスからの距離を、オペランド
長Ｌ（Ｌは所定アドレス幅で例えば３２ビットまたは６
４ビットでありオペランド単位と言うこともある）の整
数倍の値α（αをストライド値と呼ぶ）で表す生成方式
である。例えばα＝１とした場合には、図２８に示す
「連続オペランド配列」に対応する。すなわち、ベース
アドレスを基準として連続する複数のオペランド０〜４
は、「１」をストライド値として順次に発生するアドレ
スによって、まず、オペランド０、次いでオペランド
１、……というように連続的にアクセスされる。
【００１５】あるいは、α＝ｎ（但しｎ≠±１）とした
場合には、図２９に示す「等間隔オペランド配列」に対
応する。すなわち、ベースアドレスを基準として等間隔
に連続する複数のオペランド０〜２は、「ｎ」をストラ
イド値として順次に発生するアドレスによって、まず、
オペランド０、次いでオペランド１、……というように
連続的にアクセスされる。 間接アドレスによるアドレス生成方式 ベースアドレスからの距離（この方式ではオフセット値
と言う）をオペランド長Ｌの整数倍で表す生成方式であ
る。前者の方式では全てのオペランドに対して共通のス
トライド値を持つが、この方式ではオペランド毎に固有
のオフセット値を持つ。図３０において、ＶＲはオフセ
ットレジスタである。このＶＲには、アクセスすべきオ
ペランド毎のオフセット値０〜３が格納されており、オ
フセット０の内容に基づいてオペランド０をアクセス
し、次いでオフセット１の内容に基づいてオペランド１
をアクセスし、……という動作を繰返すことにより「間
接アドレス配列」のメモリアクセスを行う。オフセット
値はアドレス生成中、動的に変化する。
場合には、図２９に示す「等間隔オペランド配列」に対
応する。すなわち、ベースアドレスを基準として等間隔
に連続する複数のオペランド０〜２は、「ｎ」をストラ
イド値として順次に発生するアドレスによって、まず、
オペランド０、次いでオペランド１、……というように
連続的にアクセスされる。 間接アドレスによるアドレス生成方式 ベースアドレスからの距離（この方式ではオフセット値
と言う）をオペランド長Ｌの整数倍で表す生成方式であ
る。前者の方式では全てのオペランドに対して共通のス
トライド値を持つが、この方式ではオペランド毎に固有
のオフセット値を持つ。図３０において、ＶＲはオフセ
ットレジスタである。このＶＲには、アクセスすべきオ
ペランド毎のオフセット値０〜３が格納されており、オ
フセット０の内容に基づいてオペランド０をアクセス
し、次いでオフセット１の内容に基づいてオペランド１
をアクセスし、……という動作を繰返すことにより「間
接アドレス配列」のメモリアクセスを行う。オフセット
値はアドレス生成中、動的に変化する。
【００１６】ところが、これらの各方式によりアドレス
を生成して、バンク数分のアドレス先出し処理を行う
際、次の条件を満足するとパイプライン上の不都合（同
一バンクに対する連続アクセス）を生ずることがある。
例えば、バンク幅とオペランド単位が等しく、しかもバ
ンク数とストライド値が一致する場合である。図３１は
オペランド単位とバンク幅が共に６４ビットで、且つ、
バンク数とストライド値が共に「４」の場合のアクセス
状態図である。また、図３２（ａ）はオペランド単位と
バンク幅が共に６４ビットで、且つ、バンク数とストラ
イド値が共に「２」の場合のアクセス状態図である。ハ
ッチングで示す部分がアクセスすべきオペランド（ｏｐ
１、ｏｐ２、ｏｐ３）であり、これらのオペランドは同
一バンク（ＢＡＮＫ0）に属している。
を生成して、バンク数分のアドレス先出し処理を行う
際、次の条件を満足するとパイプライン上の不都合（同
一バンクに対する連続アクセス）を生ずることがある。
例えば、バンク幅とオペランド単位が等しく、しかもバ
ンク数とストライド値が一致する場合である。図３１は
オペランド単位とバンク幅が共に６４ビットで、且つ、
バンク数とストライド値が共に「４」の場合のアクセス
状態図である。また、図３２（ａ）はオペランド単位と
バンク幅が共に６４ビットで、且つ、バンク数とストラ
イド値が共に「２」の場合のアクセス状態図である。ハ
ッチングで示す部分がアクセスすべきオペランド（ｏｐ
１、ｏｐ２、ｏｐ３）であり、これらのオペランドは同
一バンク（ＢＡＮＫ0）に属している。
【００１７】したがって、アドレス先出しにより、ｏｐ
１、ｏｐ２、ｏｐ３の間でアドレス競合が発生するか
ら、図３１及び図３２（ａ）何れの場合も正常なパイプ
ライン動作を期待できないという欠点がある。なお、図
３２（ｂ）は、同図（ａ）に対してオペランド単位だけ
が異なる（６４ビット→３２ビット）場合の状態図であ
る。この場合、バンクを切換えながらｏｐ０、ｏｐ２、
ｏｐ３をアクセスできるので、上記不都合を生じること
はない。
１、ｏｐ２、ｏｐ３の間でアドレス競合が発生するか
ら、図３１及び図３２（ａ）何れの場合も正常なパイプ
ライン動作を期待できないという欠点がある。なお、図
３２（ｂ）は、同図（ａ）に対してオペランド単位だけ
が異なる（６４ビット→３２ビット）場合の状態図であ
る。この場合、バンクを切換えながらｏｐ０、ｏｐ２、
ｏｐ３をアクセスできるので、上記不都合を生じること
はない。
【００１８】そこで、本発明は、物理的なバンク数に拘
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことを目的としている。
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことを目的としている。
【００１９】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、主記憶のア
ドレス空間を所定のデータ幅でアドレス順に等間隔に区
切り、該区切られたブロックをグループ化してｎ個のバ
ンクを構成すると共に、前記所定のデータ幅若しくは該
データ幅の半分の長さのオペランドを前記ブロックに格
納し、該オペランド長にストライド値を乗じた距離で、
パイプライン的なデータアクセスを実行するメモリアク
セス装置において、前記オペランド長が６４ビットの場
合で、前記ｎ＝２の場合には、前記ストライド値の２進
化コードの下位１ビットの値に応じて、前記パイプライ
ン段数を１段、２段のいずれかに設定するパイプライン
段数設定手段を備えたことを特徴とする。または、主記
憶のアドレス空間を所定のデータ幅でアドレス順に等間
隔に区切り、該区切られたブロックをグループ化してｎ
個のバンクを構成すると共に、前記所定のデータ幅若し
くは該データ幅の半分の長さのオペランドを前記ブロッ
クに格納し、該オペランド長にストライド値を乗じた距
離で、パイプライン的なデータアクセスを実行するメモ
リアクセス装置において、前記オペランド長が６４ビッ
トの場合で、前記ｎ＝４の場合には、前記ストライド値
の２進化コードの下位２ビットの値に応じて、前記パイ
プライン段数を１段、２段、４段のいずれかに設定する
パイプライン段数設定手段を備えたことを特徴とする。
または、主記憶のアドレス空間を所定のデータ幅でアド
レス順に等間隔に区切り、該区切られたブロックをグル
ープ化してｎ個のバンクを構成すると共に、前記所定の
データ幅若しくは該データ幅の半分の長さのオペランド
を前記ブロックに格納し、該オペランド長にストライド
値を乗じた距離で、パイプライン的なデータアクセスを
実行するメモリアクセス装置において、前記オペランド
長が３２ビットの場合で、前記ｎ＝２の場合には、前記
ストライド値の２進化コードの下位２ビットの値に応じ
て、前記パイプライン段数を１段、２段のいずれかに設
定するパイプライン段数設定手段を備えたことを特徴と
する。 または、主記憶のアドレス空間を所定のデータ幅
でアドレス順に等間隔に区切り、該区切られたブロック
をグループ化してｎ個のバンクを構成すると共に、前 記
所定のデータ幅若しくは該データ幅の半分の長さのオペ
ランドを前記ブロックに格納し、該オペランド長にスト
ライド値を乗じた距離で、パイプライン的なデータアク
セスを実行するメモリアクセス装置において、前記オペ
ランド長が３２ビットの場合で、前記ｎ＝４の場合に
は、前記ストライド値の２進化コードの下位３ビットの
値に応じて、前記パイプライン段数を１段、２段、４段
のいずれかに設定するパイプライン段数設定手段を備え
たことを特徴とする。
成するためその原理図を図１に示すように、主記憶のア
ドレス空間を所定のデータ幅でアドレス順に等間隔に区
切り、該区切られたブロックをグループ化してｎ個のバ
ンクを構成すると共に、前記所定のデータ幅若しくは該
データ幅の半分の長さのオペランドを前記ブロックに格
納し、該オペランド長にストライド値を乗じた距離で、
パイプライン的なデータアクセスを実行するメモリアク
セス装置において、前記オペランド長が６４ビットの場
合で、前記ｎ＝２の場合には、前記ストライド値の２進
化コードの下位１ビットの値に応じて、前記パイプライ
ン段数を１段、２段のいずれかに設定するパイプライン
段数設定手段を備えたことを特徴とする。または、主記
憶のアドレス空間を所定のデータ幅でアドレス順に等間
隔に区切り、該区切られたブロックをグループ化してｎ
個のバンクを構成すると共に、前記所定のデータ幅若し
くは該データ幅の半分の長さのオペランドを前記ブロッ
クに格納し、該オペランド長にストライド値を乗じた距
離で、パイプライン的なデータアクセスを実行するメモ
リアクセス装置において、前記オペランド長が６４ビッ
トの場合で、前記ｎ＝４の場合には、前記ストライド値
の２進化コードの下位２ビットの値に応じて、前記パイ
プライン段数を１段、２段、４段のいずれかに設定する
パイプライン段数設定手段を備えたことを特徴とする。
または、主記憶のアドレス空間を所定のデータ幅でアド
レス順に等間隔に区切り、該区切られたブロックをグル
ープ化してｎ個のバンクを構成すると共に、前記所定の
データ幅若しくは該データ幅の半分の長さのオペランド
を前記ブロックに格納し、該オペランド長にストライド
値を乗じた距離で、パイプライン的なデータアクセスを
実行するメモリアクセス装置において、前記オペランド
長が３２ビットの場合で、前記ｎ＝２の場合には、前記
ストライド値の２進化コードの下位２ビットの値に応じ
て、前記パイプライン段数を１段、２段のいずれかに設
定するパイプライン段数設定手段を備えたことを特徴と
する。 または、主記憶のアドレス空間を所定のデータ幅
でアドレス順に等間隔に区切り、該区切られたブロック
をグループ化してｎ個のバンクを構成すると共に、前 記
所定のデータ幅若しくは該データ幅の半分の長さのオペ
ランドを前記ブロックに格納し、該オペランド長にスト
ライド値を乗じた距離で、パイプライン的なデータアク
セスを実行するメモリアクセス装置において、前記オペ
ランド長が３２ビットの場合で、前記ｎ＝４の場合に
は、前記ストライド値の２進化コードの下位３ビットの
値に応じて、前記パイプライン段数を１段、２段、４段
のいずれかに設定するパイプライン段数設定手段を備え
たことを特徴とする。
【００２０】
【作用】本発明では、同一バンクを連続してアクセスす
るようなアドレスの生成時に、パイプライン段数が物理
的なバンク数に拘らず柔軟に設定され、アドレス競合を
回避してパイプライン動作上の不都合が排除される。
るようなアドレスの生成時に、パイプライン段数が物理
的なバンク数に拘らず柔軟に設定され、アドレス競合を
回避してパイプライン動作上の不都合が排除される。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。原理説明 まず、本実施例の原理を説明すると、図２〜図４は「物
理的」なパイプライン段数をそれぞれ１段、２段、４段
とする各種パイプラインの構成例であり、各図のバンク
数は、所定の条件満足時を除き物理的パイプライン数に
対応している。すなわち図２の構成では１つのバンク
（ＢＡＮＫ0）からなる主記憶を有し、図３の構成では
２つのバンク（ＢＡＮＫ0、ＢＡＮＫ1）からなる主記憶
を有し、また、図４の構成では４つのバンク（ＢＡＮＫ
0、ＢＡＮＫ1、ＢＡＮＫ2、ＢＡＮＫ3）からなる主記憶
を有している。
する。原理説明 まず、本実施例の原理を説明すると、図２〜図４は「物
理的」なパイプライン段数をそれぞれ１段、２段、４段
とする各種パイプラインの構成例であり、各図のバンク
数は、所定の条件満足時を除き物理的パイプライン数に
対応している。すなわち図２の構成では１つのバンク
（ＢＡＮＫ0）からなる主記憶を有し、図３の構成では
２つのバンク（ＢＡＮＫ0、ＢＡＮＫ1）からなる主記憶
を有し、また、図４の構成では４つのバンク（ＢＡＮＫ
0、ＢＡＮＫ1、ＢＡＮＫ2、ＢＡＮＫ3）からなる主記憶
を有している。
【００２２】これらの主記憶は、メモリ制御回路やアド
レスバス及びデータバスを介してマイクロコントローラ
等のメモリアクセス装置に接続しており、メモリアクセ
ス装置には、例えばバンク数通知用の外部端子Ｔ0、Ｔ1
（バンク数設定用のレジスタでもよい）が設けられ、主
記憶のバンク数が外部から通知できるようになってい
る。図５はバンク数と外部端子Ｔ0、Ｔ1の設定との関係
を示す図であり、Ｔ0、Ｔ1をそれぞれ高電位側電源ＶH
（ＶHは論理１に相当する電位）または低電位側電源ＶL
（ＶLは論理０に相当する電位）に選択的に接続し、２
ビット分の情報で４通りのバンク数（２0＝バンク数
１、２1＝バンク数２、２2＝バンク数４、２3＝リザー
ブとして確保）を表現する。
レスバス及びデータバスを介してマイクロコントローラ
等のメモリアクセス装置に接続しており、メモリアクセ
ス装置には、例えばバンク数通知用の外部端子Ｔ0、Ｔ1
（バンク数設定用のレジスタでもよい）が設けられ、主
記憶のバンク数が外部から通知できるようになってい
る。図５はバンク数と外部端子Ｔ0、Ｔ1の設定との関係
を示す図であり、Ｔ0、Ｔ1をそれぞれ高電位側電源ＶH
（ＶHは論理１に相当する電位）または低電位側電源ＶL
（ＶLは論理０に相当する電位）に選択的に接続し、２
ビット分の情報で４通りのバンク数（２0＝バンク数
１、２1＝バンク数２、２2＝バンク数４、２3＝リザー
ブとして確保）を表現する。
【００２３】このような主記憶に対し、ベースアドレス
とストライド値によるアドレス生成方式を適用する場
合、前述の不具合が生ずることがある。そこで、本実施
例では、「主記憶のバンク数」「ストライド値」及び
「オペランド長」に基づいて、メモリアクセス装置側か
ら見た場合の見掛け上のバンク数（以下、論理バンク数
と言う）を導き、この論理バンク数に対応したパイプラ
イン段数を、アドレス生成方式ごとに設定する。 ストライド値によるアドレス生成方式 図６、図７はそれぞれオペランド長が６４ビットの場合
と３２ビットの場合の設定パイプライン数を示す図であ
る。図中のバンク数（１、２及び４）は主記憶上の「物
理的」なバンク数であり、設定されたパイプライン段数
は論理バンク数に対応する。
とストライド値によるアドレス生成方式を適用する場
合、前述の不具合が生ずることがある。そこで、本実施
例では、「主記憶のバンク数」「ストライド値」及び
「オペランド長」に基づいて、メモリアクセス装置側か
ら見た場合の見掛け上のバンク数（以下、論理バンク数
と言う）を導き、この論理バンク数に対応したパイプラ
イン段数を、アドレス生成方式ごとに設定する。 ストライド値によるアドレス生成方式 図６、図７はそれぞれオペランド長が６４ビットの場合
と３２ビットの場合の設定パイプライン数を示す図であ
る。図中のバンク数（１、２及び４）は主記憶上の「物
理的」なバンク数であり、設定されたパイプライン段数
は論理バンク数に対応する。
【００２４】まず、図６を参照しながら、６４ビットオ
ペランドの場合の設定パイプライン段数を説明する。 （１ａ） 物理的なバンク数が「１」の場合には、仮想
バンク数も「１」である。したがって、この場合パイプ
ラインの段数を全て「１」に設定する。 （１ｂ） 物理的なバンク数が「２」の場合には、スト
ライド値の下位１ビットに応じてパイプラインの段数を
「１」または「２」に設定する。具体的には、当該ビッ
トが”０”であれば「１」段に、または、当該ビット
が”１”であれば「２」段に設定する。すなわち、スト
ライド値が偶数であれば「１」段に、奇数であれば
「２」段に設定する。 （１ｃ） 物理的なバンク数が「４」の場合には、スト
ライド値の下位２ビットに応じてパイプラインの段数を
「１」「２」または「４」段に設定する。具体的には、
当該ビットが”００”であれば「１」段に、”１０”で
あれば「２」段に、それ以外、すなわち”０１”また
は”１１”であれば「４」段に設定する。
ペランドの場合の設定パイプライン段数を説明する。 （１ａ） 物理的なバンク数が「１」の場合には、仮想
バンク数も「１」である。したがって、この場合パイプ
ラインの段数を全て「１」に設定する。 （１ｂ） 物理的なバンク数が「２」の場合には、スト
ライド値の下位１ビットに応じてパイプラインの段数を
「１」または「２」に設定する。具体的には、当該ビッ
トが”０”であれば「１」段に、または、当該ビット
が”１”であれば「２」段に設定する。すなわち、スト
ライド値が偶数であれば「１」段に、奇数であれば
「２」段に設定する。 （１ｃ） 物理的なバンク数が「４」の場合には、スト
ライド値の下位２ビットに応じてパイプラインの段数を
「１」「２」または「４」段に設定する。具体的には、
当該ビットが”００”であれば「１」段に、”１０”で
あれば「２」段に、それ以外、すなわち”０１”また
は”１１”であれば「４」段に設定する。
【００２５】次に、図７を参照しながら、３２ビットオ
ペランドの場合の設定パイプライン段数を説明する。 （２ａ） 物理的なバンク数が「１」の場合には、仮想
バンク数も「１」である。したがって、この場合パイプ
ラインの段数を全て「１」に設定する。 （２ｂ） 物理的なバンク数が「２」の場合には、スト
ライド値の下位２ビットに応じてパイプラインの段数を
「１」または「２」に設定することを基本とする。但
し、連続オペランド配列（ストライド値＝±１）の場合
は、３２ビットオペランド×２で６４ビットアクセスが
可能なので例外として扱う。
ペランドの場合の設定パイプライン段数を説明する。 （２ａ） 物理的なバンク数が「１」の場合には、仮想
バンク数も「１」である。したがって、この場合パイプ
ラインの段数を全て「１」に設定する。 （２ｂ） 物理的なバンク数が「２」の場合には、スト
ライド値の下位２ビットに応じてパイプラインの段数を
「１」または「２」に設定することを基本とする。但
し、連続オペランド配列（ストライド値＝±１）の場合
は、３２ビットオペランド×２で６４ビットアクセスが
可能なので例外として扱う。
【００２６】具体的には、ストライド値が±１以外で、
且つストライド値の下位２ビットが”００”または下位
１ビットが”１”であれば「１」段に、または、ストラ
イド値が＋１あるいは−１で、且つストライド値の下位
２ビットが”１０”であれば「２」段に設定する。 （２ｃ） 物理的なバンク数が「４」の場合には、スト
ライド値の下位３ビットに応じてパイプラインの段数を
「１」「２」または「４」に設定することを基本とす
る。但し、連続オペランド配列（ストライド値＝±１）
の場合は、３２ビットオペランド×２で６４ビットアク
セスが可能なので例外として扱う。
且つストライド値の下位２ビットが”００”または下位
１ビットが”１”であれば「１」段に、または、ストラ
イド値が＋１あるいは−１で、且つストライド値の下位
２ビットが”１０”であれば「２」段に設定する。 （２ｃ） 物理的なバンク数が「４」の場合には、スト
ライド値の下位３ビットに応じてパイプラインの段数を
「１」「２」または「４」に設定することを基本とす
る。但し、連続オペランド配列（ストライド値＝±１）
の場合は、３２ビットオペランド×２で６４ビットアク
セスが可能なので例外として扱う。
【００２７】具体的には、ストライド値が±１以外で、
且つストライド値の下位３ビットが”０００”または下
位１ビットが”１”であれば「１」段に、または、スト
ライド値が±１以外で、且つストライド値の下位３ビッ
トが”１００”であれば「２」段に、または、ストライ
ド値が＋１あるいは−１で、且つストライド値の下位２
ビットが”１０”であれば「４」段に設定する。
且つストライド値の下位３ビットが”０００”または下
位１ビットが”１”であれば「１」段に、または、スト
ライド値が±１以外で、且つストライド値の下位３ビッ
トが”１００”であれば「２」段に、または、ストライ
ド値が＋１あるいは−１で、且つストライド値の下位２
ビットが”１０”であれば「４」段に設定する。
【００２８】図８〜図１３は上記の条件によって設定さ
れたアドレスパイプラインの摸式図であり、図８〜図１
０は６４ビットオペランド時（図６参照）に対応し、図
１１〜図１３は３２ビットオペランド時（図７参照）に
対応する。なお、これらの図では、左下がりのハッチン
グで出力アドレスを、また、左下がりと右下がりのハッ
チングでアクセス対象のオペランドを表現している。
れたアドレスパイプラインの摸式図であり、図８〜図１
０は６４ビットオペランド時（図６参照）に対応し、図
１１〜図１３は３２ビットオペランド時（図７参照）に
対応する。なお、これらの図では、左下がりのハッチン
グで出力アドレスを、また、左下がりと右下がりのハッ
チングでアクセス対象のオペランドを表現している。
【００２９】図８において、物理的なバンク数が１のと
き、設定パイプライン段数（Ｐｉｐｌｉｎｅ）が「１」
固定となる。図９において、物理的なバンク数が２のと
き、ストライド値によって「１」または「２」段が選択
される。図１０において、物理的なバンク数が４のと
き、ストライド値によって「１」「２」または「４」段
が選択される。以上は、６４ビットオペランドの場合で
ある。
き、設定パイプライン段数（Ｐｉｐｌｉｎｅ）が「１」
固定となる。図９において、物理的なバンク数が２のと
き、ストライド値によって「１」または「２」段が選択
される。図１０において、物理的なバンク数が４のと
き、ストライド値によって「１」「２」または「４」段
が選択される。以上は、６４ビットオペランドの場合で
ある。
【００３０】図１１において、物理的なバンク数が１の
とき、ストライド値１で且つ６４ビットアクセスの場合
と、ストライド値２で且つ３２ビットアクセスの場合の
双方で、パイプライン段数が「１」固定となる。図１２
において、物理的なバンク数が２のとき、ストライド値
１で且つ６４ビットアクセスの場合と、ストライド値２
で且つ３２ビットアクセスの場合の双方で、パイプライ
ン段数が「２」固定となり、または、ストライド値３で
且つ３２ビットアクセスの場合に「１」固定となる。図
１３において、物理的なバンク数が４のとき、ストライ
ド値１で且つ６４ビットアクセスの場合と、ストライド
値２で且つ３２ビットアクセスの場合の双方で、パイプ
ライン段数が「４」固定となり、または、ストライド値
３あるいは４で且つ３２ビットアクセスの場合に「１」
（ストライド値３のとき）または「２」（ストライド値
４のとき）固定となる。以上は、３２ビットオペランド
の場合である。 間接アドレスによるアドレス生成方式 図１４、図１５はベースアドレス及び間接値によるアド
レス生成の一例を示す摸式図である。図からも明らかな
ように、この生成方式ではオペランド配列（ｏｐ１、ｏ
ｐ２、……）に規則性が見られない。したがって、かか
る生成方式においては、バンク制御回路でのアドレスの
ラッチを可能とするために、アドレスの先出し数、すな
わちパイプライン段数を「１」に固定する。
とき、ストライド値１で且つ６４ビットアクセスの場合
と、ストライド値２で且つ３２ビットアクセスの場合の
双方で、パイプライン段数が「１」固定となる。図１２
において、物理的なバンク数が２のとき、ストライド値
１で且つ６４ビットアクセスの場合と、ストライド値２
で且つ３２ビットアクセスの場合の双方で、パイプライ
ン段数が「２」固定となり、または、ストライド値３で
且つ３２ビットアクセスの場合に「１」固定となる。図
１３において、物理的なバンク数が４のとき、ストライ
ド値１で且つ６４ビットアクセスの場合と、ストライド
値２で且つ３２ビットアクセスの場合の双方で、パイプ
ライン段数が「４」固定となり、または、ストライド値
３あるいは４で且つ３２ビットアクセスの場合に「１」
（ストライド値３のとき）または「２」（ストライド値
４のとき）固定となる。以上は、３２ビットオペランド
の場合である。 間接アドレスによるアドレス生成方式 図１４、図１５はベースアドレス及び間接値によるアド
レス生成の一例を示す摸式図である。図からも明らかな
ように、この生成方式ではオペランド配列（ｏｐ１、ｏ
ｐ２、……）に規則性が見られない。したがって、かか
る生成方式においては、バンク制御回路でのアドレスの
ラッチを可能とするために、アドレスの先出し数、すな
わちパイプライン段数を「１」に固定する。
【００３１】以上のことから本実施例によれば、物理的
なバンク数に拘らず、適切なアドレスパイプライン段数
を柔軟に設定することができる。したがって、ストラ
イド値を用いてアドレス生成を行う場合や、間接アド
レスによってアドレス生成を行う場合のパイプライン段
数を最適化でき、その結果、キャッシュメモリに比べて
速度的に劣る主記憶を、あらゆる条件下でキャッシュメ
モリ相当に高速化して使用することができるという効果
を得ることができる。実施例 図１６〜図２２は本発明に係るメモリアクセス装置の一
実施例を示す図である。
なバンク数に拘らず、適切なアドレスパイプライン段数
を柔軟に設定することができる。したがって、ストラ
イド値を用いてアドレス生成を行う場合や、間接アド
レスによってアドレス生成を行う場合のパイプライン段
数を最適化でき、その結果、キャッシュメモリに比べて
速度的に劣る主記憶を、あらゆる条件下でキャッシュメ
モリ相当に高速化して使用することができるという効果
を得ることができる。実施例 図１６〜図２２は本発明に係るメモリアクセス装置の一
実施例を示す図である。
【００３２】まず、構成を説明する。図１６はアドレス
パイプライン決定回路の構成図であり、この回路は、ア
ドレスレジスタ１０、比較器１１、命令デコーダ１２、
外部端子１３及びアドレスパイプライン段数設定部（ア
ドレスパイプライン段数設定手段）１４を含む。アドレ
スレジスタ１０は、ストライド値の下位ｎビットを通知
し、比較器１１は、アドレス生成用レジスタ１０からの
ストライド値と連続オペランド配列を示す基準ストライ
ド値（±１）との一致／不一致を判定し、命令デコーダ
１２は、メモリアクセスの命令をデコードして、オペラ
ンド長の区別（例えば６４ビットか３２ビットかの区
別）を通知すると共に、アドレス生成方式の区別（スト
ライド値による生成方式か間接値による生成方式かの区
別）を通知し、外部端子１３は、物理的なバンク数（Ｂ
ＡＮＫ0、ＢＡＮＫ1、……、ＢＡＮＫm-1）を通知し、
アドレスパイプライン段数設定部１４は、これらの各通
知情報、すなわち、アドレス生成方式を示す情報
（Ｄ1）、オペランド長を示す情報（Ｄ2）、連続オペラ
ンド配列であるか否かを示す情報（Ｄ3）、物理的なバ
ンク数を示す情報（Ｄ4）、ストライド値の下位ｎビッ
トの情報（Ｄ5）、に基づいて「１」〜「ｋ」のパイプ
ライン段数を選択的に設定する。
パイプライン決定回路の構成図であり、この回路は、ア
ドレスレジスタ１０、比較器１１、命令デコーダ１２、
外部端子１３及びアドレスパイプライン段数設定部（ア
ドレスパイプライン段数設定手段）１４を含む。アドレ
スレジスタ１０は、ストライド値の下位ｎビットを通知
し、比較器１１は、アドレス生成用レジスタ１０からの
ストライド値と連続オペランド配列を示す基準ストライ
ド値（±１）との一致／不一致を判定し、命令デコーダ
１２は、メモリアクセスの命令をデコードして、オペラ
ンド長の区別（例えば６４ビットか３２ビットかの区
別）を通知すると共に、アドレス生成方式の区別（スト
ライド値による生成方式か間接値による生成方式かの区
別）を通知し、外部端子１３は、物理的なバンク数（Ｂ
ＡＮＫ0、ＢＡＮＫ1、……、ＢＡＮＫm-1）を通知し、
アドレスパイプライン段数設定部１４は、これらの各通
知情報、すなわち、アドレス生成方式を示す情報
（Ｄ1）、オペランド長を示す情報（Ｄ2）、連続オペラ
ンド配列であるか否かを示す情報（Ｄ3）、物理的なバ
ンク数を示す情報（Ｄ4）、ストライド値の下位ｎビッ
トの情報（Ｄ5）、に基づいて「１」〜「ｋ」のパイプ
ライン段数を選択的に設定する。
【００３３】図１７は、本実施例におけるタイミングシ
ーケンサの概念図である。この図では、例えば１、２及
び４の各バンク数に対応した３つのパイプライン部２
１、２２、２３を備え、それぞれのパイプライン部２
１、２２、２３は、アドレス先出し部分（左下がりハッ
チング）、アドレスとデータの処理部分（クロスハッチ
ング）、及び、パイプライン段数分のデータ処理部分
（右下がりハッチング）を備える。アドレス先出し部分
とデータ処理部分は１個を含む複数のユニットからな
り、ユニットの数は、上記のアドレスパイプライン段数
設定部１４によって設定されたパイプライン段数「１」
「２」「４」に対応する。
ーケンサの概念図である。この図では、例えば１、２及
び４の各バンク数に対応した３つのパイプライン部２
１、２２、２３を備え、それぞれのパイプライン部２
１、２２、２３は、アドレス先出し部分（左下がりハッ
チング）、アドレスとデータの処理部分（クロスハッチ
ング）、及び、パイプライン段数分のデータ処理部分
（右下がりハッチング）を備える。アドレス先出し部分
とデータ処理部分は１個を含む複数のユニットからな
り、ユニットの数は、上記のアドレスパイプライン段数
設定部１４によって設定されたパイプライン段数「１」
「２」「４」に対応する。
【００３４】例えば、設定パイプライン段数が「４」の
場合には、４つのアドレスを先出しするので、４つのア
ドレス先出し部分と、アドレスの先出しを終えた後でメ
モリアクセスの要求がある間にアドレスとデータの処理
を行うための１つのデータ処理部分と、要求が無くなっ
た後に先出ししている４つのデータを処理するための４
つのデータ処理部分と、を備える。
場合には、４つのアドレスを先出しするので、４つのア
ドレス先出し部分と、アドレスの先出しを終えた後でメ
モリアクセスの要求がある間にアドレスとデータの処理
を行うための１つのデータ処理部分と、要求が無くなっ
た後に先出ししている４つのデータを処理するための４
つのデータ処理部分と、を備える。
【００３５】図１８は「ストライド値によるアドレス生
成方式」と「間接値によるアドレス生成方式」の双方を
適用したアドレス生成のブロック図である。 「ストライド値によるアドレス生成方式」の場合 セレクタによって「ストライド値」を選択する。通常は
このストライド値にオペランド長を乗算した値がベース
アドレスへの「加算値」となる。加算値はアドレス生成
の間一定の値である。しかし、連続オペランド配列で且
つオペランド長が外部データバスの半分であればデータ
バス幅分のアクセスが可能であり、データバス幅を乗算
した値がベースアドレスへの「加算値」となる。なお、
ベースアドレスの開始アドレスやオペランドの個数によ
ってはオペランドを１個しかアクセスできない場合もあ
るので、加算値は動的に変化する。
成方式」と「間接値によるアドレス生成方式」の双方を
適用したアドレス生成のブロック図である。 「ストライド値によるアドレス生成方式」の場合 セレクタによって「ストライド値」を選択する。通常は
このストライド値にオペランド長を乗算した値がベース
アドレスへの「加算値」となる。加算値はアドレス生成
の間一定の値である。しかし、連続オペランド配列で且
つオペランド長が外部データバスの半分であればデータ
バス幅分のアクセスが可能であり、データバス幅を乗算
した値がベースアドレスへの「加算値」となる。なお、
ベースアドレスの開始アドレスやオペランドの個数によ
ってはオペランドを１個しかアクセスできない場合もあ
るので、加算値は動的に変化する。
【００３６】このように、出力アドレスは、ベースアド
レスと「加算値」とによって作られるが、１回目の出力
アドレスはベースアドレスそのものであり、加算器（略
号、ＡＤＤ）では加算しない。２回目以降はＡＤＤから
の出力値をベースアドレスとし、ストライド値によって
作られる加算値を加えていく。 「間接値によるアドレス生成方式」の場合 セレクタによって「間接値」を選択する。この間接値は
アドレスの生成数だけ格納されており、各々の間接値に
オペランド長を乗算した値がベースアドレスへの各々の
「加算値」となる。加算値はアドレス生成の間、常に変
動する。
レスと「加算値」とによって作られるが、１回目の出力
アドレスはベースアドレスそのものであり、加算器（略
号、ＡＤＤ）では加算しない。２回目以降はＡＤＤから
の出力値をベースアドレスとし、ストライド値によって
作られる加算値を加えていく。 「間接値によるアドレス生成方式」の場合 セレクタによって「間接値」を選択する。この間接値は
アドレスの生成数だけ格納されており、各々の間接値に
オペランド長を乗算した値がベースアドレスへの各々の
「加算値」となる。加算値はアドレス生成の間、常に変
動する。
【００３７】出力アドレスは、ベースアドレスに各々の
「加算値」を毎回加算することによって作られる。な
お、この方式ではストライド値のようにＡＤＤからの出
力を戻すことはしない。また、本実施例では、図１９に
示すように、オペランド数を設定するレジスタの値をメ
モリアクセスの度に１だけデクリメントし、あるいは、
連続オペランドの場合には１回のメモリアクセスでアク
セスした数だけまとめてデクリメントする。
「加算値」を毎回加算することによって作られる。な
お、この方式ではストライド値のようにＡＤＤからの出
力を戻すことはしない。また、本実施例では、図１９に
示すように、オペランド数を設定するレジスタの値をメ
モリアクセスの度に１だけデクリメントし、あるいは、
連続オペランドの場合には１回のメモリアクセスでアク
セスした数だけまとめてデクリメントする。
【００３８】図２０は上記の２つのアドレス生成方式に
よって作られたアドレスの出力タイミングチャートであ
る。一般に、アドレス先出しを行わないシステムでは、
アドレスの切り替えタイミングを、その出力アドレスに
対するデータの処理完了通知ＤＣ＃の受け付けを待って
規定するが、本実施例では、メモリアクセス装置から見
える主記憶のバンク数分のアドレスについては、アドレ
スのデータ処理を待たずに出力する。
よって作られたアドレスの出力タイミングチャートであ
る。一般に、アドレス先出しを行わないシステムでは、
アドレスの切り替えタイミングを、その出力アドレスに
対するデータの処理完了通知ＤＣ＃の受け付けを待って
規定するが、本実施例では、メモリアクセス装置から見
える主記憶のバンク数分のアドレスについては、アドレ
スのデータ処理を待たずに出力する。
【００３９】これには、アドレスパイプライン段数設定
回路１４によって決められたパイプライン段数、すなわ
ち先出しアドレス数分だけ、アドレスの切換えタイミン
グに擬似ＤＣ＃を与えて予めアドレスを出力し、その
後、実際のＤＣ＃に応答してアドレスを切り換えればよ
い。例えば、図２１に示すように、選択タイミングシー
ケンサの各アドレス先出し部分ごとに擬似ＤＣ＃を発生
すればよい。
回路１４によって決められたパイプライン段数、すなわ
ち先出しアドレス数分だけ、アドレスの切換えタイミン
グに擬似ＤＣ＃を与えて予めアドレスを出力し、その
後、実際のＤＣ＃に応答してアドレスを切り換えればよ
い。例えば、図２１に示すように、選択タイミングシー
ケンサの各アドレス先出し部分ごとに擬似ＤＣ＃を発生
すればよい。
【００４０】図２２は本実施例を適用したシステム構成
例であり、バンク数が２の場合の例である。この図にお
いて、３０はマイクロプロセッサ（メモリアクセス装
置）、３１はマイクロプロセッサ３０にバンク数を通知
する入力端子であり、マイクロプロセッサ３０からのア
ドレスデータＡ0〜Ａ31は、マスタラッチ３２を介して
バンク数分の二つのスレーブラッチ３３、３４の一方に
取り込まれる。二つのスレーブラッチ３３、３４には、
ラッチ信号発生回路３５からのバンク０ラッチ信号ＢＬ
0、バンク１ラッチ信号ＢＬ1が各々与えられており、ラ
ッチ信号発生回路３５は、ＡＶ＃とＤＣ＃が共に負論理
またはＢＳ＃が負論理のときに、アドレスデータの下位
４ビット目（Ａ28）の論理に従って何れか一方の出力が
正論理となる複合論理回路３６、３７と、この正論理出
力をクロック信号ＣＬＫに同期させるフリップフロップ
３８、３９とを備え、アドレスデータの下位４ビット目
が負論理のときにバンク０側の複合論理回路３６の出力
を真、下位４ビット目が正論理のときにバンク１側の複
合論理回路３７の出力を真とする。
例であり、バンク数が２の場合の例である。この図にお
いて、３０はマイクロプロセッサ（メモリアクセス装
置）、３１はマイクロプロセッサ３０にバンク数を通知
する入力端子であり、マイクロプロセッサ３０からのア
ドレスデータＡ0〜Ａ31は、マスタラッチ３２を介して
バンク数分の二つのスレーブラッチ３３、３４の一方に
取り込まれる。二つのスレーブラッチ３３、３４には、
ラッチ信号発生回路３５からのバンク０ラッチ信号ＢＬ
0、バンク１ラッチ信号ＢＬ1が各々与えられており、ラ
ッチ信号発生回路３５は、ＡＶ＃とＤＣ＃が共に負論理
またはＢＳ＃が負論理のときに、アドレスデータの下位
４ビット目（Ａ28）の論理に従って何れか一方の出力が
正論理となる複合論理回路３６、３７と、この正論理出
力をクロック信号ＣＬＫに同期させるフリップフロップ
３８、３９とを備え、アドレスデータの下位４ビット目
が負論理のときにバンク０側の複合論理回路３６の出力
を真、下位４ビット目が正論理のときにバンク１側の複
合論理回路３７の出力を真とする。
【００４１】すなわち、アドレスデータがバンク０指定
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク０側のスレーブラッチ３３にア
ドレスデータが取り込まれて主記憶のバンク０（＃０）
がアクセスされる一方、アドレスデータがバンク１指定
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク１側のスレーブラッチ３４にア
ドレスデータが取り込まれて主記憶のバンク１（＃１）
がアクセスされる。なお、４０はＤＣ＃を発生するため
のノアゲート、４５はデータ用マスタラッチ、４６、４
７はデータ用スレーブラッチ、４８、４９はデータ用バ
ッファである。
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク０側のスレーブラッチ３３にア
ドレスデータが取り込まれて主記憶のバンク０（＃０）
がアクセスされる一方、アドレスデータがバンク１指定
の場合で、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が
負論理であれば、バンク１側のスレーブラッチ３４にア
ドレスデータが取り込まれて主記憶のバンク１（＃１）
がアクセスされる。なお、４０はＤＣ＃を発生するため
のノアゲート、４５はデータ用マスタラッチ、４６、４
７はデータ用スレーブラッチ、４８、４９はデータ用バ
ッファである。
【００４２】このような構成によると、パイプライン動
作の開始直後のアドレスデータが、ＢＳ＃のアサート状
態におけるマスタラッチクロックのタイミングで確定さ
れ、そのときのアドレス下位４ビット目の論理状態に従
ってバンク０（＃０）とバンク１（＃１）側のスレーブ
ラッチに順次に取り込まれると共に、続くアドレスデー
タが、ＡＶ＃とＤＣ＃の双方のアサート状態におけるマ
スタラッチクロックのタイミングで確定され、そのとき
のアドレス下位４ビット目の論理状態に従ってバンク０
（＃０）とバンク１（＃１）側のスレーブラッチに順次
に取り込まれる。
作の開始直後のアドレスデータが、ＢＳ＃のアサート状
態におけるマスタラッチクロックのタイミングで確定さ
れ、そのときのアドレス下位４ビット目の論理状態に従
ってバンク０（＃０）とバンク１（＃１）側のスレーブ
ラッチに順次に取り込まれると共に、続くアドレスデー
タが、ＡＶ＃とＤＣ＃の双方のアサート状態におけるマ
スタラッチクロックのタイミングで確定され、そのとき
のアドレス下位４ビット目の論理状態に従ってバンク０
（＃０）とバンク１（＃１）側のスレーブラッチに順次
に取り込まれる。
【００４３】
【発明の効果】本発明によれば、物理的なバンク数に拘
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことができる。
らず柔軟にパイプライン段数を設定でき、アドレス競合
を回避してパイプライン動作上の不都合発生を回避する
ことができる。
【図１】本発明の原理図である。
【図２】一実施例のバンク数１の概念構成図である。
【図３】一実施例のバンク数２の概念構成図である。
【図４】一実施例のバンク数４の概念構成図である。
【図５】一実施例のバンク数通知を示す図である。
【図６】一実施例の６４ビットオペランドのときのパイ
プライン段数組み合せを示す図である。
プライン段数組み合せを示す図である。
【図７】一実施例の３２ビットオペランドのときのパイ
プライン段数組み合せを示す図である。
プライン段数組み合せを示す図である。
【図８】一実施例の６４ビットオペランドで且つバンク
数１のときのアクセス概念図である。
数１のときのアクセス概念図である。
【図９】一実施例の６４ビットオペランドで且つバンク
数２のときのアクセス概念図である。
数２のときのアクセス概念図である。
【図１０】一実施例の６４ビットオペランドで且つバン
ク数４のときのアクセス概念図である。
ク数４のときのアクセス概念図である。
【図１１】一実施例の３２ビットオペランドで且つバン
ク数１のときのアクセス概念図である。
ク数１のときのアクセス概念図である。
【図１２】一実施例の３２ビットオペランドで且つバン
ク数２のときのアクセス概念図である。
ク数２のときのアクセス概念図である。
【図１３】一実施例の３２ビットオペランドで且つバン
ク数４のときのアクセス概念図である。
ク数４のときのアクセス概念図である。
【図１４】一実施例の間接アドレス生成の場合で且つ６
４ビットオペランドのときのアクセス概念図である。
４ビットオペランドのときのアクセス概念図である。
【図１５】一実施例の間接アドレス生成の場合で且つ３
２ビットオペランドのときのアクセス概念図である。
２ビットオペランドのときのアクセス概念図である。
【図１６】一実施例のアドレスパイプライン段数設定回
路の構成図である。
路の構成図である。
【図１７】一実施例のタイミングシーケンサの概念図で
ある。
ある。
【図１８】一実施例のアドレス生成のブロック図であ
る。
る。
【図１９】一実施例のオペランド数レジスタの更新概念
図である。
図である。
【図２０】一実施例の出力切換えのタイミングチャート
である。
である。
【図２１】一実施例の出力切換えタイミング用擬似ＤＣ
＃の発生概念図である。
＃の発生概念図である。
【図２２】一実施例を適用したシステム図である。
【図２３】従来例の基本サイクルが２クロックの場合の
バスタイミング図である。
バスタイミング図である。
【図２４】従来例の２クロックを基本サイクルとするマ
イクロプロセッサと４クロック動作の記憶装置との接続
図である。
イクロプロセッサと４クロック動作の記憶装置との接続
図である。
【図２５】図２４のバスタイミング図である。
【図２６】従来例のパイプラインの構成図である。
【図２７】図２６のバスタイミング図である。
【図２８】従来例の連続オペランド配列の概念図であ
る。
る。
【図２９】従来例の等間隔オペランド配列の概念図であ
る。
る。
【図３０】従来例の間接オペランド配列の概念図であ
る。
る。
【図３１】従来例のオペランド単位とバンク幅が共に６
４ビットで且つバンク数とストライド値が共に「４」の
場合のアクセス状態図である。
４ビットで且つバンク数とストライド値が共に「４」の
場合のアクセス状態図である。
【図３２】従来例のオペランド単位とバンク幅が共に６
４ビットで且つバンク数とストライド値が共に「２」の
場合のアクセス状態図である。
４ビットで且つバンク数とストライド値が共に「２」の
場合のアクセス状態図である。
１４：アドレスパイプライン段数設定部（アドレスパイ
プライン段数設定手段）
プライン段数設定手段）
Claims (4)
- 【請求項１】主記憶のアドレス空間を所定のデータ幅で
アドレス順に等間隔に区切り、該区切られたブロックを
グループ化してｎ個のバンクを構成すると共に、前記所
定のデータ幅若しくは該データ幅の半分の長さのオペラ
ンドを前記ブロックに格納し、該オペランド長にストラ
イド値を乗じた距離で、パイプライン的なデータアクセ
スを実行するメモリアクセス装置において、前記オペラ
ンド長が６４ビットの場合で、前記ｎ＝２の場合には、
前記ストライド値の２進化コードの下位１ビットの値に
応じて、前記パイプライン段数を１段、２段のいずれか
に設定するパイプライン段数設定手段を備えたことを特
徴とするメモリアクセス装置。 - 【請求項２】主記憶のアドレス空間を所定のデータ幅で
アドレス順に等間隔に区切り、該区切られたブロックを
グループ化してｎ個のバンクを構成すると共に、前記所
定のデータ幅若しくは該データ幅の半分の長さのオペラ
ンドを前記ブロックに格納し、該オペランド長にストラ
イド値を乗じた距離で、パイプライン的なデータアクセ
スを実行するメモリアクセス装置において、前記オペラ
ンド長が６４ビットの場合で、前記ｎ＝４の場合には、
前記ストライド値の２進化コードの下位２ビットの値に
応じて、前記パイプライン段数を１段、２段、４段のい
ずれかに設定するパイプライン段数設定手段を備えたこ
とを特徴とするメモリアクセス装置。 - 【請求項３】主記憶のアドレス空間を所定のデータ幅で
アドレス順に等間隔に区切り、該区切られたブロックを
グループ化してｎ個のバンクを構成すると共に、前記所
定のデータ幅若しくは該データ幅の半分の長さのオペラ
ンドを前記ブロックに格納し、該オペランド長にストラ
イド値を乗じた距離で、パイプライン的なデータアクセ
スを実行するメモリアクセス装置において、前記オペラ
ンド長が３２ビットの場合で、前記ｎ＝２の場合には、
前記ストライド値の２進化コードの下位２ビットの値に
応じて、前記パイプライン段数を１段、２段のいずれか
に設定するパイプライン段数設定手段を備えたことを特
徴とするメモリアクセス装置。 - 【請求項４】主記憶のアドレス空間を所定のデータ幅で
アドレス順に等間隔に区切り、該区切られたブロックを
グループ化してｎ個のバンクを構成すると共に、前記所
定のデータ幅若しくは該データ幅の半分の長さのオペラ
ンドを前記ブロックに格納し、該オペランド長にストラ
イド値を乗じた距離で、パイプライン的なデータアクセ
スを実行するメモリアクセス装置において、前記オペラ
ンド長が３２ビットの場合で、前記ｎ＝４の場合には、
前記ストライド値の２進化コードの下位３ビットの値に
応じて、前記パイプライン段数を１段、２段、４段のい
ずれかに設定するパイプライン段数設定手段を備えたこ
とを特徴とするメモリアクセス装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114960A JP2625277B2 (ja) | 1991-05-20 | 1991-05-20 | メモリアクセス装置 |
| EP92304564A EP0515165B1 (en) | 1991-05-20 | 1992-05-20 | A Memory access device |
| KR1019920008546A KR970006025B1 (ko) | 1991-05-20 | 1992-05-20 | 메모리 억세스장치 |
| DE69229763T DE69229763T2 (de) | 1991-05-20 | 1992-05-20 | Speicherzugriffsvorrichtung |
| US08/635,568 US5768559A (en) | 1991-05-20 | 1996-04-22 | Multiple bank structured memory access device having flexible setting of a pipeline stage number |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114960A JP2625277B2 (ja) | 1991-05-20 | 1991-05-20 | メモリアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343151A JPH04343151A (ja) | 1992-11-30 |
| JP2625277B2 true JP2625277B2 (ja) | 1997-07-02 |
Family
ID=14650900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114960A Expired - Fee Related JP2625277B2 (ja) | 1991-05-20 | 1991-05-20 | メモリアクセス装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5768559A (ja) |
| EP (1) | EP0515165B1 (ja) |
| JP (1) | JP2625277B2 (ja) |
| KR (1) | KR970006025B1 (ja) |
| DE (1) | DE69229763T2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4084428B2 (ja) * | 1996-02-02 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
| US5950219A (en) * | 1996-05-02 | 1999-09-07 | Cirrus Logic, Inc. | Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same |
| AU9693398A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Apparatus and method for pipelined memory operations |
| EP1327991A3 (en) * | 1997-10-10 | 2005-05-11 | Rambus Inc. | Apparatus and method for pipelined memory operations |
| KR100270959B1 (ko) * | 1998-07-07 | 2000-11-01 | 윤종용 | 반도체 메모리 장치 |
| US6272609B1 (en) * | 1998-07-31 | 2001-08-07 | Micron Electronics, Inc. | Pipelined memory controller |
| US6772254B2 (en) * | 2000-06-21 | 2004-08-03 | International Business Machines Corporation | Multi-master computer system with overlapped read and write operations and scalable address pipelining |
| WO2004081946A1 (ja) * | 2003-03-11 | 2004-09-23 | Fujitsu Limited | メモリ装置 |
| US20050185465A1 (en) * | 2003-03-11 | 2005-08-25 | Fujitsu Limited | Memory device |
| JP3659252B2 (ja) | 2003-03-28 | 2005-06-15 | セイコーエプソン株式会社 | ベクトルデータのアドレス参照方法およびベクトルプロセッサ |
| US6829191B1 (en) | 2003-12-03 | 2004-12-07 | Hewlett-Packard Development Company, L.P. | Magnetic memory equipped with a read control circuit and an output control circuit |
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| US9268571B2 (en) * | 2012-10-18 | 2016-02-23 | Qualcomm Incorporated | Selective coupling of an address line to an element bank of a vector register file |
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| US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
| US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
| US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
| US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
| US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
| US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
| US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
| US10998040B2 (en) | 2016-12-06 | 2021-05-04 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
| US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
| US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
| US10860318B2 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
| KR102664213B1 (ko) | 2018-10-08 | 2024-05-08 | 삼성전자주식회사 | 인-메모리 프리페칭을 수행하는 메모리 장치 및 이를 포함하는 시스템 |
| US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3833889A (en) * | 1973-03-08 | 1974-09-03 | Control Data Corp | Multi-mode data processing system |
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| JPS63225837A (ja) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | 距離付きベクトルアクセス方式 |
| US5148536A (en) * | 1988-07-25 | 1992-09-15 | Digital Equipment Corporation | Pipeline having an integral cache which processes cache misses and loads data in parallel |
| US4918600A (en) * | 1988-08-01 | 1990-04-17 | Board Of Regents, University Of Texas System | Dynamic address mapping for conflict-free vector access |
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-
1991
- 1991-05-20 JP JP3114960A patent/JP2625277B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-20 EP EP92304564A patent/EP0515165B1/en not_active Expired - Lifetime
- 1992-05-20 KR KR1019920008546A patent/KR970006025B1/ko not_active IP Right Cessation
- 1992-05-20 DE DE69229763T patent/DE69229763T2/de not_active Expired - Fee Related
-
1996
- 1996-04-22 US US08/635,568 patent/US5768559A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0515165B1 (en) | 1999-08-11 |
| KR970006025B1 (ko) | 1997-04-23 |
| JPH04343151A (ja) | 1992-11-30 |
| EP0515165A1 (en) | 1992-11-25 |
| US5768559A (en) | 1998-06-16 |
| DE69229763T2 (de) | 1999-12-02 |
| DE69229763D1 (de) | 1999-09-16 |
| KR920022117A (ko) | 1992-12-19 |
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Legal Events
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|---|---|---|---|
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