KR100270959B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 제1제어신호에 응답하여 어드레스 입력버퍼의 출력신호를 1사이클 또는 2사이클 지연하여 출력하기 위한 어드레스 입력 제어부, 제2제어신호에 응답하여 데이터 입력버퍼로부터 출력되는 라이트 데이터를 0사이클, 1사이클, 또는 2사이클 지연하여 각각 제1, 2, 3신호로 출력하기 위한 데이터 입력 제어부, 1사이클 후 라이트 동작 수행시에는 라이트 명령이 두 번 연속적으로 입력되면 첫 번째 라이트 명령에 해당하는 데이터를 전송하고, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 이 연속되는 명령전에 마지막으로 입력된 라이트 어드레스에 해당하는 데이터를 전송하고, 2사이클 후 라이트 동작 수행시에는 라이트 명령이 연속적으로 세 번 입력되면 첫 번째 라이트 명령에 해당하는 데이터를 전송하고, 리드(또는 비선택), 라이트, 라이트 명령이 연속적으로 입력되거나, 라이트, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 이 연속되는 명령전에 마지막으로 입력된 라이트 어드레스에 해당하는 데이터를 전송하고, 리드(또는 비선택), 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 이 연속되는 명령전에 입력된 2개의 라이트 어드레스중 먼저 입력된 라이트 어드레스에 해당하는 데이터를 전송하는 데이터 전송 제어부로 구성되어 있다. 따라서, 데드 사이클이 없이 1 및 2사이클 후 라이트 동작을 수행할 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데드 사이클이 없이 1사이클 및 2사이클 후 라이트 동작을 수행할 수 있는 반도체 메모리 장치에 관한 것이다.
종래의 1사이클 또는 2사이클 후 라이트 기능을 구비한 반도체 메모리 장치는 라이트 동작 수행시에 라이트 어드레스를 입력하고, 이 라이트 어드레스의 입력으로부터 1사이클 또는 2사이클 지연 후에 외부로부터의 라이트 데이터를 입력하여 라이트 동작을 수행한다.
그런데, 종래의 1사이클 후 또는 2사이클 후 라이트 기능을 구비한 반도체 메모리 장치는 리드 동작에서 라이트 동작으로, 라이트 동작에서 리드 동작으로 천이할 시에 데드 사이클(dead cycle)이 요구된다는 문제점이 있었다. 데드 사이클이 존재한다는 것은 동작하지 않는 사이클(NOP; no operation)이 존재한다는 것을 의미하고, 이러한 데드 사이클의 존재는 버스 효율성에 문제를 야기하게 되었다.
그래서, 최근에는 데드 사이클이 없는 1사이클 또는 2사이클 후 라이트 동작을 수행할 수 있는 반도체 메모리 장치에 대한 중요성이 증가하게 되었다.
그러나, 이 기능을 수행하는 상세 회로 구성이나 데이터 처리 방법은 공개되어 있지 않다.
본 발명의 목적은 데드 사이클이 없이 1사이클 및 2사이클 후 라이트 기능을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로 부터의 리드 어드레스를 출력하거나, 1사이클 후 라이트 동작 수행시에 라이트 어드레스를 1사이클 지연하여 출력하고, 2사이클 후 라이트 동작 수행시에 라이트 어드레스를 2사이클 지연하여 출력하기 위한 어드레스 입력 제어수단, 상기 1사이클 후 라이트 동작 수행시에 외부로부터 1사이클 후 입력되는 라이트 데이터를 0사이클, 1사이클 지연하여 출력하고, 2사이클 후 라이트 동작 수행시에 외부로부터 2사이클 후 입력되는 라이트 데이터를 0사이클, 1사이클, 2사이클 지연하여 출력하기 위한 데이터 입력 제어수단, 및 상기 1사이클 후 라이트 동작 수행시에 라이트, 라이트 명령이 연속적으로 입력되면 상기 0사이클 지연된 데이터를 전송하고, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 1사이클 지연된 데이터를 전송하고, 상기 2사이클 후 라이트 동작 수행시에 라이트, 라이트, 라이트 명령이 연속적으로 입력되면 상기 0사이클 지연된 데이터를 전송하고, 라이트, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되거나, 리드(또는 비선택), 라이트, 라이트 명령이 연속적으로 입력되면 상기 1사이클 지연된 데이터를 전송하고, 리드(또는 비선택), 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 2사이클 지연된 데이터를 전송하기 위한 데이터 전송 제어수단을 구비하여, 상기 어드레스 입력 제어수단으로 부터의 리드 어드레스에 해당하는 셀로 부터의 데이터를 리드하여 상기 1사이클 후 라이트 동작 수행시에는 플로우_스루 방식에 의해서 데이터를 출력하고, 상기 2사이클 후 라이트 동작 수행시에는 파이프라인드 방식에 의해서 데이터를 출력하고, 상기 어드레스 입력 제어수단으로 부터의 라이트 어드레스에 해당하는 셀에 상기 데이터 전송 제어수단으로 전송되는 데이터를 라이트하는 것을 특징으로 한다.
도1은 본 발명의 반도체 메모리 장치의 블록도이다.
도2는 도1에 나타낸 데이터 입력 레지스터들 및 데이터 전송 제어부의 실시예의 회로도이다.
도3은 도1에 나타낸 제어신호 발생부의 실시예의 회로도이다.
도4는 도1에 나타낸 데이터 출력버퍼의 실시예의 회로도이다.
도5는 도1에 나타낸 장치의 1사이클 후 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도6은 도1에 나타낸 장치의 2사이클 후 라이트 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참조하여 본 발명의 데드 사이클이 없는 1 및 2사이클 후 라이트 동작을 수행할 수 있는 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 블록도로서, n×m개의 메모리 셀들(10-1, 10-2, ..., 10-m), 프리차지 및 등화회로들(12-1, 12-2, ..., 12-m), 열 선택 스위치들(14-1, 14-2, ..., 14-m), 행 어드레스 디코더(16), 열 어드레스 디코더(18), 라이트 드라이버(20), 센스 증폭기(32), 어드레스 입력버퍼(24), 어드레스 입력 레지스터들(26, 28), 멀티플렉서(30), 데이터 입력버퍼(32), 데이터 입력 레지스터들(34, 36, 38), 데이터 전송 제어부(40), 데이터 출력버퍼(42), 스위치들(S1, S2, S3, S4, S5, S6, S7), 및 WE입력버퍼(44), WE입력 레지스터들(46, 48, 50), 및 제어신호 발생부(52)로 구성되어 있다.
상술한 바와 같이 구성된 반도체 메모리 장치의 각 부 기능을 설명하면 다음과 같다.
n×m개의 메모리 셀들(10-1, 10-2, ..., 10-m)은 각각의 메모리 셀에 저장된 데이터를 해당 비트 라인쌍((BL1, BL1B), (BL2, BL2B), ..., (BLm, BLmB))으로 전송하거나, 해당 비트 라인쌍으로 전송된 데이터를 각각의 메모리 셀에 저장한다. 프리차지 및 등화회로들(12-1, 12-2, ..., 12-m)은 해당 비트 라인쌍((BL1, BL1B), (BL2, BL2B), ..., (BLm, BLmB))을 프리차지하고 등화한다. 열 선택 스위치들(14-1, 14-2, ..., 14-m)은 해당 비트 라인쌍과 해당 데이터 라인쌍(DLk, DLBk)사이의 데이터의 전송을 제어한다. 행 어드레스 디코더(16)는 행 어드레스 신호(X)를 디코딩하여 n개의 워드 라인 선택신호들(WL1, WL2, ..., WLn)을 발생한다. 열 어드레스 디코더(18)는 열 어드레스 신호(Y)를 디코딩하여 m개의 열 선택 스위치들을 제어하기 위한 제어신호들(Y1, Y2, ..., Ym)을 발생한다. 어드레스 입력버퍼(24)는 외부로부터 입력되는 어드레스(XAi)를 버퍼하여 출력한다. 어드레스 입력 레지스터들(26, 28)은 제어신호(C0)에 응답하여 어드레스(XAi)를 각각 1사이클, 2사이클 지연하여 신호(WA1, WA2)로 각각 출력한다. 제어신호(C0)는 클럭신호(CLK)와 라이트 인에이블 신호(WE)를 논리곱한 신호이다. 멀티플렉서(30)는 리드 인에이블 신호(RE)에 응답하여 어드레스 입력버퍼(24)에 의해서 버퍼된 리드 어드레스(RA)를 선택하여 출력하거나, 라이트 인에이블 신호(WE)에 응답하여 1사이클 후 라이트 동작 수행시에는 라이트 어드레스(WA1)를 출력하고, 2사이클 후 라이트 동작 수행시에는 라이트 어드레스(WA2)를 선택하여 출력한다. 데이터 입력버퍼(32)는 외부로부터의 데이터 입력신호(XDj)를 버퍼하여 출력한다. 데이터 입력 레지스터들(34, 36, 38)은 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터 입력버퍼(32)에 의해서 버퍼된 데이터 입력신호를 각각 0사이클, 1사이클, 2사이클 지연하여 신호(I1, I2, I3)로 각각 출력한다. 데이터 입력 제어클럭(DINCLK)은 1사이클 후 라이트 동작 수행시에는 라이트 명령 1사이클 후에 클럭신호(CLK)에 동기되어 발생되는 신호이고, 2사이클 후 라이트 명령 수행시에는 라이트 명령 2사이클 후에 클럭신호(CLK)와 동기되어 발생되는 신호이다. 데이터 전송 제어부(40)는 1사이클 후 라이트 동작 수행시에는 제어신호(C1)에 응답하여 데이터 입력 레지스터(34)의 출력신호를 발생하고, 제어신호(C2)에 응답하여 데이터 입력 레지스터(36)의 출력신호를 발생한다. 그리고, 2사이클 후 라이트 동작 수행시에는 제어신호(C1)에 응답하여 데이터 전송 게이트(34)의 출력신호를 발생하고, 제어신호(C2)에 응답하여 데이터 입력 레지스터(36)의 출력신호를 발생하고, 제어신호(C3)에 응답하여 데이터 입력 레지스터(38)의 출력신호를 발생한다. 데이터 출력버퍼(42)는 센스 증폭기(22)에 의해서 증폭된 데이터를 1사이클 후 라이트 동작 수행시에는 신호들(KDATA, OE)에 응답하여 출력신호(XDOy)로 발생하고, 2사이클 후 라이트 동작 수행시에는 신호들(KDATA, OE)에 응답하여 1사이클 지연시켜 출력신호(XDOy)로 발생한다. WE입력 버퍼(44)는 라이트 인에이블 신호(WE)를 입력하여 버퍼한다. WE입력 레지스터들(46, 48, 50)은 버퍼된 라이트 인에이블 신호를 각각 1사이클, 2사이클, 3사이클 지연하여 신호(W1, W2, W3)로 각각 출력한다. 제어신호 발생부(52)는 1사이클 후 라이트 동작 수행시에 신호들(W1, W2)을 입력하여 제어신호들(C1, C2)을 발생하고, 2사이클 후 라이트 동작 수행시에는 신호들(W1, W2, W3)을 입력하여 제어신호들(C1, C2, C3)을 발생한다. 즉, WE입력 버퍼(44)와 WE입력 레지스터들(46, 48, 50), 및 제어신호 발생부(52)는 1사이클 후 라이트 동작 수행시에 라이트, 라이트 명령이 연속적으로 입력되면 제어신호(C1)를 발생하고, 리드, 라이트 명령이 연속적으로 입력되면 제어신호(C2)를 발생한다. 그리고, 2사이클 후 라이트 동작 수행시에는 라이트, 라이트, 라이트 명령이 연속적으로 입력되면 제어신호(C1)를 발생하고, 리드, 라이트, 라이트 명령 또는 라이트, 리드, 라이트 명령이 연속적으로 입력되면 제어신호(C2)를 발생하고, 리드, 리드, 라이트 명령이 연속적으로 입력되면 제어신호(C3)를 발생한다. 그리고, 1사이클 후 라이트 동작 수행시에는 스위치(S1)는 온되고, 스위치들(S2, S3, S4, S5, S6, S7)은 오프되고, 2사이클 후 라이트 동작 수행시에는 스위치(S1)는 오프되고, 스위치들(S2, S3, S4, S5, S6, S7)은 온된다.
도2는 도1에 나타낸 데이터 입력 레지스터들, 및 데이터 전송 제어부의 실시예의 회로도로서, 각 부의 구성 및 동작을 설명하면 다음과 같다.
데이터 입력 레지스터(34)는 인버터(60), CMOS전송 게이트(62), 및 인버터들(64, 66)로 구성된 래치로 이루어져 있다.
CMOS전송 게이트(62)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터 입력버퍼(62)의 출력신호(IN)를 전송한다. 인버터들(64, 66)로 구성된 래치는 CMOS전송 게이트(62)의 출력신호를 래치하여 반전하여 신호(I1)로 출력한다.
데이터 입력 레지스터(36)는 인버터들(68, 76), CMOS전송 게이트들(70, 78), 및 인버터들((72, 74), (80, 82))로 각각 구성된 래치들로 이루어져 있다.
CMOS전송 게이트(70)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 신호(I1)를 전송한다. 인버터들(72, 74)로 구성된 래치는 CMOS전송 게이트(62)의 출력신호를 래치하고 반전하여 출력한다. CMOS전송 게이트(78)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 인버터(72)의 출력신호를 전송한다. 인버터들(80, 82)로 구성된 래치는 CMOS전송 게이트(78)의 출력신호를 래치하고 반전하여 출력한다.
데이터 입력 레지스터(38)는 인버터들(84, 92), CMOS전송 게이트들(86, 94), 및 인버터들((88, 90), (96, 98))로 각각 구성된 래치들로 구성되어 있다.
데이터 입력 레지스터(38)의 구성 및 동작은 데이터 입력 레지스터(36)의 구성 및 동작과 동일하다. 즉, CMOS전송 게이트(86)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 신호(I2)를 전송한다. 인버터들(88, 90)로 구성된 래치는 CMOS전송 게이트(86)의 출력신호를 래치하고 반전하여 출력한다. CMOS전송 게이트(94)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 인버터(88)의 출력신호를 전송한다. 인버터들(96, 98)로 구성된 래치는 CMOS전송 게이트(94)의 출력신호를 래치하고 반전하여 신호(I3)로 출력한다.
데이터 전송 제어부(40)는 인버터들(100, 104, 108), CMOS전송 게이트들(102, 106, 110), 및 인버터들(112, 114)로 구성된 래치로 이루어져 있다.
CMOS전송 게이트들(102, 106, 110)은 각각 "하이"레벨의 제어신호(C1, C2, C3)에 응답하여 신호(I1, I2, I3)를 각각 전송한다. 인버터들(112, 114)로 구성된 래치는 CMOS전송 게이트들(102, 106, 110)의 출력신호를 래치하고 반전하여 신호(WD)로 출력한다.
그리고, 스위치들(S4, S5)의 구성 및 동작은 상술한 바와 같다.
도3은 도1에 나타낸 제어신호 발생부의 실시예의 회로도로서, 각 부의 구성 및 동작을 설명하면 다음과 같다.
라이트 인에이블 신호 입력버퍼(44)는 2개의 직렬 연결된 인버터들(120, 122)로 구성되어 있다.
라이트 인에이블 신호 입력버퍼(44)는 라이트 인에이블 신호(WE)를 입력하여 버퍼한다.
WE입력 레지스터(46)는 인버터들(124, 132), CMOS전송 게이트들(126, 134), 및 인버터들(128, 130), 인버터들(136, 138)로 각각 구성된 래치들로 이루어져 있다.
CMOS전송 게이트(126)는 "로우"레벨의 클럭신호(CLK)에 응답하여 버퍼된 라이트 인에이블 신호(WE)를 전송한다. 인버터들(128, 130)로 구성된 래치는 버퍼된 라이트 인에이블 신호(WE)를 래치하고 반전하여 출력한다. CMOS전송 게이트(134)는 "하이"레벨의 클럭신호(CLK)에 응답하여 인버터(128)의 출력신호를 전송한다. 인버터들(136, 138)로 구성된 래치는 CMOS전송 게이트(134)의 출력신호를 래치하고 반전하여 신호(W1)로 출력한다.
WE입력 레지스터(48)는 인버터들(140, 148), CMOS전송 게이트들(142, 150), 및 인버터들(144, 146), (152, 154)로 각각 구성된 래치들로 이루어져 있다.
WE입력 레지스터(48)의 구성 및 동작은 상술한 WE입력 레지스터(46)의 구성 및 동작과 동일하다. 이 회로는 인버터(152)의 출력신호를 신호(W2)로 출력한다.
WE입력 레지스터(50)는 인버터들(156, 164), CMOS전송 게이트들(158, 166), 및 인버터들(160, 162), 인버터들(168, 170)로 각각 구성된 래치들로 이루어져 있다.
WE입력 레지스터(50)의 구성 및 동작 또한 상술한 WE입력 레지스터들(46, 48)의 구성 및 동작과 동일하다. 이 회로는 인버터(168)의 출력신호를 신호(W3)로 출력한다.
제어신호 발생부(52)는 NAND게이트들(176, 182, 190, 194, 198), NOR게이트들(174, 178, 184, 192, 196, 199), 인버터들(180, 188), XNOR게이트(180), 및 스위치들(S8, S9, S10, S11, S12)로 구성되어 있다.
1사이클 후 라이트 동작 수행시에는 스위치들(S9, S11)이 온되고, 스위치들(S6, S7, S8, S10, S12)은 오프된다. 이 경우에, NAND게이트(194)는 "하이"레벨의 신호들(W1, W2)이 입력되면 "로우"레벨의 신호를 발생한다. 그리고, NOR게이트(196)는 인버터(172)에 의해서 반전된 클럭신호에 응답하여 NAND게이트(194)의 출력신호를 반전하여 제어신호(C1)를 발생한다. 즉, 클럭신호(CLK)의 "하이"레벨에서 NAND게이트(194)의 출력신호를 반전하여 출력한다. 그리고, 인버터(180), 및 NAND게이트(182)는 "로우"레벨의 신호(W2)와 "하이"레벨의 신호(W1)가 입력되면 "로우"레벨의 신호를 발생한다. 그리고, NOR게이트(184)는 반전된 클럭신호에 응답하여 NAND게이트(182)의 출력신호를 반전하여 제어신호(C2)를 발생한다.
2사이클 후 라이트 동작 수행시에는 스위치들(S6, S7, S8, S10, S12)이 온되고, 스위치들(S9, S11)이 오프된다. 이 경우에, NAND게이트(198)는 "하이"레벨의 신호들(W1, W2, W3)이 입력되면 "로우"레벨의 신호를 발생한다. NOR게이트(199)는 반전된 클럭신호에 응답하여 NAND게이트(198)의 출력신호를 반전하여 제어신호(C1)를 발생한다. 그리고, XNOR게이트(186) 및 인버터(188)는 "하이"레벨의 신호(W1)과 "로우"레벨의 신호(W2)가 입력되거나, "로우"레벨의 신호(W1)와 "하이"레벨의 신호(W2)가 입력되면 "하이"레벨의 신호를 발생한다. NAND게이트(190)는 "하이"레벨의 신호(W1)와 "하이"레벨의 인버터(188)의 출력신호가 입력되면 "로우"레벨의 신호를 발생한다. NOR게이트(192)는 반전된 클럭신호에 응답하여 NAND게이트(182)의 출력신호를 반전하여 제어신호(C2)를 발생한다. 그리고, NOR게이트(174)는 "로우"레벨의 신호들(W2, W3)이 입력되면 "하이"레벨의 신호를 발생한다. NAND게이트(176)는 "하이"레벨의 신호(W1)와 "하이"레벨의 NOR게이트(174)의 출력신호가 입력되면 "로우"레벨의 신호를 발생한다. NOR게이트(178)는 반전된 클럭신호에 응답하여 NAND게이트(178)의 출력신호를 반전하여 제어신호(C3)를 발생한다.
도4는 도1에 나타낸 데이터 출력버퍼의 실시예의 회로도로서, PMOS트랜지스터들(200, 202, 204, 218, 220, 224, 226), NMOS트랜지스터들(206, 208, 210, 212, 222, 228), 인버터들(214, 216, 234, 236, 244, 246), NOR게이트들(238, 240), NAND게이트들(242, 246), 및 인버터들(230, 232)로 구성된 래치로 구성되어 있다.
PMOS트랜지스터(200, 202, 204), 및 NMOS트랜지스터들(206, 208, 210, 212)로 구성된 인에이블 회로는 라이트 동작 수행시에는 인에이블 신호(KDPRECB)가 "하이"레벨이므로 PMOS트랜지스터(200)가 오프되고, NMOS트랜지스터들(210, 212)이 온되어 데이터 라인쌍(DTA, DTAB)을 "로우"레벨로 한다. 그리고, 리드 동작 수행시에는 인에이블 신호(KDPRECB)가 "로우"레벨이므로 PMOS트랜지스터(200)가 온되고, NMOS트랜지스터들(210, 212)이 오프되어 센스 증폭기 출력신호들(SAS, SASB)을 증폭하여 각각 데이터 라인쌍(DTA, DTAB)으로 전송한다.
인버터들(214, 216), PMOS트랜지스터들(218, 220, 224, 226), NMOS트랜지스터들(222, 228), 및 인버터들(230, 232)로 구성된 래치(140, 142)는 라이트 동작 수행시에는 데이터 라인쌍(DTA, DTAB)의 데이터가 모두 "로우"레벨이므로 PMOS트랜지스터들(220, 226), 및 NMOS트랜지스터들(222, 228)이 모두 오프되고, PMOS트랜지스터들(218, 224)이 온되어 데이터 라인쌍(DTBB, DTB)에는 래치(230, 232)에 래치된 데이터가 유지된다. 리드 동작 수행시에는 데이터 라인쌍(DTA, DTAB)에 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTB, DTBB)으로 전송한다.
인버터들(234, 236), 및 NOR게이트들(238, 240)로 구성된 회로는 클럭신호(CLK)와 동기된 신호(KDATA)에 의해서 데이터 라인쌍(DTBB, DTB)에 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTC, DTCB)으로 출력한다. 즉, 이 회로는 신호(KDATA)가 "로우"레벨에서 "하이"레벨로 천이할 때, 데이터 라인쌍(DTBB, DTB)으로 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTC, DTCB)으로 전송한다. 신호(KDATA)는 1사이클 후 라이트 동작 수행시에는 센스 증폭기(22)의 출력신호를 버퍼하여 출력하기 위하여 인에이블되고, 2사이클 후 라이트 동작 수행시에는 센스 증폭기(22)의 출력신호를 버퍼하여 래치하고, 래치된 데이터를 1사이클 지연하여 출력하기 위하여 인에이블된다. 즉, 신호(KDATA)는 1사이클 후 라이트 동작을 수행하는 경우에는 현재의 사이클에서 리드 데이터를 출력할 수 있도록 인에이블되고, 2사이클 후 라이트 동작을 수행하는 경우에는 다음 사이클에서 리드 데이터를 출력할 수 있도록 인에이블된다. 그러나, 도4에 나타낸 데이터 출력버퍼의 래치(230, 232)로 래치되는 타이밍은 1사이클 또는 2사이클 후 라이트 동작 수행시 모두 동일하다. 단지 신호(KDATA)에 의한 출력신호쌍(DOU, DOD)의 출력 타이밍에 차이가 있을 뿐이다.
그리고, NAND게이트들(242, 246), 및 인버터들(244, 246)로 구성된 회로는 출력 인에이블 신호(OE)에 응답하여 데이터 라인쌍(DTC, DTCB)으로 전송된 신호들을 데이터 출력신호쌍(DOU, DOD)으로 각각 출력한다.
즉, 1사이클 후 라이트 동작 수행시의 리드 방법은 데이터 출력버퍼에 래치된 데이터를 신호(KDATA)에 응답하여 현재의 사이클에서 출력하는 플로우_스루(flow_through) 방법을 사용하고, 2사이클 후 라이트 동작 수행시의 리드 방법은 데이터 출력버퍼에 래치된 데이터를 신호(KDATA)에 응답하여 다음 사이클에서 출력하는 파이프라인드(pipelined) 방법을 사용한다.
상술한 바와 같은 본 발명의 반도체 메모리 장치의 각 부 동작 설명을 참고로 하여 도1에 나타낸 본 발명의 반도체 메모리 장치의 1사이클 및 2사이클 후 라이트 동작 수행시의 어드레스 및 데이터 처리 방법을 타이밍도를 이용하여 설명하면 다음과 같다.
먼저, 1사이클 후 라이트 동작은 아래의 두가지 경우로 분류될 수 있다.
첫 번째 경우는 라이트, 라이트 명령이 연속하여 입력되는 경우로 두 번째 라이트 명령시에 입력되는 라이트 데이터를 셀에 라이트한다.
두 번째 경우는 리드, 라이트 명령이 연속하여 입력되는 경우로 두 번째 라이트 명령시에 이 연속되는 명령전에 마지막으로 입력된 라이트 명령에 해당하는 라이트 데이터를 셀에 라이트한다.
도5는 도1에 나타낸 장치의 1사이클 후 라이트 동작을 설명하기 위한 동작 타이밍도로서, 라이트 데이터가 라이트 어드레스 입력으로부터 1사이클 후에 입력된다. 그리고, 이때에는 상술한 바와 같이 도1에 나타낸 스위치(S1)가 온되고, 스위치들(S2, S3, S4, S5, S6, S7)이 오프되고, 도3에 나타낸 스위치들(S8, S10, S12)이 오프되고, 스위치들(S9, S11)이 온된다.
첫 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 외부로 부터의 어드레스(A0)를 버퍼하여 어드레스 입력 레지스터(26)로 출력한다. 어드레스 입력 레지스터(26)는 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A0)를 래치하고, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A0)를 출력한다. 데이터 입력버퍼(32)는 데이터(D0)를 버퍼하여 출력한다. 데이터 입력 레지스터(34)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를 출력한다. WE입력버퍼(44)는 라이트 인에이블 신호(WE)를 입력하여 버퍼한다. WE입력 레지스터(46)는 "로우"레벨의 클럭신호에 응답하여 "하이"레벨의 신호(WE)를 래치하고 "하이"레벨의 클럭신호에 응답하여 "하이"레벨의 신호를 래치하고 신호(W1)로 출력한다.
두 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 외부로 부터의 라이트 어드레스(A1)를 버퍼하여 어드레스 입력 레지스터(26)로 출력한다. 어드레스 입력 레지스터(26)는 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A0)를, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A1)를 신호(WA1)로 출력한다. 데이터 입력 레지스터(34)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를, "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1)를 신호(I1)로 출력한다. 데이터 입력버퍼(32)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1)를 버퍼하여 출력한다. 데이터 입력 레지스터(36)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를 출력한다. WE입력버퍼(44)는 WE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48)은 "하이"레벨의 신호들을 신호들(W1, W2)로 출력한다. 제어신호 발생부(52)는 "하이"레벨의 클럭신호(CLK)에 응답하여 신호들(W1, W2)을 논리곱한 제어신호(C1)를 발생한다. 데이터 전송 제어부(40)는 제어신호(C1)에 응답하여 데이터 입력 레지스터(34)로부터 출력되는 데이터(D0)를 래치하고 신호(WD)로 출력한다. 따라서, 어드레스(A0)에 해당하는 라이트 데이터(D0)의 라이트 동작이 수행된다.
도5에서 첫 번째(Ⅰ), 두 번째(Ⅱ) 사이클은 첫 번째 경우에 해당한다.
세 번째 사이클에서 리드 명령이 입력되면, 어드레스 입력버퍼(24)는 외부로 부터의 리드 어드레스(A2)를 버퍼하여 멀티플렉서(30)로 출력한다. 어드레스 입력 레지스터(26)는 "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A1)를 신호(WA1)로 출력한다. 데이터 입력 레지스터(34)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1)를 신호(I1)로 전송한다. 데이터 입력 레지스터(36)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1)를, "로우"레벨의 제어클럭(DINCLK)에 응답하여 데이터(D1)를 신호(I2)로 전송한다. WE입력 레지스터들(46, 48)은 "로우"레벨과 "하이"레벨의 신호를 각각 신호들(W1, W2)로 발생한다. 제어신호 발생부(52)는 제어신호들(C1, C2)을 발생하지 않는다. 그래서, 라이트 동작은 수행되지 않고, 플로우_스루 방식에 의한 데이터 리드 동작이 수행되어 출력 데이터(Q2)가 출력신호(XDOy)로 발생된다.
네 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 어드레스(A3)를 버퍼하여 출력한다. 어드레스 입력 레지스터(26)는 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A1)를, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A3)를 어드레스(WA1)로 출력한다. 데이터 입력버퍼(32)는 데이터(D3)를 버퍼하여 출력한다. 데이터 입력 레지스터(34)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D3)를 출력한다. 데이터 입력 레지스터(36)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1)를 출력한다. WE입력 버퍼(44)는 WE입력을 버퍼하여 출력한다. WE입력 레지스터들(46, 48)은 "하이"레벨과 "로우"레벨의 신호들을 각각 신호들(W1, W2)로 출력한다. 제어신호 발생부(52)는 "하이"레벨의 클럭신호에 응답하여 제어신호(C2)를 발생한다. 데이터 전송 제어부(40)는 제어신호(C2)에 응답하여 데이터(D1)를 신호(WD)로 전송한다. 따라서, 어드레스(A1)에 해당하는 라이트 데이터(D1)의 라이트 동작이 수행된다.
도5에서 세 번째(Ⅲ), 네 번째(Ⅳ) 사이클은 상술한 두 번째 경우에 해당한다.
도5의 타이밍도로부터 알 수 있듯이, 두 번째 라이트 사이클에서 라이트 데이터(D0)가 데이터 라인쌍으로 전송되고, 세 번째 리드 사이클에서 리드 데이터(Q2)가 셀로부터 데이터 라인쌍으로 전송되고, 네 번째 라이트 사이클에서 라이트 데이터(D1)가 데이터 라인쌍으로 전송된다. 따라서, 데이터 라인쌍에서의 데이터 충돌 문제는 발생되지 않는다.
다음으로, 2사이클 후 라이트 동작은 아래의 세가지 경우로 분류될 수 있다.
첫 번째 경우는 라이트, 라이트, 라이트 명령이 연속하여 입력되는 경우로서, 세 번째 라이트 명령시에 입력되는 라이트 데이터를 셀에 라이트한다.
두 번째 경우는 라이트, 리드, 라이트 명령이 연속해서 입력되거나, 리드, 라이트, 라이트 명령이 연속해서 입력되는 경우로서, 세 번째 라이트 명령에 응답하여 이 연속되는 명령전에 마지막으로 입력된 라이트 명령에 해당하는 라이트 데이터를 셀에 라이트한다.
세 번째 경우는 리드, 리드, 라이트 명령이 입력되는 경우로서, 이 연속되는 명령전에 입력된 2개의 라이트 데이터중에서 먼저 입력된 라이트 명령에 해당하는 라이트 데이터를 셀에 라이트한다.
도6은 도1에 나타낸 장치의 2사이클 후 라이트 동작을 설명하기 위한 동작 타이밍도로서, 라이트 데이터가 라이트 어드레스 입력으로부터 2사이클 후에 입력된다. 이 경우에는 상술한 바와 같이 도1에 나타낸 스위치(S1)가 오프되고, 스위치들(S2, S3, S4, S5, S6, S7)이 온되고, 도3에 나타낸 스위치들(S8, S10, S12)이 온되고, 스위치들(S9, S11)이 오프된다.
첫 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 어드레스(A0)를 버퍼하여 출력한다. 어드레스 입력 레지스터(26)는 "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A0)를 출력한다. WE입력버퍼(44)는 WE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 "하이"레벨, "로우"레벨, "로우"레벨의 신호들을 신호들(W1, W2, W3)로 각각 출력한다.
두 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 어드레스(A1)를 버퍼하여 출력한다. 어드레스 입력 레지스터(26)는 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A0)를, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A1)를 출력한다. 어드레스 입력 레지스터(28)는 "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A0)를 출력한다. 데이터 입력버퍼(32)는 데이터(D0)를 버퍼하여 출력한다. 데이터 입력 레지스터(34)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를 출력한다. WE입력버퍼(44)는 WE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 "하이"레벨의 신호들(W1, W2), "로우"레벨의 신호(W3)를 신호들(W1, W2, W3)로 각각 발생한다.
세 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 어드레스(A2)를 버퍼하여 출력한다. 어드레스 입력 레지스터들(26, 28)은 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A1), 어드레스(A0)를 각각 출력하고, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A2), 어드레스(A1)를 각각 출력한다. 데이터 입력 레지스터(34)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를 출력하고, "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1)를 신호(I1)로 출력한다. 데이터 입력 레지스터(36)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를 신호(I2)로 출력한다. WE입력 버퍼(44)는 "하이"레벨의 신호, "하이"레벨의 신호, "하이"레벨의 신호들을 신호들(W1, W2, W3)로 각각 출력한다. 제어신호 발생부(52)는 신호들(W1, W2, W3)을 입력하여 "하이"레벨의 클럭신호(CLK)에 응답하여 제어신호(C1)를 발생한다. 데이터 전송 제어부(40)는 제어신호(C1)에 응답하여 데이터(D0)를 신호(WD)로 출력한다. 따라서, 어드레스(A0)에 해당하는 라이트 데이터(D0)에 대한 라이트 동작이 수행된다.
도6에서 첫 번째(Ⅰ), 두 번째(Ⅱ), 세 번째(Ⅲ) 사이클은 상술한 첫 번째 경우에 해당한다.
네 번째 사이클에서 리드 명령이 입력되면, 어드레스 입력버퍼(24)는 리드 어드레스(A3)를 버퍼하여 멀티플렉서(30)로 출력한다. 어드레스 입력 레지스터들(34, 36)은 "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A2, A1)를 신호들(WA1, WA2)로 각각 출력한다. 데이터 입력버퍼(32)는 데이터(D1)를 버퍼하여 출력한다. 데이터 입력 레지스터들(34, 36)은 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1, D0)를 각각 출력하고, "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D2, D1)를 각각 출력한다. 데이터 입력 레지스터(38)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D0)를 출력한다. WE입력 버퍼(44)는 WE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 "로우"레벨의 신호, "하이"레벨의 신호, "하이"레벨의 신호를 신호들(W1, W2, W3)로 각각 출력한다. 제어신호 발생부(52)는 제어신호들(C1, C2, C3)을 발생하지 않는다. 데이터 전송 제어부(40)는 래치되어 있던 데이터(D0)를 출력한다. 그리고, 어드레스(A3)에 해당하는 리드 데이터의 리드 동작이 수행된다.
다섯 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(32)는 어드레스(A4)를 입력하여 버퍼한다. 어드레스 입력 레지스터들(26, 28)은 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A2, A1)를 각각 출력하고, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A4, A2)를 각각 출력한다. 데이터 입력버퍼(32)는 데이터(D2)를 버퍼하여 출력한다. 데이터 입력 레지스터(34)는 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D2)를 출력한다. 데이터 입력 레지스터들(36, 38)은 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D1, D0)를 각각 출력하고, "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D2, D1)를 각각 출력한다. WE입력 버퍼(44)는 WE신호를 입력하여 버퍼한다. WE입력 레지스터(46)는 "하이"레벨의 신호, "로우"레벨의 신호, "하이"레벨의 신호를 신호들(W1, W2, W3)로 각각 출력한다. 제어신호 발생부(52)는 신호들(W1, W2, W3)을 입력하여 "하이"레벨의 클럭신호(CLK)에 응답하여 제어신호(C2)를 발생한다. 데이터 전송 제어부(40)는 제어신호(C2)에 응답하여 데이터(D1)를 신호(WD)로 출력한다. 따라서, 어드레스(A0)에 해당하는 라이트 데이터(D1)의 라이트 동작이 수행된다.
도6에서 세 번째(Ⅲ), 네 번 째(Ⅳ), 다섯 번째(Ⅴ) 사이클은 상술한 두 번째 경우에 해당한다.
여섯 번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 어드레스(A5)를 버퍼하여 출력한다. 어드레스 입력 레지스터들(26, 28)은 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A4, A2)를 각각 출력하고, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A5, A4)를 각각 출력한다. 데이터 입력 레지스터(34)는 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D4)를 출력한다. 데이터 입력 레지스터들(36, 38)은 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D2, D1)를 각각 출력한다. WE입력버퍼(44)는 WE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 "하이"레벨의 신호, "하이"레벨의 신호, "로우"레벨의 신호를 각각 신호들(W1, W2, W3)로 출력한다. 제어신호 발생부(52)는 신호들(W1, W2, W3)을 입력하여 "하이"레벨의 클럭신호(CLK)에 응답하여 데이터(D2)를 신호(WD)로 출력한다. 따라서, 어드레스(A2)에 해당하는 라이트 데이터(D2)의 라이트 동작이 수행된다.
도6에서 네 번 째(Ⅳ), 다섯 번째(Ⅴ), 여섯 번째(Ⅵ) 사이클은 상술한 또 다른 두 번째 경우에 해당한다.
일곱 번째 사이클에서 리드 명령이 입력되면, 어드레스 입력버퍼(24)는 리드 어드레스(A6)를 버퍼하여 멀티플렉서(30)로 출력한다. 어드레스 입력 레지스터들(26, 28)은 "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A5, A4)를 출력한다. 데이터 입력버퍼(32)는 데이터(D4)를 버퍼하여 출력한다. 데이터 입력 레지스터들(34, 36, 38)은 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D4, D2, D1)를 각각 출력하고, "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D5, D4, D2)를 각각 출력한다. WE입력버퍼(44)는 RE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 "로우"레벨의 신호, "하이"레벨의 신호, "하이"레벨의 신호를 각각 신호들(W1, W2, W3)로 출력한다. 제어신호 발생부(52)는 제어신호들(C1, C2, C3)을 발생하지 않는다. 데이터 전송 제어부(40)는 래치되어 있던 데이터(D2)를 신호(WD)로 출력한다. 그리고, 리드 어드레스(A6)에 대한 리드 데이터의 리드 동작이 수행된다.
여덟 번째 사이클에서 리드 명령이 입력되면, 어드레스 입력버퍼(24)는 리드 어드레스(A7)를 버퍼하여 멀티플렉서(30)로 출력한다. 어드레스 입력 레지스터들(26, 28)은 "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A5, A4)를 출력한다. 데이터 입력버퍼(32)는 데이터(D4)를 버퍼하여 출력한다. 데이터 입력 레지스터들(34, 36, 38)은 "하이"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D5, D4, D2)를 각각 출력하고, 데이터 입력 레지스터들(36, 38)은 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D5, D4)를 각각 출력한다. WE입력버퍼(44)는 RE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 "로우"레벨의 신호, "로우"레벨의 신호, "하이"레벨의 신호를 각각 신호들(W1, W2, W3)로 출력한다. 제어신호 발생부(52)는 제어신호들(C1, C2, C3)을 발생하지 않는다. 데이터 전송 제어부(40)는 래치되어 있던 데이터(D2)를 신호(WD)로 출력한다. 그리고, 리드 어드레스(A7)에 대한 리드 데이터의 리드 동작이 수행된다.
아홉번째 사이클에서 라이트 명령이 입력되면, 어드레스 입력버퍼(24)는 어드레스(A8)를 버퍼하여 출력한다. 어드레스 입력 레지스터들(26, 28)은 "하이"레벨의 제어신호(C0)에 응답하여 어드레스(A5, A4)를 각각 출력하고, "로우"레벨의 제어신호(C0)에 응답하여 어드레스(A8, A5)를 각각 출력한다. 데이터 입력 레지스터들(36, 38)은 "로우"레벨의 데이터 입력 제어클럭(DINCLK)에 응답하여 데이터(D5, D4)를 각각 출력한다. WE입력버퍼(44)는 WE신호를 버퍼하여 출력한다. WE입력 레지스터들(46, 48, 50)은 신호들(W1, W2, W3)을 입력하여 "하이"레벨의 신호, "로우"레벨의 신호, "로우"레벨의 신호를 신호들(W1, W2, W3)로 각각 출력한다. 제어신호 발생부(52)는 신호들(W1, W2, W3)을 입력하여 "하이"레벨의 클럭신호(CLK)에 응답하여 제어신호(C3)를 발생한다. 데이터 전송 제어부(40)는 제어신호(C3)에 응답하여 데이터(D4)를 신호(WD)로 출력한다. 따라서, 어드레스(A4)에 대한 라이트 데이터(D4)의 라이트 동작이 수행된다.
도6에서 일곱번째(Ⅶ), 여덟번째(Ⅷ), 아홉번째(Ⅸ) 사이클은 상술한 세 번째 경우에 해당한다.
도6의 타이밍도로부터 알 수 있듯이, 세 번째 라이트 사이클에서 라이트 데이터(D0)가 데이터 라인쌍으로 전송되고, 네 번째 리드 사이클에서 리드 데이터(Q3)가 데이터 라인쌍으로 전송되고, 다섯 번째 라이트 사이클에서 라이트 데이터(D1)가 데이터 라인쌍으로 전송되고, 여섯 번째 라이트 사이클에서 라이트 데이터(D2)가 데이터 라인쌍으로 전송되고, 일곱 번째 리드 사이클에서 리드 데이터(Q6)가 데이터 라인쌍으로 전송되고, 여덟 번째 리드 사이클에서 리드 데이터(Q7)가 데이터 라인쌍으로 전송되고, 아홉번째 라이트 사이클에서 라이트 데이터(D4)가 데이터 라인쌍으로 전송된다. 따라서, 상술한 바와 같이 어드레스와 데이터를 제어함에 의해서 데이터 라인쌍에서의 데이터 충돌 문제는 발생되지 않는다.
상술한 설명에서는 데드 사이클이 없이 1사이클 및 2사이클 후 라이트 동작을 수행하는 것을 설명하였다. 그러나, 만일 사용자가 데드 사이클을 설정하기를 원한다면 동작 사이클의 중간에 비선택(deselect) 사이클을 설정하면 된다. 비선택 사이클은 리드 사이클과 동일하게 취급하여 동작을 수행한다.
그리고, 본 발명의 반도체 메모리 장치 및 동작을 도면을 이용하여 설명하였지만, 이는 하나의 실시예에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위내에서 다양한 수정 및 변경이 가능하다.
본 발명의 반도체 메모리 장치 및 이 장치의 데이터 처리방법은 데드 사이클이 없이 1사이클 및 2사이클 후 라이트 동작을 수행할 수 있다.

Claims (27)

  1. 외부로 부터의 리드 어드레스를 출력하거나, 1사이클 후 라이트 동작 수행시에 라이트 어드레스를 1사이클 지연하여 출력하고, 2사이클 후 라이트 동작 수행시에 라이트 어드레스를 2사이클 지연하여 출력하기 위한 어드레스 입력 제어수단;
    상기 1사이클 후 라이트 동작 수행시에 외부로부터 1사이클 후 입력되는 라이트 데이터를 0사이클, 1사이클 지연하여 출력하고, 2사이클 후 라이트 동작 수행시에 외부로부터 2사이클 후 입력되는 라이트 데이터를 0사이클, 1사이클, 2사이클 지연하여 출력하기 위한 데이터 입력 제어수단; 및
    상기 1사이클 후 라이트 동작 수행시에 라이트, 라이트 명령이 연속적으로 입력되면 상기 0사이클 지연된 데이터를 전송하고, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 1사이클 지연된 데이터를 전송하고, 상기 2사이클 후 라이트 동작 수행시에 라이트, 라이트, 라이트 명령이 연속적으로 입력되면 상기 0사이클 지연된 데이터를 전송하고, 라이트, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되거나, 리드(또는 비선택), 라이트, 라이트 명령이 연속적으로 입력되면 상기 1사이클 지연된 데이터를 전송하고, 리드(또는 비선택), 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 2사이클 지연된 데이터를 전송하기 위한 데이터 전송 제어수단을 구비하여,
    상기 어드레스 입력 제어수단으로 부터의 리드 어드레스에 해당하는 셀로 부터의 데이터를 리드하여 상기 1사이클 후 라이트 동작 수행시에는 플로우_스루 방식에 의해서 데이터를 출력하고, 상기 2사이클 후 라이트 동작 수행시에는 파이프라인드 방식에 의해서 데이터를 출력하고, 상기 어드레스 입력 제어수단으로 부터의 라이트 어드레스에 해당하는 셀에 상기 데이터 전송 제어수단으로 전송되는 데이터를 라이트하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 어드레스 입력 제어수단은
    제1제어신호에 응답하여 상기 어드레스를 1사이클 지연하여 출력하기 위한 제1어드레스 입력 레지스터;
    상기 제1제어신호에 응답하여 상기 제1어드레스 입력 레지스터의 출력신호를 1사이클 지연하여 출력하기 위한 제2어드레스 입력 레지스터; 및
    리드 명령에 응답하여 리드 어드레스를 선택하여 출력하고, 상기 1사이클 후 라이트 동작 수행시에 라이트 명령에 응답하여 상기 제1어드레스 입력 레지스터의 출력신호를 선택하여 출력하고, 상기 2사이클 후 라이트 동작 수행시에 라이트 명령에 응답하여 상기 제2어드레스 입력 레지스터의 출력신호를 선택하여 출력하기 위한 선택수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1제어신호는
    클럭신호와 라이트 명령 신호를 논리곱한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이터 입력 제어수단은
    제1상태의 제2제어신호에 응답하여 상기 라이트 데이터를 제1신호로 전송하기 위한 제1데이터 입력 레지스터;
    제2상태의 제2제어신호에 응답하여 상기 제1데이터 입력 레지스터의 출력신호를 래치하고, 상기 제1상태의 제2제어신호에 응답하여 상기 래치된 데이터를 제2신호로 전송하기 위한 제2데이터 입력 레지스터;
    상기 제2상태의 제2제어신호에 응답하여 상기 제2데이터 입력 레지스터의 출력신호를 래치하고, 상기 제1상태의 제2제어신호에 응답하여 상기 래치된 데이터를 제3신호로 전송하기 위한 제3데이터 입력 레지스터를 구비하여,
    상기 1사이클 후 라이트 동작 수행시에는 상기 제1 및 2신호를 출력하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제1, 2, 및 3신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제2제어신호는
    상기 1사이클 후 라이트 동작 수행시에는 상기 라이트 명령 1사이클 후에 상기 클럭신호와 동기되어 상기 제2상태의 신호가 발생되고, 상기 2사이클 후 라이트 동작 수행시에는 상기 라이트 명령 2사이클 후에 상기 클럭신호와 동기되어 상기 제2상태의 신호가 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제1데이터 입력 레지스터는
    상기 제1상태의 제2제어신호에 응답하여 상기 라이트 데이터를 전송하기 위한 제1전송 게이트; 및
    상기 제1전송 게이트의 출력 데이터를 래치하여 상기 제1신호로 출력하기 위한 제1래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 제2데이터 입력 레지스터는
    상기 제2상태의 제2제어신호에 응답하여 상기 제1신호를 전송하기 위한 제2전송 게이트;
    상기 제2전송 게이트의 출력 데이터를 래치하기 위한 제2래치;
    상기 제1상태의 제2제어신호에 응답하여 상기 제2래치의 출력 데이터를 전송하기 위한 제3전송 게이트; 및
    상기 제3전송 게이트의 출력 데이터를 래치하여 상기 제2신호로 전송하기 위한 제3래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 제3데이터 입력 레지스터는
    상기 제2상태의 제2제어신호에 응답하여 상기 제2신호를 전송하기 위한 제4전송 게이트;
    상기 제4전송 게이트의 출력 데이터를 래치하기 위한 제4래치;
    상기 제1상태의 제2제어신호에 응답하여 상기 제4래치의 출력 데이터를 전송하기 위한 제5전송 게이트; 및
    상기 제5전송 게이트의 출력 데이터를 래치하여 상기 제3신호로 전송하기 위한 제5래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항 또는 제4항에 있어서, 상기 데이터 전송 제어수단은
    상기 1사이클 후 라이트 동작 수행시에 라이트, 라이트 명령이 연속적으로 입력되면 제3제어신호를, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 제4제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에 라이트, 라이트, 라이트 명령이 연속적으로 입력되면 상기 제3제어신호를, 라이트, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되거나 리드(또는 비선택), 라이트, 라이트 명령이 연속적으로 입력되면 상기 제4제어신호를 발생하고, 리드(또는 비선택), 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 제5제어신호를 발생하기 위한 제어신호 발생수단; 및
    제2상태의 제3제어신호에 응답하여 상기 제1신호를 전송하고, 상기 제2상태의 제4제어신호에 응답하여 상기 제2신호를 전송하고, 상기 제2상태의 제5제어신호에 응답하여 상기 제3신호를 전송하고, 상기 전송된 데이터를 래치하고 출력하는 라이트 데이터 전송 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어신호 발생수단은
    제1상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 래치하고, 제2상태의 클럭신호에 응답하여 상기 래치된 데이터를 제4신호로 출력하기 위한 제1라이트/리드 명령 입력 레지스터;
    상기 제1상태의 클럭신호에 응답하여 상기 제4신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 상기 래치된 데이터를 제5신호로 출력하기 위한 제2라이트/리드 명령 입력 레지스터;
    상기 제2상태의 클럭신호에 응답하여 상기 제5신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 상기 래치된 데이터를 제6신호로 출력하기 위한 제3라이트/리드 명령 입력 레지스터; 및
    상기 1사이클 후 라이트 동작 수행시에 상기 제4신호 및 제5신호를 논리곱하여 상기 제3제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제4, 5, 및 6신호를 논리곱하여 상기 제3제어신호를 발생하기 위한 제3제어신호 발생수단;
    상기 1사이클 후 라이트 동작 수행시에 상기 제4신호 및 제5신호의 반전된 신호를 논리곱하여 상기 제4제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제4신호와 상기 제5신호 및 상기 제6신호의 비논리합한 신호를 논리곱하여 상기 제4제어신호를 발생하기 위한 제4제어신호 발생수단; 및
    상기 2사이클 후 라이트 동작 수행시에 상기 제4신호와 상기 제5 및 제6신호를 배타논리합한 신호를 논리곱하여 상기 제5제어신호를 발생하기 위한 제5제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1라이트/리드 명령 입력 레지스터는
    상기 제1상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제6전송 게이트;
    상기 제6전송 게이트의 출력 데이터를 래치하기 위한 제6래치;
    상기 제2상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제7전송 게이트; 및
    상기 제7전송 게이트의 출력 데이터를 래치하여 상기 제4신호로 출력하기 위한 제7래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 제2라이트/리드 명령 입력 레지스터는
    상기 제1상태의 클럭신호에 응답하여 상기 제4신호를 전송하기 위한 제8전송 게이트;
    상기 제8전송 게이트의 출력 데이터를 래치하기 위한 제8래치;
    상기 제2상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제9전송 게이트; 및
    상기 제9전송 게이트의 출력 데이터를 래치하여 상기 제5신호로 전송하기 위한 제9래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 제3라이트/리드 명령 입력 레지스터는
    상기 제1상태의 클럭신호에 응답하여 상기 제5신호를 전송하기 위한 제10전송 게이트;
    상기 제10전송 게이트의 출력 데이터를 래치하기 위한 제8래치;
    상기 제2상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제11전송 게이트; 및
    상기 제11전송 게이트의 출력 데이터를 래치하여 상기 제6신호로 전송하기 위한 제11래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 외부로 부터의 어드레스를 버퍼하여 출력하기 위한 어드레스 입력버퍼;
    제1제어신호에 응답하여 상기 어드레스 입력버퍼의 출력 어드레스를 1사이클 또는 2사이클 지연하여 출력하기 위한 어드레스 입력 제어수단;
    리드 명령시에 상기 어드레스 입력버퍼로 부터의 리드 어드레스를 출력하고, 1사이클 후 라이트 동작 수행시에 상기 1사이클 지연된 어드레스를 출력하거나, 2사이클 후 라이트 동작 수행시에 상기 2사이클 지연된 어드레스를 선택하여 출력하기 위한 선택수단;
    상기 1사이클 후 라이트 동작 수행시에 상기 1사이클 지연되어 입력되는 데이터를 버퍼하거나, 상기 2사이클 후 라이트 동작 수행시에 상기 2사이클 지연되어 입력되는 데이터를 버퍼하기 위한 데이터 입력버퍼;
    상기 1사이클 후 라이트 동작 수행시에 제2제어신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 0사이클, 1사이클 지연하여 각각 제1, 2신호로 발생하고, 상기 2사이클 후 라이트 동작 수행시에 상기 제2제어신호에 응답하여 상기 데이터 입력버퍼의 출력 데이터를 0사이클, 1사이클, 2사이클 지연하여 각각 제1, 2, 3신호로 발생하기 위한 데이터 입력 제어수단;
    상기 1사이클 후 라이트 동작 수행시에 라이트, 라이트 명령이 연속적으로 입력되면 제3제어신호를 발생하고, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 제4제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에 라이트, 라이트, 라이트 명령이 연속적으로 입력되면 상기 제3제어신호를 발생하고, 리드(또는 비선택), 라이트, 라이트 명령이 연속적으로 입력되거나, 라이트, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 제4제어신호를 발생하고, 리드(또는 비선택), 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 제5제어신호를 발생하기 위한 제어신호 발생수단; 및
    상기 제3제어신호에 응답하여 상기 제1신호를 전송하고, 상기 제4제어신호에 응답하여 상기 제2신호를 전송하고, 상기 제5제어신호에 응답하여 제3신호를 전송하기 위한 데이터 전송 제어수단을 구비하여,
    상기 1사이클 후 라이트 동작 수행시에는 상기 라이트 명령에 응답하여 상기 데이터 전송 제어수단으로 부터의 데이터를 셀 어레이로 라이트하고, 상기 리드 명령에 응답하여 상기 셀 어레이로 부터의 리드 데이터를 플로우_스루 방식에 의해서 리드하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 라이트 명령에 응답하여 상기 데이터 전송 제어수단으로 부터의 데이터를 상기 셀 어레이로 라이트하고, 상기 리드 명령에 응답하여 상기 셀 어레이로 부터의 리드 데이터를 파이프라인드 방식에 의해서 리드하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 제1제어신호는
    클럭신호와 라이트 인에이블 신호를 논리곱한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제2제어신호는
    상기 1사이클 후 라이트 동작 수행시에는 상기 라이트 명령 1사이클 후에 상기 클럭신호와 동기되어 발생되고, 상기 2사이클 후 라이트 동작 수행시에는 상기 라이트 명령 2사이클 후에 상기 클럭신호와 동기되어 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 어드레스 입력 제어수단은
    상기 제1제어신호에 응답하여 상기 어드레스 입력버퍼의 출력신호를 1사이클 지연하여 출력하기 위한 제1어드레스 입력 레지스터;
    상기 제1제어신호에 응답하여 상기 어드레스 입력버퍼의 출력신호를 2사이클 지연하여 출력하기 위한 제2어드레스 입력 레지스터;
    상기 1사이클 후 라이트 동작 수행시에 온되어 상기 제1어드레스 입력 레지스터의 출력신호를 상기 선택수단으로 출력하고 상기 2사이클 후 라이트 동작 수행시에 오프되는 제1스위치;
    상기 1사이클 후 라이트 동작수행시에 오프되고 상기 2사이클 후 라이트 동작 수행시에 온되어 상기 제1어드레스 입력 레지스터의 출력신호를 상기 제2어드레스 입력 레지스터로 출력하는 제2스위치; 및
    상기 1사이클 후 라이트 동작 수행시에 오프되고 상기 2사이클 후 라이트 동작 수행시에 상기 제2어드레스 입력 레지스터의 출력신호를 상기 선택수단으로 출력하는 제3스위치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  18. 제14항에 있어서, 상기 데이터 입력 제어수단은
    상기 제1상태의 제2제어신호에 응답하여 상기 데이터 입력 버퍼를 통하여 출력되는 데이터를 상기 제1신호로 전송하기 위한 제1데이터 입력 레지스터;
    상기 제2상태의 제2제어신호에 응답하여 상기 제1데이터 입력 레지스터의 출력신호를 래치하고, 상기 제1상태의 제2제어신호에 응답하여 상기 래치된 데이터를 상기 제2신호로 출력하기 위한 제2데이터 입력 레지스터;
    상기 2상태의 제2제어신호에 응답하여 상기 제2데이터 입력 레지스터의 출력신호를 래치하고, 상기 제1상태의 제2제어신호에 응답하여 상기 래치된 데이터를 상기 제3신호로 출력하기 위한 제3데이터 입력 레지스터;
    상기 1사이클 후 라이트 동작 수행시에 오프되고 상기 2사이클 후 라이트 동작 수행시에 온되어 상기 제2신호를 상기 제3데이터 입력 레지스터로 전송하기 위한 제4스위치; 및
    상기 1사이클 후 라이트 동작 수행시에 오프되고 상기 2사이클 후 라이트 동작 수행시에 온되어 상기 제3신호를 상기 데이터 전송 제어부로 출력하기 위한 제5스위치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제1데이터 입력 레지스터는
    상기 제1상태의 제2제어신호에 응답하여 온되어 상기 데이터 입력버퍼의 출력 데이터를 전송하기 위한 제1전송 게이트; 및
    상기 제1전송 게이트의 출력 데이터를 래치하여 상기 제1신호로 출력하기 위한 제1래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 제2데이터 입력 레지스터는
    상기 제2상태의 제2제어신호에 응답하여 상기 제1신호를 전송하기 위한 제2전송 게이트;
    상기 제2전송 게이트의 출력 데이터를 래치하기 위한 제2래치;
    상기 제1상태의 제2제어신호에 응답하여 상기 제2래치의 출력 데이터를 전송하기 위한 제3전송 게이트; 및
    상기 제3전송 게이트의 출력 데이터를 래치하여 상기 제2신호로 전송하기 위한 제3래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서, 상기 제3데이터 입력 레지스터는
    상기 제2상태의 제2제어신호에 응답하여 상기 제2신호를 전송하기 위한 제4전송 게이트;
    상기 제4전송 게이트의 출력 데이터를 래치하기 위한 제4래치;
    상기 제1상태의 제2제어신호에 응답하여 상기 제4래치의 출력 데이터를 전송하기 위한 제5전송 게이트; 및
    상기 제5전송 게이트의 출력 데이터를 래치하여 상기 제3신호로 전송하기 위한 제5래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  22. 제14항에 있어서, 상기 데이터 전송 제어수단은
    제2상태의 제3제어신호에 응답하여 상기 제1신호를 전송하기 위한 제6전송 게이트;
    제2상태의 제4제어신호에 상기 제2신호를 전송하기 위한 제7전송 게이트;
    제2상태의 제5제어신호에 응답하여 상기 제3신호를 전송하기 위한 제8전송 게이트; 및
    상기 제6, 7, 및 8전송 게이트의 출력 데이터를 래치하여 출력하기 위한 제6래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  23. 제14항에 있어서, 상기 제어신호 발생수단은
    제1상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 래치하고, 제2상태의 클럭신호에 응답하여 상기 래치된 데이터를 제4신호로 출력하기 위한 제1라이트/리드 명령 입력 레지스터;
    상기 제1상태의 클럭신호에 응답하여 상기 제4신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 상기 래치된 데이터를 제5신호로 출력하기 위한 제2라이트/리드 명령 입력 레지스터;
    상기 제2상태의 클럭신호에 응답하여 상기 제5신호를 래치하고, 상기 제2상태의 클럭신호에 응답하여 상기 래치된 데이터를 제6신호로 출력하기 위한 제3라이트/리드 명령 입력 레지스터;
    상기 1사이클 후 라이트 동작 수행시에 상기 제4신호 및 제5신호를 논리곱하여 상기 제3제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제4, 5, 및 6신호를 논리곱하여 상기 제3제어신호를 발생하기 위한 제3제어신호 발생수단;
    상기 1사이클 후 라이트 동작 수행시에 상기 제4신호 및 제5신호의 반전된 신호를 논리곱하여 상기 제4제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제4신호와 상기 제5신호 및 상기 제6신호의 비논리합한 신호를 논리곱하여 상기 제4제어신호를 발생하기 위한 제4제어신호 발생수단; 및
    상기 2사이클 후 라이트 동작 수행시에 상기 제4신호와 상기 제5 및 제6신호를 배타논리합한 신호를 논리곱하여 상기 제5제어신호를 발생하기 위한 제5제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 제1라이트/리드 명령 입력 레지스터는
    상기 제1상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제6전송 게이트;
    상기 제6전송 게이트의 출력 데이터를 래치하기 위한 제6래치;
    상기 제2상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제7전송 게이트; 및
    상기 제7전송 게이트의 출력 데이터를 래치하여 상기 제4신호로 출력하기 위한 제7래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  25. 제23항에 있어서, 상기 제2라이트/리드 명령 입력 레지스터는
    상기 제1상태의 클럭신호에 응답하여 상기 제4신호를 전송하기 위한 제8전송 게이트;
    상기 제8전송 게이트의 출력 데이터를 래치하기 위한 제8래치;
    상기 제2상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제9전송 게이트; 및
    상기 제9전송 게이트의 출력 데이터를 래치하여 상기 제5신호로 전송하기 위한 제9래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  26. 제23항에 있어서, 상기 제3라이트/리드 명령 입력 레지스터는
    상기 제1상태의 클럭신호에 응답하여 상기 제5신호를 전송하기 위한 제10전송 게이트;
    상기 제10전송 게이트의 출력 데이터를 래치하기 위한 제8래치;
    상기 제2상태의 클럭신호에 응답하여 상기 라이트 또는 리드 명령을 전송하기 위한 제11전송 게이트; 및
    상기 제11전송 게이트의 출력 데이터를 래치하여 상기 제6신호로 전송하기 위한 제11래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  27. 외부로 부터의 리드 어드레스를 출력하거나, 1사이클 후 라이트 동작 수행시에 라이트 어드레스를 1사이클 지연하여 출력하고, 2사이클 후 라이트 동작 수행시에 라이트 어드레스를 2사이클 지연하여 출력하기 위한 어드레스 입력 제어수단;
    상기 1사이클 후 라이트 동작 수행시에 외부로부터 1사이클 후 입력되는 라이트 데이터를 0사이클, 1사이클 지연하여 출력하고, 2사이클 후 라이트 동작 수행시에 외부로부터 2사이클 후 입력되는 라이트 데이터를 0사이클, 1사이클, 2사이클 지연하여 출력하기 위한 데이터 입력 제어수단; 및
    상기 어드레스 입력 제어수단으로 부터의 리드 어드레스에 해당하는 소정수의 셀로 부터의 데이터를 리드하여 상기 1사이클 후 라이트 동작 수행시에는 플로우_스루 방식에 의해서 데이터를 출력하고, 상기 2사이클 후 라이트 동작 수행시에는 파이프라인드 방식에 의해서 데이터를 출력하고, 상기 어드레스 입력 제어수단으로 부터의 라이트 어드레스에 해당하는 소정수의 셀에 상기 데이터 입력 제어수단으로 부터의 데이터를 라이트하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리방법에 있어서,
    상기 1사이클 후 라이트 동작 수행시에 라이트, 라이트 명령이 연속적으로 입력되면 상기 0사이클 지연된 데이터를, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 1사이클 지연된 데이터를 상기 소정수의 셀로 전송하고, 상기 2사이클 후 라이트 동작 수행시에 라이트, 라이트, 라이트 명령이 연속적으로 입력되면 상기 0사이클 지연된 데이터를, 라이트, 리드(또는 비선택), 라이트 명령이 연속적으로 입력되거나, 리드(또는 비선택), 라이트, 라이트 명령이 연속적으로 입력되면 상기 1사이클 지연된 데이터를, 리드(또는 비선택), 리드(또는 비선택), 라이트 명령이 연속적으로 입력되면 상기 2사이클 지연된 데이터를 상기 소정수의 셀로 전송하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리방법.
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