KR100276652B1 - 반도체 메모리 장치 및 그 장치의 데이터 처리 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그 장치의 데이터 처리 방법을 공개한다. 그 장치는 복수개의 메모리 셀들, 라이트 드라이버, 센스 증폭기, 데이터 입력버퍼, 어드레스 입력 버퍼, 라이트 어드레스 저장부, 선택부, 비교부, 바이패스 제어신호 발생부, 제어신호 발생부, 데이터 입력 저장부, 래치, 데이터 출력부, 데이터 출력 버퍼, 및 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생부로 구성되어 있다. 그 데이터 처리 방법은 1사이클 후 라이트 동작 수행시에 바이패스1 및 바이패스12 제어신호를 발생하고, 2사이클 후 라이트 동작 수행시에 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호를 발생하는 단계, 및 1사이클 후 라이트 바이패스 동작시에 바이패스1 및 바이패스12 제어신호에 응답하여 제1신호를 데이터 출력 버퍼로 출력하고, 2사이클 후 라이트 바이패스 동작시에 바이패스1 및 바이패스12 제어신호에 응답하여 제2신호를 데이터 출력 버퍼로 출력하고, 바이패스2 및 바이패스12 제어신호에 응답하여 제3신호를 데이터 출력 버퍼로 출력하는 단계로 이루어져 있다. 따라서, 다양한 바이패스 라이트 기능을 수행할 수 있다.

Description

반도체 메모리 장치 및 그 장치의 데이터 처리 방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 1 또는 2사이클 후 라이트 동작을 수행할 수 있음은 물론 라이트 후 리드 동작 수행시에 라이트 어드레스와 리드 어드레스가 동일하면 입력 데이터를 바이패스할 수 있는 반도체 메모리 장치 및 그 장치의 데이터 처리 방법에 관한 것이다.
종래의 1 또는 2사이클 후 라이트 동작을 수행할 수 있는 반도체 메모리 장치는 라이트 동작 수행시에 외부로부터 입력되는 라이트 어드레스를 장치 내부에서 1 또는 2사이클 지연하여 어드레스 디코더로 입력하고 워드 라인 및 비트 라인을 선택하고, 라이트 어드레스 입력으로부터 1사이클 또는 2사이클 지연되어 외부로부터 입력되는 데이터 입력신호를 라이트 드라이버(write driver)로 전송함으로써 1 또는 2사이클 후 라이트 동작을 수행하게 된다. 즉, 1 또는 2사이클 후 라이트 동작은 반도체 메모리 장치가 라이트 어드레스를 입력하고, 이 라이트 어드레스의 입력으로부터 1 또는 2사이클 지연 후에 외부로부터의 라이트 데이터를 입력하여 라이트 동작을 수행하는 것을 말한다.
그런데, 종래의 반도체 메모리 장치가 1 또는 2사이클 후 라이트 기능을 수행할 수는 있었으나, 다양한 바이패스 기능을 수행할 수는 없었다. 즉, 종래의 반도체 메모리 장치가 리드 명령 전 2사이클 전에 라이트 명령이 있거나, 리드 명령 전 1 및 2사이클 전에 라이트 명령이 있는 경우에 라이트 데이터를 메모리 셀로 저장하지 않고 데이터 출력 버퍼를 통하여 외부로 출력하는 바이패스 기능은 구비하고 있었다. 그러나, 그 상세 회로 구성은 공개되지 않았고, 라이트 명령 후에 바로 리드 명령이 있고, 라이트 어드레스와 리드 어드레스가 동일한 경우의 바이패스 기능은 수행할 수가 없었다.
본 발명의 목적은 다양한 바이패스 기능을 가지고 1사이클 또는 2사이클 후 라이트 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데이터 처리 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀들, 상기 복수개의 메모리 셀들로 입력되는 데이터를 전송하기 위한 라이트 드라이버, 센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기, 외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼, 외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼, 1 또는 2사이클 후 라이트시에 상기 어드레스 입력버퍼로 부터의 라이트 어드레스를 1 또는 2사이클 지연시켜 출력하기 위한 라이트 어드레스 저장수단, 상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로 부터의 1사이클 또는 2사이클 지연된 라이트 어드레스를 선택적으로 출력하기 위한 선택수단, 상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로부터의 1사이클 또는 2사이클 지연된 라이트 어드레스를 비교하여 동일하면 제1 및 제2비교신호를 발생하기 위한 비교수단, 상기 1사이클 후 라이트 동작 수행시에는 상기 제1비교신호를 입력하여 바이패스1 및 바이패스12 제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제1 및 제2비교신호를 입력하여 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하기 위한 바이패스 제어신호 발생수단, 상기 1사이클 후 라이트 동작 수행시에는 제1 및 제2제어신호들을 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 제1, 2, 및 3제어신호들을 발생하기 위한 제어신호 발생수단, 상기 제1제어신호에 응답하여 상기 1 또는 2사이클 지연되어 입력되는 데이터 입력신호를 전송하여 제1, 2, 3신호들을 발생하고, 상기 제2제어신호에 응답하여 상기 제2신호를 래치하고, 상기 제3제어신호에 응답하여 상기 제3신호를 래치하여 상기 라이트 드라이버로 전송하기 위한 데이터 입력 저장수단, 상기 바이패스0 제어신호에 응답하여 상기 제1신호를 출력하고, 상기 바이패스1 및 12 제어신호에 응답하여 상기 제2신호를 출력하고, 상기 바이패스2 및 12 제어신호에 응답하여 상기 제3신호를 출력하기 위한 데이터 출력 선택수단, 1 또는 2사이클 후 라이트 바이패스 동작 수행시에 데이터 출력 버퍼 제어신호에 응답하여 상기 데이터 출력 선택수단으로 부터의 데이터를 래치하여 외부로 출력하기 위한 데이터 출력 버퍼, 및 상기 센스 증폭기 디스에이블 신호 및 상기 데이터 출력 버퍼를 제어하기 위한 제어신호들을 발생하는 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 처리 방법은 복수개의 메모리 셀들, 상기 복수개의 메모리 셀들로 데이터를 전송하기 위한 라이트 드라이버, 센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기, 외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼, 외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼, 및 데이터 출력 버퍼 제어 신호에 응답하여 상기 센스 증폭기로부터 출력되는 데이터를 버퍼하여 출력하기 위한 데이터 출력버퍼를 구비한 반도체 메모리 장치의 데이터 처리 방법에 있어서, 1사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 1사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 라이트 어드레스를 비교하여 동일하면 바이패스1 및 바이패스12 제어신호를 발생하고, 2사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 2사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 1 또는 2사이클 전 라이트 어드레스를 비교하여 동일하면 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하는 단계, 상기 1사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 제1제어신호에 응답하여 제1, 2, 및 3신호로 발생하고, 제2제어신호에 응답하여 상기 제2신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스 1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 상기 데이터 출력 버퍼로 출력하고, 상기 2사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 상기 제1제어신호에 응답하여 상기 제1, 2, 및 3신호로 발생하고, 상기 제2 또는 3제어신호에 응답하여 상기 제2 또는 3신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스0 제어신호에 응답하여 상기 제1신호를 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스2 및 바이패스12 제어신호에 응답하여 상기 제3신호를 상기 데이터 출력 버퍼로 출력하는 단계를 구비한 것을 특징으로 한다.
도1은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 장치의 데이터 입력 레지스터의 구성을 나타내는 회로도이다.
도3은 도1에 나타낸 장치의 데이터 출력 버퍼의 구성을 나타내는 회로도이다.
도4는 도1에 나타낸 장치의 데이터 출력 버퍼의 구성을 나타내는 회로도이다.
도5는 도1에 나타낸 센스 증폭기 및 데이터 출력 버퍼를 인에이블하는 신호를 발생하는 회로의 회로도이다.
도6은 도1에 나타낸 장치의 1사이클 후 라이트 바이패스 동작을 설명하기 위한 동작 타이밍도이다.
도7은 도1에 나타낸 장치의 2사이클 후 라이트 바이패스 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀들(10-1, 10-2, ..., 10-n), 프리차지 및 등화 회로들(12-1, 12-2, ..., 12-n), 행 어드레스 디코더(14), 열 선택 스위치들(16-1, 16-2, ..., 16-n), 열 어드레스 디코더(18), 라이트 드라이버(20), 센스 증폭기(22), 데이터 출력 버퍼(24), 데이터 입력 버퍼(26), 어드레스 입력버퍼(28), 멀티플렉서(30), 레지스터(32), 비교회로(34), 바이패스 합산기들(36, 38), 바이패스 제어신호 발생회로(40), 데이터 입력 레지스터 제어회로(42), 데이터 입력 레지스터(44), 전송 게이트들(46, 48), 및 래치(50)로 구성되어 있다.
상술한 반도체 메모리 장치의 각 부 기능을 설명하면 다음과 같다.
메모리 셀들(10-1, 10-2, ..., 10-n)은 워드 라인 선택신호들(WL1, WL2, ..., WLn)과 열 선택신호들(Y1, Y2, ..., Yn)에 응답하여 선택되어 비트 라인쌍들(BL1, BL1B, BL2, BL2B, ..., BLn, BLnB)의 데이터를 라이트하거나, 비트 라인쌍들로 데이터를 리드한다. 프리차지 및 등화 회로들(12-1, 12-2, ..., 12-n)은 리드 동작시에 비트 라인쌍을 프리차지하고 등화한다. 행 어드레스 디코더(14)는 행 어드레스(X)를 디코딩하여 워드 라인 선택신호들을 발생한다. 열 선택 스위치들(16-1, 16-2, ..., 16-n)은 열 선택신호들에 응답하여 비트 라인쌍들과 데이터 라인쌍(DL, DLB)사이의 데이터의 전송을 제어한다. 열 어드레스 디코더(18)는 열 어드레스(Y)를 디코딩하여 열 선택신호들을 발생한다. 라이트 드라이버(20)는 입력되는 데이터를 데이터 라인쌍으로 전송한다. 센스 증폭기(22)는 데이터 라인쌍으로 전송되는 데이터를 증폭하여 출력한다. 데이터 출력버퍼(24)는 데이터를 버퍼하여 출력 데이터(DOUT)를 발생한다. 데이터 입력버퍼(26)는 외부로부터 입력되는 데이터(DIN)를 버퍼한다. 어드레스 입력 버퍼(28)는 클럭신호(XCK)에 동기되어 발생되는 신호(KINA)에 응답하여 외부로부터 입력되는 어드레스(XAi)를 버퍼하여 리드 어드레스(RA) 및 라이트 어드레스(WA)를 출력한다. 레지스터(32)는 신호들(KINA, Pwe)에 응답하여 어드레스 입력 버퍼(28)의 출력신호를 래치하고 1사이클 지연하여 신호(WA1)를 발생하고, 신호(Pwe)에 응답하여 신호(WA1)를 1사이클 지연하여 신호(WA2)를 발생한다. 즉, 신호(WA1)은 신호(KINA, Pwe)에 응답하여 1사이클 파이프라인된 신호이고, 신호(WA2)는 신호(Pwe)에 응답하여 2사이클 파이트라인된 신호이다. 그리고, 신호(Pwe)는 라이트시의 라이트 인에이블 신호와 클럭신호에 의해서 발생된다. 그래서, 1사이클 후 라이트시에는 신호(WA1)가 멀티플렉서(30)로 출력되고, 2사이클 후 라이트시에는 신호(WA2)가 멀티플렉서(30)로 출력된다. 멀티플렉서(30)는 신호(Prd)에 응답하여 리드 어드레스(RA)를 출력하고, 신호(Pwe)에 응답하여 레지스터(32)로부터 출력되는 라이트 어드레스를 출력한다. 신호(Prd)는 리드시의 리드 인에이블 신호와 클럭신호에 의해서 발생된다. 비교회로(34)는 신호(WA1)와 리드 어드레스를 비교하여 동일하면 신호(SCHR1)를 발생하고, 신호(WA2)와 리드 어드레스를 비교하여 동일하면 신호(SCHR2)를 발생한다. 바이패스 합산기(36)는 리드 신호(SRD)와 신호(SCHR1)를 합산하여 신호(SBP0)를 발생한다. 바이패스 합산기(38)는 리드 신호(SRD)와 신호(SCHR2)를 합산하여 신호(SBP1)를 발생한다. 바이패스 제어신호 발생회로(40)는 라이트 인에이블 신호에 응답하여 바이패스 제어신호들(BP0, BP1, BP2, BP12)을 발생하는데, 1사이클 후 라이트 동작 수행시에는 바이패스1 신호(BP1)를 발생하고, 2사이클 후 라이트 동작 수행시에는 해당 바이패스 제어신호들을 발생한다. 즉, 바이패스0 동작 수행시에는 BP0를 발생하고, 바이패스1 동작 수행시에는 BP1, BP12를 발생하고, 바이패스2 동작 수행시에는 BP2, BP12를 발생한다. 데이터 입력 레지스터 제어회로(42)는 라이트 인에이블 신호(WE)를 입력하여 제어신호들(PDIN, PDIN1, PDIN2)을 발생한다. 데이터 입력 레지스터 제어회로(42)는 1사이클 후 라이트 동작을 수행하기 위하여 라이트 1사이클 후에 클럭신호와 동기되어 신호(PDIN)를 발생하고, 라이트 1사이클 후에 리드 명령이 있으면 신호(PDIN1)를 발생한다. 그리고, 2사이클 후 라이트 동작을 수행하기 위하여 라이트 2사이클 후에 클럭신호와 동기되어 신호(PDIN)를 발생하고, 라이트 1사이클 후나 2사이클 전에 리드 명령이 있으면 신호(PDIN1)를 발생하고, 1사이클 전과 2사이클 전에 모두 라이트 명령이 있으면 신호(PDIN2)를 발생한다. 데이터 입력 레지스터(44)는 신호(PDIN)에 응답하여 데이터 입력 신호(DIN)를 전송하고 래치하여 신호들(DR0, DR1, DR2)을 데이터 출력 멀티플렉서(52)로 출력한다. 전송 게이트(46)는 신호(PDIN1)에 응답하여 신호(DR1)를 전송한다. 전송 게이트(48)는 신호(PDIN2)에 응답하여 신호(DR2)를 전송한다. 래치(50)는 전송 게이트들(46, 48)의 출력신호를 래치하여 라이트 드라이버(20)로 출력한다. 데이터 출력 멀티플렉서(52)는 바이패스 제어신호들(BP0, BP1, BP2, BP12)에 응답하여 신호들(DR0, DR1, DR2)중의 하나를 데이터 출력 버퍼(24)로 출력한다.
도1의 구성에서, 레지스터(32), 비교회로(34), 바이패스 가산기들(36, 38), 및 바이패스 제어신호 발생회로(40)는 바이패스 제어신호를 발생하기 위한 회로구성이고, 데이터 입력 레지스터 제어회로(42), 데이터 입력 레지스터(44), 전송 게이트들(46, 48), 래치(50), 및 데이터 출력 멀티플렉서(52)는 직접적으로 바이패스 동작을 제어하는 회로 구성이다.
도2는 본 발명의 반도체 메모리 장치의 데이터 입력 레지스터(44)의 회로도로서, 인버터들(62, 66, 70, 80), 전송 게이트들(60, 64, 68, 78), 및 래치들(72, 74, 76, 82)로 구성되어 있다.
전송 게이트들(60, 68)은 "로우"레벨의 신호(PDIN)에 응답하여 데이터 입력신호(DIN) 및 신호(DR1)를 각각 전송한다. 래치들(72, 76)은 전송 게이트들(60, 68)을 통하여 전송되는 신호들을 각각 래치한다. 전송 게이트들(64, 78)은 "하이"레벨의 신호(PDIN)에 응답하여 신호(DR0), 및 래치(76)에 래치된 신호들을 각각 전송한다. 래치들(74, 82)은 전송 게이트들(64, 78)을 통하여 전송되는 신호들을 각각 래치한다.
도2에 나타낸 회로는 신호(PDIN)의 "로우"레벨 구간에서, 데이터 입력신호(DIN) 및 래치들(74)에 저장된 데이터가 전송 게이트들(60, 68)로 각각 전송되고, "하이"레벨 구간에서, 래치들(72, 76)에 저장된 데이터들이 신호들(DR1, DR2)로 각각 전송된다.
즉, 도2에 나타낸 회로는 바이패스0, 바이패스1, 바이패스2 기능 수행시에 신호들(DR0, DR1, DR2)중의 하나를 데이터 출력 멀티플렉서(52)로 출력한다. 바이패스0 기능은 라이트 명령 후에 동일한 어드레스의 리드 명령이 있는 경우를, 바이패스1 기능은 라이트, 리드, 리드 명령이 순서대로 진행되고, 라이트 어드레스와 마지막 리드 어드레스가 동일한 경우를, 바이패스2 기능은 라이트, 라이트, 리드 명령이 순서대로 진행되고, 처음의 라이트 어드레스와 리드 어드레스가 동일한 경우를 각각 말한다.
전송 게이트(46)는 신호(PDIN1)에 응답하여 신호(DR1)를 전송하고, 전송 게이트(48)는 신호(PDIN2)에 응답하여 신호(DR2)를 전송한다. 그리고, 래치(50)는 전송 게이트들(46, 48)의 출력신호를 래치하여 라이트 드라이버(20)로 출력한다. 즉, 데이터 입력 레지스터(44)의 출력신호들(DR1, DR2)을 입력하는 전송 게이트들(46, 48)과 래치(50)는 1 또는 2사이클 후 라이트 동작을 수행하기 위한 회로이다.
도3은 본 발명의 반도체 메모리 장치의 데이터 출력 버퍼의 회로도로서, PMOS트랜지스터들(90, 92, 94, 108, 110, 114, 116), NMOS트랜지스터들(96, 98, 100, 102, 112, 118), 인버터들(104, 106, 120, 122, 124, 126, `134, 138), NOR게이트들(128, 130), 및 NAND게이트들(132, 136)로 구성되어 있다.
PMOS트랜지스터(90) 및 NMOS트랜지스터들(92, 94, 96, 98, 100, 102)로 구성된 인에이블 회로는 라이트 동작 수행시에는 인에이블 신호(KDPRECB)가 "하이"레벨이므로 PMOS트랜지스터(90)가 오프되고, NMOS트랜지스터들(100, 102)이 온되어 데이터 라인쌍(DTA, DTAB)을 "로우"레벨로 하여 데이터 신호(DTA, DTAB)를 유지한다. 그리고, 리드 동작 수행시에는 인에이블 신호(KDPRECB)가 "로우"레벨이므로 PMOS트랜지스터(90)가 온되고, NMOS트랜지스터들(100, 102)이 오프되어 센스 증폭기 출력신호들(SAS, SASB)이 각각 데이터 라인쌍(DTA, DTAB)으로 전송된다.
인버터들(104, 106), PMOS트랜지스터들(108, 110, 114, 116), NMOS트랜지스터(112, 118), 및 래치(120, 122)로 구성된 회로는 라이트 동작 수행시에는 데이터 라인쌍(DTA, DTAB)의 데이터가 모두 "로우"레벨이므로 PMOS트랜지스터들(110, 116) 및 NMOS트랜지스터들(112, 118)이 모두 오프됨으로, 데이터 라인쌍(DTBB, DTB)에는 래치(120, 122)에 래치된 데이터가 유지된다. 리드 동작 수행시에는 데이터 라인쌍(DTA, DTAB)에 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTAA, DTB)으로 전송한다.
인버터들(124, 126) 및 NOR게이트들(128, 130)로 구성된 회로는 클럭(XCK)과 동기된 신호(KDATA)에 의해서 데이터 라인쌍(DTBB, DTB)에 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTC, DTCB)으로 출력한다. 즉, 이 회로는 신호(KDATA)가 "로우"레벨에서 "하이"레벨로 천이할 때, 데이터 라인상(DTBB, DTB)으로 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTC, DTCB)로 전송한다.
NAND게이트들(132, 136), 및 인버터들(134, 138)로 구성된 회로는 출력 인에이블 신호(OE)에 응답하여 데이터 라인쌍(DTC, DTCB)으로 전송된 신호들을 데이터 출력신호들(DOU, DOD)로 각각 출력한다.
도3에 나타낸 데이터 출력 버퍼는 본 발명의 반도체 메모리 장치의 1 또는 2사이클 후 라이트 바이패스 동작을 가능하게 하는 회로 구성이다.
도4는 본 발명의 반도체 메모리 장치의 데이터 출력 멀티플렉서(52)의 회로도로서, 인버터들(140, 144, 148, 150, 152, 156, 160, 162, 166), 전송 게이트들(142, 146, 154, 164), 및 NOR게이트(158)로 구성되어 있다.
전송 게이트들(142, 146)은 바이패스 제어신호들(BP1, BP2)에 각각 응답하여 신호들(DR1, DR2)을 각각 전송한다. 래치(148, 150)는 전송 게이트들(142, 146)의 출력신호들을 래치한다. 전송 게이트(154)는 바이패스 제어신호(BP12)에 응답하여 래치를 구성하는 인버터(150)의 출력신호를 전송한다. 인버터(156)는 바이패스 제어신호(BP0)를 반전한다. NOR게이트(158)는 인버터(156)의 출력신호 및 신호(KDATA)를 비논리합하여 신호(KBYP0)를 출력한다. 즉, 신호(KBYP0)는 바이패스 제어신호(BP0)가 인에이블되고, 신호(KDATA)가 "로우"레벨인 경우에 "하이"레벨로 인에이블된다. 인버터(160)는 신호(DR0)를 반전한다. 전송 게이트(164)는 신호(KBYP0)에 응답하여 인버터(160)의 출력신호를 데이터 라인(DTB)로 전송하고, 인버터(166)는 데이터 라인(DTB)으로 전송된 신호를 반전 데이터 라인(DTBB)으로 전송한다.
도5는 본 발명의 반도체 메모리 장치의 센스 증폭기 인에이블 신호(SAEN) 및 데이터 출력 버퍼 인에이블 신호(KDPRECB)를 발생하는 회로의 회로도로서, NOR게이트들(170, 184), NAND게이트들(182, 190), PMOS트랜지스터들(172, 174, 176), NMOS트랜지스터들(178, 180), 및 인버터들(186, 188, 192, 194)로 구성되어 있다.
리드 명령이 있으면, 센스 증폭기를 인에이블하기 위하여 인에이블 신호(SAENP)가 발생한다. NOR게이트(170)는 데이터 라인쌍(DTA, DTAB)으로 부터의 신호를 비논리곱한다. 즉, 데이터 라인쌍(DTA, DTAB)의 데이터가 모두 "로우"레벨이면 "하이"레벨의 신호를 발생한다. NMOS트랜지스터들(178, 180)은 "하이"레벨의 인에이블 신호(SAENP)와 NOR게이트(170)의 출력신호에 응답하여 온되어 PMOS트랜지스터(178)의 드레인을 "로우"레벨로 한다. 이 때에는 센스 증폭기 및 데이터 출력 버퍼를 인에이블하기 위한 신호를 발생하기 위한 동작을 수행한다. NAND게이트(182)는 "로우"레벨의 신호 및 "하이"레벨의 신호를 비논리곱하여 "하이"레벨의 신호를 발생한다. NOR게이트(184) 및 인버터들(186, 188)은 신호들(SBP0, SBP12)에 응답하여 이들 두 신호들이 모두 "로우"레벨이면 "하이"레벨의 신호를 발생하고, 하나라도 "하이"레벨이면 "로우"레벨의 신호를 발생한다. 즉, 이 구성은 바이패스 동작 수행시에 센스 증폭기 및 데이터 출력 버퍼의 동작을 디스에이블하기 위한 것이다. NAND게이트(190) 및 인버터(192)는 NAND게이트(182)의 출력신호와 인버터(188)의 출력신호를 논리곱하여 이들 두 신호들이 모두 "하이"레벨이면 "하이"레벨의 센스 증폭기 인에이블 신호(SAEN)를 발생하고, 하나라도 "로우"레벨이면 "로우"레벨의 신호를 발생한다. 즉, NAND게이트(182) 및 인버터(188)의 출력신호들이 모두 "하이"레벨이면 "하이"레벨의 센스 증폭기 인에이블 신호(SAEN)를 발생하고, "로우"레벨의 데이터 출력 버퍼 인에이블 신호(KDPRECB)를 발생하여 센스 증폭기(22) 및 데이터 출력 버퍼(24)의 동작을 인에이블한다. 그리고, 바이패스 기능을 위하여 인버터(188)의 출력신호가 "로우"레벨이 되면 NAND게이트(190)는 "로우"레벨의 센스 증폭기 인에이블 신호(SAEN)와 "하이"레벨의 데이터 출력 버퍼 인에이블 신호(KDPRECB)를 발생하여 센스 증폭기(22)의 동작을 디스에이블한다.
본 발명의 반도체 메모리 장치의 전체적인 구성과 기능 및 각 부의 상세 회로 구성 및 동작을 상술하였다.
이제, 본 발명의 반도체 메모리 장치의 데이터 처리 방법을 도6의 타이밍도를 이용하여 설명하면 다음과 같다.
도6은 본 발명의 반도체 메모리 장치의 1사이클 후 라이트 바이패스 동작을 설명하기 위한 동작 타이밍도이다.
1사이클 후 라이트 바이패스 동작은 라이트 명령 후에 리드 명령이 발생되고, 이때 리드 어드레스가 1사이클 전의 라이트 어드레스 동일한 경우에 수행되는 동작을 말한다. 바이패스 동작 수행시에 센스 증폭기(22)의 동작은 디스에이블된다.
첫 번째 사이클에서, 라이트 명령이 입력되면 어드레스 입력 버퍼(28)는 라이트 어드레스(A1)를 버퍼하여 출력한다. 레지스터(32)는 라이트 어드레스(A1)를 래치한다. 두 번째 사이클에서 리드 명령이 입력되면, 어드레스 입력 버퍼(28)는 리드 어드레스(A1)를 버퍼하여 출력한다. 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 라이트 어드레스와 리드 어드레스가 동일함으로 신호(SCHR1)를 발생한다. 바이패스 가산기(36)는 신호(SRD)에 응답하여 신호(SCHR1)를 가산하여 바이패스 신호(SBP0)를 발생한다. 바이패스 제어신호 발생회로(40)는 1사이클 후 라이트 동작 수행시에는 바이패스 신호(SBP0)를 입력하여 바이패스1 신호들(BP1, BP12)을 발생한다. 데이터 입력 버퍼(26)는 첫 번째 사이클의 "로우"레벨 구간으로부터 입력되는 데이터 입력신호(DIN)를 데이터 입력 레지스터(44)로 출력한다. 데이터 입력 레지스터(44)는 신호(PDIN)에 응답하여 신호(DR1)를 발생한다. 데이터 출력 멀티플렉서(52)는 바이패스1 신호들(BP1, BP12)에 응답하여 신호(DR1)를 데이터 출력 버퍼(24)의 래치로 출력한다. 데이터 출력 버퍼(24)는 래치에 래치된 신호를 신호(KDATA, OE)에 응답하여 데이터 출력신호(DOUT)로 출력한다.
즉, 1사이클 후 라이트 바이패스 동작 수행시에는 바이패스 제어신호 발생회로(40)가 라이트 후 리드 명령시에 라이트 어드레스와 동일한 리드 어드레스가 입력되면 바이패스1 신호를 발생하고, 신호(PDIN)는 라이트 후 1사이클 후에 클럭 신호와 동기되어 인에이블되고, 신호(PDIN1)는 라이트 1사이클 후에 리드 명령이 있으면 인에이블된다.
그리고, 1사이클 후 라이트 기능을 수행할 때에는 레지스터(32)는 어드레스 입력 버퍼(28)의 출력신호를 1사이클 지연시켜 멀티플렉서(30)로 출력하고, 데이터 입력 레지스터(44)는 데이터 입력 버퍼(26)로부터 1사이클 지연되어 입력되는 데이터 입력신호(DIN)를 신호(PDIN)에 응답하여 신호(DR1)를 발생한다. 전송 게이트(46)는 신호(PDIN1)에 응답하여 신호(DR1)를 래치(50)에 래치한다. 래치(50)는 래치된 신호를 라이트 드라이버(20)로 출력한다. 이와같이 하여 1사이클 후 라이트 명령이 수행된다.
도7은 본 발명의 반도체 메모리 장치의 2사이클 후 라이트 바이패스 동작을 설명하기 위한 동작 타이밍도이다.
2사이클 후 라이트 바이패스 동작은 리드 어드레스가 1사이클 전의 라이트 어드레스와 동일하거나, 리드 어드레스가 2사이클 전의 라이트 어드레스와 동일한 경우에 수행되는 동작을 말한다. 바이패스 동작 수행시에 센스 증폭기(22)의 동작이 디스에이블된다.
먼저, 바이패스0 동작을 수행하는 것을 설명하면 다음과 같다.
첫 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A0)가 어드레스 입력 버퍼(28)로 입력된다. 어드레스 입력 버퍼(28)는 버퍼된 라이트 어드레스(A0)를 레지스터(32)로 출력한다. 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 버퍼(28)의 출력신호를 래치하여 신호(WA1)를 발생한다. 두 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스와 동일한 리드 어드레스(A0)가 입력된다. 그러면, 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 어드레스(A0)와 입력되는 리드 어드레스(A0)를 비교하여 신호(SCHR1)를 발생한다. 이 신호(SCHR1)는 바이패스를 진행하기 위하여 발생하는 신호이다. 바이패스 가산기(36)는 신호(SCHR1)를 리드 신호(SRD)와 가산하여 리드 명령이 있을 때에 "하이"레벨의 신호(SBP0)를 발생한다. 바이패스 제어신호 발생회로(40)는 신호(SBP0)를 입력하여 바이패스0 신호(BP0)를 발생한다. 이때에는 데이터 입력신호(DIN)를 라이트 드라이버(20)로 전송하지 않고, 데이터 출력 멀티플렉서(52)와 데이터 출력 버퍼(24)를 통하여 외부로 출력하여야 한다. 그래서, 이 동작을 수행하기 위하여 라이트 2사이클 후에 "로우"레벨의 제어신호(PDIN)에 응답하여 데이터 입력신호(DIN)가 신호(DR0)로 출력된다. 이 신호(DR0)는 데이터 출력 멀티플렉서(52)로 출력되고, 데이터 출력 멀티플렉서(52)는 바이패스0 신호(BP0) 및 신호(KDATA)에 응답하여 도4에 나타낸 전송 게이트(164)를 통하여 신호(DR0)를 도3에 나타낸 래치(120, 122)로 전달한다. 도7에 신호(DLAT-R0)로 나타내었다. 래치로 전송된 데이터는 신호(KDATA)와 출력 인에이블 신호(OE)에 응답하여 출력신호(R0)를 발생한다.
다음으로, 바이패스1 동작을 수행하는 것을 설명하면 다음과 같다.
네 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A1)가 어드레스 입력 버퍼(28)로 입력된다. 어드레스 입력 버퍼(28)는 버퍼된 라이트 어드레스(A1)를 레지스터(32)로 출력한다. 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 버퍼(28)의 출력신호를 래치하여 신호(WA1)를 발생한다. 그리고, 다섯 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 리드 어드레스(A2)가 입력된다. 그러면, 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 어드레스(A0)와 입력되는 리드 어드레스(A2)를 비교하게 되는데 동일하지 않으므로 신호(SCHR1)는 발생되지 않는다. 그리고, 여섯 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 리드 어드레스(A1)가 입력되고, 이때, 라이트 어드레스(A1)의 데이터(D1)이 입력된다. 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 어드레스(A1)와 리드 어드레스(A1)를 비교하여 동일함으로 신호(SCHR1)를 발생한다. 바이패스 가산기(36)는 신호(SRD)에 응답하여 신호(SBP0)를 발생한다. 바이패스 가산기(36)는 신호(SCHR1)의 모든 비트가 동일함을 나타내는 신호인 경우에 신호(SBP0)를 발생한다. 바이패스 제어신호 발생회로(40)는 제어신호(WC)가 바이패스1임을 나타내면 바이패스1 신호들(BP1, BP12)을 발생한다. 제어신호(WC)는 바이패스0와 바이패스1 동작을 구분하기 위하여 발생되는 것으로, 리드 명령 전에 라이트 명령이 있었으면 바이패스 제어신호 발생회로(40)가 바이패스0 신호(BP0)를 발생하도록 하고, 리드 명령 전에 리드 명령이 있었으면 바이패스 제어신호 발생회로(40)가 바이패스1 신호들(BP1, BP12)을 발생하도록 한다. 데이터 입력 버퍼(26)는 데이터(D1)를 버퍼하여 데이터 입력 레지스터(44)로 출력한다. 데이터 입력 레지스터(44)는 신호(PDIN)에 응답하여 신호들(DR0, DR1, DR2)을 발생한다. 데이터 출력 멀티플렉서(52)는 신호(DR1)를 전송하여 도3에 나타낸 데이터 출력 버퍼(24)의 래치(120, 122)로 래치한다. 데이터 출력 버퍼(24)는 신호들(KDATA, OE)에 응답하여 데이터 출력신호(R1)를 발생한다.
다음으로, 바이패스2 동작을 수행하는 것을 설명하면 다음과 같다.
세 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A2)가 어드레스 입력 버퍼(28)로 입력된다. 어드레스 입력 버퍼(28)는 버퍼된 라이트 어드레스(A2)를 레지스터(32)로 출력한다. 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 입력 버퍼(28)의 출력신호를 래치한다. 그리고, 네 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A1)가 입력된다. 그러면, 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 입력 버퍼(28)의 출력신호를 래치한다. 이 사이클의 "로우"레벨에서 라이트 어드레스(A2)의 데이터(D2)가 데이터 입력 버퍼(26)로 입력된다. 다섯 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 리드 어드레스(A1)가 입력된다. 그러면, 레지스터(32)는 신호(Pwe)에 응답하여 출력신호들(WA1, WA2)로 라이트 어드레스들(A1, A2)을 발생한다. 비교회로(34)는 신호(WA1, WA2)와 리드 어드레스(A2)를 비교하여 신호(WA2)와 동일함으로 신호(SCHR2)를 발생한다. 바이패스 가산기(38)는 신호(SRD)에 응답하여 신호(SBP1)를 발생한다. 바이패스 제어신호 발생회로(40)는 신호(SBP1)를 입력하여 바이패스2 신호들(BP2, BP12)을 발생한다. 데이터 입력 레지스터(44)는 데이터 입력 버퍼(26)로부터 라이트 데이터(D2)를 입력하여 신호들(DR0, DR1,DR2)을 발생한다. 데이터 출력 멀티플렉서(52)는 바이패스2 제어신호들(BP2, BP12)에 응답하여 신호(DR2)를 데이터 출력 버퍼(24)로 래치한다. 데이터 출력 버퍼(24)는 신호들(KDATA, OE)에 응답하여 데이터 출력 신호(R2)를 발생한다.
즉, 2사이클 후 라이트 바이패스 동작을 수행할 때에 바이패스0 동작을 수행하기 위해서 바이패스 제어신호 발생회로(40)가 신호(BP0)를 발생하고, 바이패스1 동작을 수행하기 위하여 신호들(BP1, BP12)을 발생하고, 바이패스2 동작 수행하기 위하여 신호들(BP2, BP12)을 발생한다. 바이패스12 제어신호는 바이패스1 제어신호나 바이패스2 제어신호가 발생하면 함께 발생하는 신호이다.
그리고, 2사이클 후 라이트 기능을 수행할 때에는 레지스터(32)는 어드레스 입력 버퍼(28)의 출력신호를 2사이클 지연시켜 멀티플렉서(30)로 출력하고, 데이터 입력 레지스터(44)는 데이터 입력 버퍼(26)로부터 2사이클 지연되어 입력되는 데이터 입력신호(DIN)를 신호(PDIN)에 응답하여 신호들(DR0, DR1, DR2)을 발생한다. 전송 게이트(48)는 신호(PDIN2)에 응답하여 신호(DR2)를 래치(50)에 래치한다. 래치(50)는 래치된 신호를 라이트 드라이버(20)로 출력한다. 이와같이 하여 2사이클 후 라이트 동작이 수행된다.
상술한 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법은 바이트 단위로 데이터가 처리된다.
따라서, 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법은 1 및 2사이클 후 라이트 동작과 1사이클 후 라이트 바이패스1 동작 수행과 2사이클 후 라이트 바이패스0, 1, 2 동작을 수행할 수 있다.
특히, 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법은 2사이클 후 라이트 바이패스 동작에서 종래에는 없었던 바이패스0 및 바이패스 1 또는 2 기능중의 하나를 추가한 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법은 1사이클 후 라이트 기능 및 2사이클 후 라이트 기능을 수행할 수 있으며, 이들 기능에서 라이트 후 리드 명령을 수행할 때, 리드 어드레스가 1사이클 또는 2사이클 전의 라이트 어드레스와 동일한 경우에 다양한 바이패스 라이트 기능을 수행할 수 있다.

Claims (15)

  1. 복수개의 메모리 셀들;
    상기 복수개의 메모리 셀들로 입력되는 데이터를 전송하기 위한 라이트 드라이버;
    센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기;
    외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼;
    외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼;
    1 또는 2사이클 후 라이트시에 상기 어드레스 입력버퍼로 부터의 라이트 어드레스를 1 또는 2사이클 지연시켜 출력하기 위한 라이트 어드레스 저장수단;
    상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로 부터의 1사이클 또는 2사이클 지연된 라이트 어드레스를 선택적으로 출력하기 위한 선택수단;
    상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로부터의 1사이클 또는 2사이클 지연된 라이트 어드레스를 비교하여 동일하면 제1 및 제2비교신호를 발생하기 위한 비교수단;
    상기 1사이클 후 라이트 동작 수행시에는 상기 제1비교신호를 입력하여 바이패스0 제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제1 및 제2비교신호를 입력하여 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하기 위한 바이패스 제어신호 발생수단;
    상기 1사이클 후 라이트 동작 수행시에는 제1 및 제2제어신호들을 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 제1, 2, 및 3제어신호들을 발생하기 위한 제어신호 발생수단;
    상기 제1제어신호에 응답하여 상기 1 또는 2사이클 지연되어 입력되는 데이터 입력신호를 전송하여 제1, 2, 3신호들을 발생하고, 상기 제2제어신호에 응답하여 상기 제2신호를 래치하고, 상기 제3제어신호에 응답하여 상기 제3신호를 래치하여 상기 라이트 드라이버로 전송하기 위한 데이터 입력 저장수단;
    상기 바이패스0 제어신호에 응답하여 상기 제1신호를 출력하고, 상기 바이패스1 및 12 제어신호에 응답하여 상기 제2신호를 출력하고, 상기 바이패스2 및 12 제어신호에 응답하여 상기 제3신호를 출력하기 위한 데이터 출력 선택수단;
    1 또는 2사이클 후 라이트 바이패스 동작 수행시에 데이터 출력 버퍼 제어신호에 응답하여 상기 데이터 출력 선택수단으로 부터의 데이터를 래치하여 외부로 출력하기 위한 데이터 출력 버퍼; 및
    상기 센스 증폭기 및 상기 데이터 출력 버퍼를 제어하기 위한 제어신호들을 발생하는 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어신호 발생수단은
    라이트 명령후 1사이클 후에 클럭신호와 동기되어 상기 제1제어신호를, 1사이클 전에 라이트 명령이 있으면 제2제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 라이트 명령 후 2사이클 후에 상기 클럭신호와 동기되어 상기 제1제어신호를, 리드 명령 전 1 또는 2사이클 전에 리드 명령이 있으면 상기 제2제어신호를, 리드 명령 전 1 및 2사이클 전에 모두 라이트 명령이 있으면 상기 제3제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 데이터 입력 저장수단은
    상기 제1제어신호에 응답하여 상기 데이터 입력 버퍼로 부터의 데이터 입력신호를 전송하기 위한 제1전송수단;
    상기 제1전송수단의 출력신호를 래치하여 상기 제1신호를 발생하기 위한 제1래치;
    상기 반전된 제1제어신호에 응답하여 상기 제1신호를 전송하기 위한 제2전송수단;
    상기 제2전송수단의 출력신호를 래치하여 상기 제2신호를 발생하기 위한 제2래치;
    상기 제1제어신호에 응답하여 상기 제2신호를 전송하기 위한 제3전송수단;
    상기 제3전송수단의 출력신호를 래치하기 위한 제3래치;
    상기 반전된 제1제어신호에 응답하여 상기 제3래치의 출력신호를 전송하기 위한 제4전송수단;
    상기 제4전송수단의 출력신호를 래치하여 제3신호를 발생하기 위한 제4래치;
    상기 제2제어신호에 응답하여 상기 제2신호를 전송하기 위한 제5전송수단;
    상기 제3제어신호에 응답하여 상기 제3신호를 전송하기 위한 제6전송수단; 및
    상기 제5 또는 제6 전송수단으로 부터의 신호를 래치하기 위한 제5래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이터 출력 버퍼는
    상기 데이터 출력 버퍼 제어 신호에 응답하여 상기 센스 증폭기 출력신호를 제1출력 데이터 쌍으로 출력하기 위한 데이터 출력 버퍼 인에이블 수단;
    상기 데이터 출력 버퍼 인에이블 수단으로부터 출력되는 제1출력 데이터 쌍을 반전하고 래치하여 제2출력 데이터 쌍으로 출력하기 위한 반전 및 래치수단; 및
    상기 반전 및 래치수단의 출력신호를 반전하여 최종 데이터 출력신호 쌍을 발생하기 위한 데이터 출력수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 또는 제4항에 있어서, 상기 데이터 출력 선택수단은
    상기 바이패스1 제어신호에 응답하여 상기 제2신호를 전송하기 위한 제7전송수단;
    상기 바이패스2 제어신호에 응답하여 상기 제3신호를 전송하기 위한 제8전송수단;
    상기 제7 및 제8전송수단의 출력신호를 래치하기 위한 제6래치;
    상기 바이패스12 제어신호에 응답하여 상기 제6래치에 래치되고 반전된 신호를 상기 데이터 출력 버퍼의 제2출력 데이터 쌍으로 전송하기 위한 제9전송수단; 및
    상기 바이패스0 제어신호의 반전된 신호와 상기 클럭신호를 비논리합한 신호에 응답하여 상기 제1신호를 반전한 신호를 상기 데이터 출력 버퍼의 제2출력 데이터 쌍으로 전송하기 위한 제10전송수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 또는 제4항에 있어서, 상기 센스 증폭기 및 데이터 출력 버퍼 제어 신호 발생수단은
    상기 데이터 출력 버퍼의 제1출력 데이터 쌍으로 부터의 신호들을 비논리합하기 위한 제1비논리합 수단;
    센스 증폭기 인에이블 신호 및 상기 제1비논리합 수단의 출력신호에 응답하여 "로우"레벨의 신호를 전송하고, 상기 제1비논리합 수단의 출력신호 또는 상기 센스 증폭기 인에이블 신호에 응답하여 "하이"레벨의 신호를 전송하기 위한 센스 증폭기 인에이블 수단;
    상기 센스 증폭기 인에이블 수단의 출력신호를 반전하기 위한 반전수단;
    상기 바이패스0 및 바이패스12 제어신호들을 비논리합하기 위한 제2비논리합 수단;
    상기 반전수단 및 제2비논리합 수단의 출력신호들을 논리곱하여 상기 센스 증폭기를 제어하기 위한 센스 증폭기 제어신호 발생수단; 및
    상기 센스 증폭기 제어 신호를 반전하여 상기 데이터 출력 버퍼를 제어하기 위한 데이터 출력 버퍼 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 복수개의 메모리 셀들;
    상기 복수개의 메모리 셀들로 데이터를 전송하기 위한 라이트 드라이버;
    센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기;
    외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼;
    외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼; 및
    데이터 출력 버퍼 제어신호에 응답하여 상기 센스 증폭기로부터 출력되는 데이터를 버퍼하여 출력하기 위한 데이터 출력버퍼를 구비한 반도체 메모리 장치에 있어서,
    1사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 1사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 라이트 어드레스를 비교하여 동일하면 바이패스1 및 바이패스12 제어신호를 발생하고, 2사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 2사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 1 또는 2사이클 전 라이트 어드레스를 비교하여 동일하면 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하는 바이패스 제어신호 발생수단;
    상기 1사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 제1제어신호에 응답하여 제1, 2, 및 3신호로 발생하고, 제2제어신호에 응답하여 상기 제2신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스 1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 상기 데이터 출력 버퍼로 출력하고, 상기 2사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 상기 제1제어신호에 응답하여 상기 제1, 2, 및 3신호로 발생하고, 상기 제2 또는 3제어신호에 응답하여 상기 제2 또는 3신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스0 제어신호에 응답하여 상기 제1신호를 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스2 및 바이패스12 제어신호에 응답하여 상기 제3신호를 상기 데이터 출력 버퍼로 출력하기 위한 바이패스 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 바이패스 제어신호 발생수단은
    상기 1 또는 2사이클 후 라이트시에 상기 어드레스 입력버퍼로 부터의 라이트 어드레스를 1 또는 2사이클 지연시켜 출력하기 위한 라이트 어드레스 저장수단;
    상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로 부터의 1 또는 2사이클 지연된 라이트 어드레스를 선택적으로 출력하기 위한 선택수단;
    상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로부터의 1 또는 2사이클 지연된 라이트 어드레스를 비교하여 동일하면 제1 및 제2비교신호를 발생하기 위한 비교수단; 및
    상기 1사이클 후 라이트 동작 수행시에는 상기 제1비교신호를 입력하여 바이패스0 제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제1 및 제2비교신호를 입력하여 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하기 위한 바이패스 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 바이패스 제어수단은
    상기 1사이클 후 라이트 동작 수행시에는 상기 제1 및 제2제어신호들을 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 상기 제1, 2, 및 3제어신호들을 발생하기 위한 제어신호 발생수단;
    상기 제1제어신호에 응답하여 상기 1 또는 2사이클 지연되어 입력되는 데이터 입력신호를 전송하여 제1, 2, 3신호들을 발생하고, 상기 제2제어신호에 응답하여 상기 제2신호를 래치하고, 상기 제3제어신호에 응답하여 상기 제3신호를 래치하여 상기 라이트 드라이버로 전송하기 위한 데이터 입력 저장수단; 및
    상기 바이패스0 제어신호에 응답하여 상기 제1신호를 출력하고, 상기 바이패스1 및 12 제어신호에 응답하여 상기 제2신호를 출력하고, 상기 바이패스2 및 12 제어신호에 응답하여 상기 제3신호를 출력하기 위한 데이터 출력 선택수단; 및
    상기 센스 증폭기 및 상기 데이터 출력 버퍼를 제어하기 위한 제어신호들을 발생하는 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어신호 발생수단은
    라이트 명령후 1사이클 후에 클럭신호와 동기되어 상기 제1제어신호를, 1사이클 전에 라이트 명령이 있으면 상기 제2제어신호를 발생하고, 상기 2사이클 후 라이트 동작 수행시에는 라이트 명령 후 2사이클 후에 상기 클럭신호와 동기되어 상기 제1제어신호를, 리드 명령 전 1 또는 2사이클 전에 리드 명령이 있으면 상기 제2제어신호를, 리드 명령 전 1 및 2사이클 전에 모두 라이트 명령이 있으면 상기 제3제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 데이터 입력 저장수단은
    상기 제1제어신호에 응답하여 상기 데이터 입력 버퍼로 부터의 데이터 입력신호를 전송하기 위한 제1전송수단;
    상기 제1전송수단의 출력신호를 래치하여 상기 제1신호를 발생하기 위한 제1래치;
    상기 반전된 제1제어신호에 응답하여 상기 제1신호를 전송하기 위한 제2전송수단;
    상기 제2전송수단의 출력신호를 래치하여 상기 제2신호를 발생하기 위한 제2래치;
    상기 제1제어신호에 응답하여 상기 제2신호를 전송하기 위한 제3전송수단;
    상기 제3전송수단의 출력신호를 래치하기 위한 제3래치;
    상기 반전된 제1제어신호에 응답하여 상기 제3래치의 출력신호를 전송하기 위한 제4전송수단;
    상기 제4전송수단의 출력신호를 래치하여 제3신호를 발생하기 위한 제4래치;
    상기 제2제어신호에 응답하여 상기 제2신호를 전송하기 위한 제5전송수단;
    상기 제3제어신호에 응답하여 상기 제3신호를 전송하기 위한 제6전송수단; 및
    상기 제5 또는 제6 전송수단으로 부터의 신호를 래치하기 위한 제5래치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제7항에 있어서, 상기 데이터 출력 버퍼는
    상기 데이터 출력 버퍼 제어 신호에 응답하여 상기 센스 증폭기 출력신호를 제1출력 데이터 쌍으로 출력하기 위한 데이터 출력 버퍼 인에이블 수단;
    상기 데이터 출력 버퍼 인에이블 수단으로부터 출력되는 제1출력 데이터 쌍을 반전하고 래치하여 제2출력 데이터 쌍으로 출력하기 위한 반전 및 래치수단; 및
    상기 반전 및 래치수단의 출력신호를 반전하여 최종 데이터 출력신호 쌍을 발생하기 위한 데이터 출력수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제7항에 있어서, 상기 데이터 출력 선택수단은
    상기 바이패스1 제어신호에 응답하여 상기 제2신호를 전송하기 위한 제7전송수단;
    상기 바이패스2 제어신호에 응답하여 상기 제3신호를 전송하기 위한 제8전송수단;
    상기 제7 및 제8전송수단의 출력신호를 래치하기 위한 제6래치;
    상기 바이패스12 제어신호에 응답하여 상기 제6래치에 래치되고 반전된 신호를 상기 데이터 출력 버퍼의 제2출력 데이터 쌍으로 전송하기 위한 제9전송수단; 및
    상기 바이패스0 제어신호의 반전된 신호와 상기 클럭신호를 비논리합한 신호에 응답하여 상기 제1신호를 반전한 신호를 상기 데이터 출력 버퍼의 제2출력 데이터 쌍으로 전송하기 위한 제10전송수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항 또는 제12항에 있어서, 상기 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생수단은
    상기 데이터 출력 버퍼의 제1출력 데이터 쌍으로 부터의 신호들을 비논리합하기 위한 제1비논리합 수단;
    센스 증폭기 제어 신호 및 상기 제1비논리합 수단의 출력신호에 응답하여 "로우"레벨의 신호를 전송하고, 상기 제1비논리합 수단의 출력신호 또는 상기 센스 증폭기 제어신호에 응답하여 "하이"레벨의 신호를 전송하기 위한 센스 증폭기 인에이블 수단;
    상기 센스 증폭기 인에이블 수단의 출력신호를 반전하기 위한 반전수단;
    상기 바이패스0 및 바이패스12 제어신호들을 비논리합하기 위한 제2비논리합 수단;
    상기 반전수단 및 제2비논리합 수단의 출력신호들을 논리곱하여 상기 센스 증폭기 제어 신호를 발생하기 위한 센스 증폭기 제어신호 발생 수단; 및
    상기 센스 증폭기 제어신호를 반전하여 상기 데이터 출력 버퍼 제어신호를 발생하기 위한 데이터 출력 버퍼 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  15. 복수개의 메모리 셀들;
    상기 복수개의 메모리 셀들로 데이터를 전송하기 위한 라이트 드라이버;
    센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기;
    외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼;
    외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼; 및
    데이터 출력 버퍼 제어 신호에 응답하여 상기 센스 증폭기로부터 출력되는 데이터를 버퍼하여 출력하기 위한 데이터 출력버퍼를 구비한 반도체 메모리 장치의 데이터 처리 방법에 있어서,
    1사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 1사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 라이트 어드레스를 비교하여 동일하면 바이패스1 및 바이패스12 제어신호를 발생하고, 2사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 2사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 1 또는 2사이클 전 라이트 어드레스를 비교하여 동일하면 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하는 단계;
    상기 1사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 제1제어신호에 응답하여 제1, 2, 및 3신호로 발생하고, 제2제어신호에 응답하여 상기 제2신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스 1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 상기 데이터 출력 버퍼로 출력하고, 상기 2사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 상기 제1제어신호에 응답하여 상기 제1, 2, 및 3신호로 발생하고, 상기 제2 또는 3제어신호에 응답하여 상기 제2 또는 3신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스0 제어신호에 응답하여 상기 제1신호를 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스2 및 바이패스12 제어신호에 응답하여 상기 제3신호를 상기 데이터 출력 버퍼로 출력하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리방법.
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