KR100280430B1 - 데이터버퍼를이용하여데이터를읽는방법 - Google Patents

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Abstract

본 발명은 복수개의 상태를 저장할 수 있는 메모리의 입출력 버퍼와 메모리 내부의 센스 앰프간의 인터페이스를 위한 데이터 버퍼로써, 데이터 양과 속도에 무관하게 복수의 상태를 가지는 메모리의 데이터를 효율적으로 읽고 쓸 수 있도록 입출력 버퍼 쪽과 센스 앰프 쪽에 각각 데이터 레지스터 어레이와 읽기/쓰기 회로 사이에 스위치 회로를 두고 이를 제어기에 의해 제어하여 입출력 버퍼와 데이터 버퍼, 센스 앰프와 데이터 버퍼 간의 데이터 이동을 동시에 할 수 있다.

Description

데이터 버퍼를 이용하여 데이터를 읽는 방법{METHOD FOR REVDING DATA USING DATA BUFFER}
본 발명은 복수개의 상태를 저장할 수 있는 메모리의 입출력 버퍼와 메모리 내부의 센스 앰프간의 인터페이스를 위한 데이터 버퍼에 관한 것으로, 특히 데이터 전송 시간과 양이 다르고, 복수개의 상태를 가지는 메모리 셀의 데이터를 입출력단자와 연결 시키기에 적합하도록 한 데이터 버퍼를 이용하여 데이터를 읽는 방법에 관한 것이다.
일반적으로, 대용량의 데이터를 저장하기 위한 용도로 사용되는 플래시 메모리(mass storage Flash memory)와 같은 프로그래머블 메모리(programmable memory)는 통상 8개(1byte) 또는 그 이하의 입출력 핀을 가지는 반면, 내부적으로는 수십개 이상의 센스 앰프를 가진다.
또한, 입출력 핀에서의 데이터 전송은 수십 nSec의 클럭에 동기하여 이루어지며, 이런 속도로 연속적으로 일정량의 데이터를 입출력 버퍼를 통해 주고 받아야 하는 반면, 내부의 센스 앰프가 플래시 메모리 셀로 부터 읽기 동작하는 시간 및 프로그램하는 시간은 각각 수십 nSec/수백nSec ∼ 수십μSec로 입출력 핀에서의 데이터 처리 속도에 비해 느리다. 따라서, 데이터 양과 전송 속도의 차이를 완충할 수 있는 데이터 버퍼가 필요하게 된다.
이러한 데이터 버퍼의 용량은 데이터 핀이 쉬지않고 연속적으로 받아들여야하는 최소의 데이터 양과 동일해야하며(일반적으로 1개의 열(row)만큼의 양), 억세스 시간은 입출력 버퍼에서의 데이터 전송 시간에 비해 충분히 빨라야 한다. 결국 이런 데이터 버퍼는 저장할 수 있는 메모리 내부적으로 존재하는 내장 메모리(embedded memory)와 같은 역할을 해야 하는데, 주로 래치 어래이(latch array)나 씨모스 정적램 어래이(CMOS SRAM array) 등과 같은 것이 사용되고 있다.
종래 기술의 복수 개의 상태를 저장할 수 있는 메모리를 위한 데이터 버퍼는 도1에 도시된 바와같이, 복수 개의 칼럼(column)으로 구성된 셀 어래이(1)와, 그 셀 어래이(1)의 칼럼에 각각 연결된 센스 앰프(2)와, 두 개의 인버터의 입출력이 서로 연결되어 상기 각각의 센스 앰프(2)의 출력을 래치하는 데이터 레지스터(3)와, 그 데이터 레지스터(3)의 출력이 연결된 입출력 버퍼(4)를 포함하여 구성된다.
이와 같이 구성된 종래의 데이터 버퍼에 있어서는, 센스 앰프의 구조가 간단하여 저장할 수 있는 메모리의 각 칼럼마다 센스 앰프를 연결할 수 있는 경우, 센스 앰프마다 래치, 즉 데이터 레지스터(3)를 연결하여 데이터 버퍼의 역할을 하게 한다.
그러나, 센스 앰프의 크기가 커서 각 칼럼 마다 센스앰프를 연결할 수 없는 경우, 래치를 어떠한 방법으로 배열해야 하는 것이 매우 어려운 문제점이 있다.
또한, 복수 개의 상태를 가지는 저장할 수 있는 메모리의 데이터 버퍼는 센스 앰프가 한 번에 내보내는 2 비트 이상의 데이터를 처리해야하는데, 종래 기술의 데이터 레지스터로는 복수개의 상태를 가지는 메모리에서 처리하기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 데이터의 처리 양과 속도에 무관하게 복수의 상태를 가지는 메모리의 데이터를 효율적으로 읽을 수 있는 데이터 버퍼를 이용하여 데이터를 읽는 방법을 제공하는데 있다.
도 1 은 종래기술의 복수 개의 상태를 저장할 수 있는 메모리를 위한 데이터 버퍼 회로도.
도 2 는 본 발명의 복수개의 상태를 저장할 수 있는 메모리를 위한 데이터 버퍼 회로도.
도 3 은 도 2 에 있어서, 데이터 레지스터 어레이의 상세 회로도.
도 4 는 본 발명의 또다른 실시예의 복수개의 상태를 저장할 수 있는 메모리를 위한 데이터 버퍼 회로에 있어서, 데이터 레지스터 어레이 회로도.
도 5 은 도 4 에 있어서, 읽기/쓰기 회로도.
*** 도면의 주요부분에 대한 부호설명 ***
10 : 데이터 레지스터 어레이 20-1 : 상단 읽기/쓰기 회로
20-2 : 하단 읽기/쓰기 회로 30-1 : 상단 스위치 회로
30-2 : 하단 스위치 회로 40 : 디코더
50 : 카운터 60 : 제어기
NM11,NM12,NM201-NM207 : 엔모스 트랜지스터
PM201,PM202 : 피모스 트랜지스터
INV11,INV12,INV201 : 인버터
상기 목적을 달성하기 위한 본 발명의 복수개의 상태를 저장할 수 있는 메모리를 위한 데이터 버퍼는 도2에 도시한 바와같이 입출력 버퍼와 센스 앰프가 처리하는 데이터를 잠시 보관하기 위한 데이터 레지스터 어래이(10)와, 그 데이터 레지스터 어래이(10)의 입출력 버퍼쪽과 센스 앰프 쪽에 각각 연결되어 데이터를 읽고 쓰기 위한 상, 하단 읽기/쓰기 회로(20-1,20-2)와, 상기 데이터 레지스터 어래이(10)와 상기 읽기/쓰기 회로(20-1,20-2)를 연결하기 위한 상, 하단 스위치 회로(30-1,30-2)와, 상기 데이터 레지스터 어래이(10)의 워드 라인을 드라이빙하기 위한 디코더(40)와, 그 디코더(40)를 드라이빙하기 위한 카운터(50)와, 상기 데이터 레지스터 어래이(10)와 데이터를 적절한 전송 속도로 주고 받기 위해 여러 클럭과 카운터를 연결해 주며, 읽기/쓰기 회로(20-1,20-2)를 선택하여 구동시키는 제어기(60)를 포함하여 구성되어 있다.
여기서, 상기 데이터 레지스터 어래이(10)는 도3에 도시한 바와같이, 게이트가 워드라인에, 드레인이 비트라인에 각각 연결된 엔모스 트랜지스터(NM11,NM12)와, 입력과 출력이 서로 연결되어 있는 인버터(INV11,INV12)가 상기 엔모스 트랜지스터(NM11,NM12)의 소오스 사이에 연결되어 구성된 복수 개의 데이터 레지스터 셀이 바둑판 모양으로 배열되어 구성된다.
이와 같이 구성된 본 발명의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 상기 제어기(60)는 입출력 버퍼와 데이터 전송을 해야할 모드와 센스 앰프와 데이터 전송을 해야할 모드에 따라 각각 다른 클럭 주파수를 가지는 클럭을 카운터(50)에 인가하고, 모드별로 스위치를 선택하여 읽기/쓰기 회로(20-1,20-2)를 구동시키며, 이에따라 각 센스 앰프 마다 N 개의 읽기/쓰기 회로와 연결되어 각 센스 앰프의 입출력은 한 번에 N 비트씩 센스 앰프의 동작 주기에 맞추어 이루어진다.
한편, 입출력쪽으로 연결된 L개의 읽기/쓰기 회로(20-1)는 각각 동작 클럭에 동기하여 1비트씩 연속적으로 데이터를 입출력한다.
본 발명의 또다른 실시예는 도4에 도시한 바와같이, 상기 데이터를 임시로 보관하기 위해 상기 X 개에 해당하는 칼럼과, 한 센스 앰프가 처리해야 되는 셀의 개수(Y)에 해당하는 열을 가지는 어레이 2 개를 기본으로 하는 입출력 핀 개수(L)의 정수(N) 배 만큼의 데이터 레지스터 어레이(100)와, 상기 데이터 레지스터 어레이(100)와 상기 입출력 버퍼 사이에 연결된 L 개의 읽기/쓰기 회로(200-1)와, 상기 데이터 레지스터 어레이(100)와 상기 센스 앰프 사이에 연결된 X*L 개의 읽기/쓰기 회로(200-2)와, 상기 데이터 레지스터 어레이(100)와 상기 읽기/쓰기 회로(200-1,200-2)를 연결하기 위한 상, 하단 스위치 회로(300-1,300-2)와, 상기 데이터 레지스터 어래이(100)의 워드 라인을 드라이빙하기 위한 디코더(400-1,400-2))와, 그 디코더(400-1,400-2)를 드라이빙하기 위한 2 개의 카운터(500-1,500-2))와, 2 개 이상의 클럭 중 2 개의 클럭을 선택하여 상기 디코더(400-1,400-2)를 각각 구동 시키며, 상기 읽기/쓰기 회로(200-1,200-2)를 상기 데이터 레지스터 어레이(100)와 선택적으로 연결하는 제어기(600)를 포함하여 구성한다.
여기서, 상기 읽기/쓰기 회로(200-1,200-2)는 도5에 도시한 바와같이, 입력데이터(DIN)를 반전시키는 인버터(INV201)와, 게이트가 공통연결되어 쓰기제어신호(WR)가 입력되며, 드레인이 접지전압(VSS)에 연결되고, 소오스에 상기 인버터(INV201) 및 입력데이터(DIN)가 각각 연결된 스위치 엔모스 트랜지스터(NM201,NM202)와, 소오스와 게이트가 공통연결되어 드레인에 전원전압(Vcc)이 인가되는 레지스터 엔모스 트랜지스터(NM203,NM204)와, 소오스에 전원전압(VCC)이 인가되고, 게이트가 공통연결된 제 2 피모스 트랜지스터(PM202) 및 그 공통연결된 게이트가 드레인에 연결된 제 1 피모스 트랜지스터(PM201)와, 상기 제 1, 제 2 피모스 트랜지스터(PM201,PM202)의 드레인에 드레인이 각각 연결되고, 게이트가 상기 레지스터 엔모스 트랜지스터(NM203,NM204)의 소오스에 각각 연결되며, 소오스가 공통연결된 미러 엔모스 트랜지스터(NM205,NM206)와, 그 미러 엔모스 트랜지스터(NM205,NM206)의 공통연결된 소오스에 드레인이 연결되고, 소오스가 접지전압(VSS)에 연결되며, 게이트에 바이어스 전압(Vbias)이 인가되는 바이어스 엔모스 트랜지스터(NM207)로 구성된다.
이와 같이 구성된 본 발명의 또다른 실시예의 동작은 입출력 버퍼와 센스 앰프 양쪽으로 동시에 데이터를 주고 받을 수 있다. 즉, 상기 데이터 레지스터 어레이를 2 페이지로 나누고, 워드라인을 따로 두어 제어할 수 있게 한 경우이기 때문에, 한 페이지가 입출력 쪽과 데이터 전송을 하고 있을 때 다른 한 페이지는 센스 앰프 쪽과 데이터 전송을 할 수 있으므로 연속 동작을 할 수 있다.
상기 데이터 레지스터 어래이(100)를 이용하여 메모리 셀의 데이터를 읽는 경우, 먼저, 하단 스위치 회로(300-2)에 의해 선택된 데이터 레지스터 어래이(100)의 첫 번째 페이지로 센스 앰프의 센싱 스피드에 맞추어 하단 읽기/쓰기 회로(200-2)가 데이터를 쓰는 첫 번째 단계, 그 다음으로 상단 스위치 회로(300-1)에 의해 선택된 첫 번째 페이지로 부터 첫 번째 단계에서 임시로 보관된 데이터를 입출력 버퍼가 동작하는 클럭에 동기하여 입출력 버퍼 쪽으로 내보내는 동시에 상기 어레이의 두 번째 페이지로 센스 앰프의 센싱 스피드에 맞추어 하단 읽기/쓰기 회로(200-2)가 데이터를 쓰는 두 번째 단계, 그리고 마지막으로 상단 스위치 회로(300-1)에 의해 선택된 두 번째 페이지로 부터 두 번째 단계에서 임시 보관된 데이터를 입출력 버퍼가 동작하는 클럭에 동기하여 입출력 버퍼 쪽으로 내보내는 세 번째 단계로 이루어진다. 여기서, 제 2 단계와 제 3 단계의 입출력 버퍼 쪽으로 데이터를 내보내는 과정은 연속적으로 이루어진다.
상기 세 단계의 과정으로 메모리의 한 열(row)의 정보를 읽어낼 수 있고, 이러한 세 단계의 과정을 반복한다면, 메모리의 모든 정보를 읽어 낼 수 있다. 이렇게하여 데이터의 처리 양과 속도에 무관하게 복수의 상태를 가지는 메모리의 데이터를 효율적으로 읽을 수 있다.
한편, 쓰기 모드, 즉 프로그램 모드(program mode)는 상기에서 설명한 읽기 모드와 반대로 동작한다.
따라서, 본 발명의 데이터 버퍼는 복수의 상태를 가지는 저장할 수 있는 메모리의 입출력 버퍼와 메모리 내부 센스 앰프간의 인터페이스가 가능하며, 데이터간의 전송량과 전송속도가 다른 것을 완충하는 역할을 하며, 임의로 데이터 레지스터 어래이의 데이터를 읽고 쓸 수 있으며, 입출력 버퍼와 데이터 버퍼, 센스 앰프와 데이터 버퍼 간의 데이터 이동을 동시에 할 수 있는 효과가 있다.

Claims (1)

  1. 입출력 버퍼 및 센스앰프에서 처리할 데이터를 임시 보관하는 레지스터 어레이와, 그 레지스터 어레이의 입출력 버퍼측 및 센스앰프측에 상단, 하단 스위치회로를 각기 통해 연결되어 데이터를 읽기/쓰기하는 상단, 하단 읽기/쓰기 회로를 포함하는 데이터 버퍼를 이용하여 데이터를 읽어내는 방법에 있어서, 상기 하단 스위치 회로에 의해 선택된 레지스터 어레이의 첫 번째 페이지로 센스 앰프의 센싱 속도에 맞추어 상기 하단 읽기/쓰기 회로가 데이터를 쓰고 보관하는 첫 번째 단계와, 상기 상단 스위치 회로에 의해 선택된 첫 번째 페이지에 보관된 데이터를 입출력 버퍼가 동작하는 클럭에 동기하여 입출력 버퍼 쪽으로 내보내는 동시에 상기 레지스터 어레이의 두 번째 페이지로 센스 앰프의 센싱 속도에 맞추어 하단 읽기/쓰기 회로가 데이터를 쓰고 보관하는 두 번째 단계와, 상기 상단 스위치 회로에 의해 선택된 두 번째 페이지로 부터 두 번째 단계에서 보관된 데이터를 입출력 버퍼가 동작하는 클럭에 동기하여 입출력 버퍼쪽으로 내보내는 세 번째 단계로 이루어짐을 특징으로 하는 데이터 버퍼를 이용하여 데이터를 읽는 방법.
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Application Number Priority Date Filing Date Title
KR1019980001546A KR100280430B1 (ko) 1998-01-20 1998-01-20 데이터버퍼를이용하여데이터를읽는방법
TW087111428A TW382132B (en) 1998-01-20 1998-07-14 Data buffer for multi-state programmable memory
DE19839089A DE19839089B4 (de) 1998-01-20 1998-08-27 Datenpuffer für einen programmierbaren Speicher mit mehreren Zuständen
JP10287160A JPH11213676A (ja) 1998-01-20 1998-10-09 データバッファ及びこれを利用したデータのリード／ライト方法
US09/185,088 US6256681B1 (en) 1998-01-20 1998-11-03 Data buffer for programmable memory
US09/853,667 US20010030888A1 (en) 1998-01-20 2001-05-14 Data buffer for programmable memory

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW504694B (en) * 2000-01-12 2002-10-01 Hitachi Ltd Non-volatile semiconductor memory device and semiconductor disk device
US6711646B1 (en) * 2000-10-20 2004-03-23 Sun Microsystems, Inc. Dual mode (registered/unbuffered) memory interface
US6708238B1 (en) * 2001-01-19 2004-03-16 Sun Microsystems, Inc. Input/output cell with a programmable delay element
JP4034971B2 (ja) * 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置
DE10231680B4 (de) * 2002-07-12 2004-05-19 Infineon Technologies Ag Integrierter Speicher
KR100527529B1 (ko) 2002-12-13 2005-11-09 주식회사 하이닉스반도체 입출력 대역폭을 조절할 수 있는 메모리 장치
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
FR2884639A1 (fr) * 2005-04-14 2006-10-20 Thomson Licensing Sa Panneau d'affichage d'images a matrice active, dont les emetteurs sont alimentes par des generateurs de courant pilotables en tension
US7868605B1 (en) * 2007-07-02 2011-01-11 Altera Corporation Mixed mode power regulator circuitry for memory elements
US9257181B2 (en) * 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
US8520428B2 (en) * 2011-03-25 2013-08-27 Intel Corporation Combined data level-shifter and DE-skewer
US8990548B2 (en) * 2011-04-11 2015-03-24 Intel Corporation Apparatuses for configuring programmable logic devices from BIOS PROM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051152A (ko) * 1995-12-29 1997-07-29 김주용 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4463443A (en) 1979-07-24 1984-07-31 The United States Of America As Represented By The Secretary Of The Air Force Data buffer apparatus between subsystems which operate at differing or varying data rates
US5170157A (en) 1986-05-20 1992-12-08 Takatoshi Ishii Memory device for an image display apparatus having a serial port and independently operable data registers
US5042013A (en) * 1987-05-27 1991-08-20 Hitachi, Ltd. Semiconductor memory
JPH01116690A (ja) * 1987-10-30 1989-05-09 Fujitsu Ltd 論理演算回路
US5278790A (en) * 1989-05-15 1994-01-11 Casio Computer Co., Ltd. Memory device comprising thin film memory transistors
US5297029A (en) * 1991-12-19 1994-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JPH07287989A (ja) * 1994-04-20 1995-10-31 Toshiba Corp 不揮発性半導体記憶装置
KR100276652B1 (ko) * 1998-05-18 2001-01-15 윤종용 반도체 메모리 장치 및 그 장치의 데이터 처리 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051152A (ko) * 1995-12-29 1997-07-29 김주용 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치

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