JPH11213676A - データバッファ及びこれを利用したデータのリード／ライト方法 - Google Patents
データバッファ及びこれを利用したデータのリード／ライト方法Info
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- JPH11213676A JPH11213676A JP10287160A JP28716098A JPH11213676A JP H11213676 A JPH11213676 A JP H11213676A JP 10287160 A JP10287160 A JP 10287160A JP 28716098 A JP28716098 A JP 28716098A JP H11213676 A JPH11213676 A JP H11213676A
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 データの処理量及び速度に拘りなく、多様な
電位状態のプログラマブルメモリからデータを効率的に
リード／ライトし得るデータバッファ及びこれを利用し
たデータのリード／ライト方法を提供しようとするもの
である。 【解決手段】 入出力バッファ及びセンスアンプの処理
すべきデータを臨時保管するレジストアレイ１０と、デ
ータをリード／ライトする上下段リード／ライト回路２
０−１、２０−２と、前記レジストアレイ１０のワード
ラインを駆動させるディコーダ４０と、上下段リード／
ライト回路２０−１、２０−２を駆動させる制御部６０
と、を備えてデータバッファを構成する。
電位状態のプログラマブルメモリからデータを効率的に
リード／ライトし得るデータバッファ及びこれを利用し
たデータのリード／ライト方法を提供しようとするもの
である。 【解決手段】 入出力バッファ及びセンスアンプの処理
すべきデータを臨時保管するレジストアレイ１０と、デ
ータをリード／ライトする上下段リード／ライト回路２
０−１、２０−２と、前記レジストアレイ１０のワード
ラインを駆動させるディコーダ４０と、上下段リード／
ライト回路２０−１、２０−２を駆動させる制御部６０
と、を備えてデータバッファを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力バッファと
メモリ内部のセンスアンプとの間に連結されるデータバ
ッファに係るもので、詳しくは、データの処理量及び速
度に拘りなく、多様な電位のプログラマブルメモリ（Mu
lti-state programable memory）からデータをリード／
ライトし得るデータバッファ及びこれを利用したデータ
のリード／ライト方法に関するものである。
メモリ内部のセンスアンプとの間に連結されるデータバ
ッファに係るもので、詳しくは、データの処理量及び速
度に拘りなく、多様な電位のプログラマブルメモリ（Mu
lti-state programable memory）からデータをリード／
ライトし得るデータバッファ及びこれを利用したデータ
のリード／ライト方法に関するものである。
【０００２】
【従来の技術】一般に、多量のデータを貯蔵するとき用
いるフラッシュメモリのようなプログラマブルメモリ
は、通常、８個以下の入出力ピンを有して、内部には数
十個以上のセンスアンプを備えている。
いるフラッシュメモリのようなプログラマブルメモリ
は、通常、８個以下の入出力ピンを有して、内部には数
十個以上のセンスアンプを備えている。
【０００３】そして、入出力ピンからのデータ伝送は、
数十ｎSecのクロックに同期して行われ、速い速度で連
続的に多量のデータが入出力バッファを通って入出力さ
れるが、このとき、前記センスアンプがフラッシュメモ
リセルからリードを行う時間及びプログラムを行う時間
は、それぞれ数十ｎSecと、数百ｎSec〜数十μSec程度
であり、ピンのデータ処理速度よりも遅くなっている。
数十ｎSecのクロックに同期して行われ、速い速度で連
続的に多量のデータが入出力バッファを通って入出力さ
れるが、このとき、前記センスアンプがフラッシュメモ
リセルからリードを行う時間及びプログラムを行う時間
は、それぞれ数十ｎSecと、数百ｎSec〜数十μSec程度
であり、ピンのデータ処理速度よりも遅くなっている。
【０００４】したがって、データの処理量及び処理速度
の差を緩衝して合わせるデータバッファが必要となる。
の差を緩衝して合わせるデータバッファが必要となる。
【０００５】このようなデータバッファの容量は、デー
タピンが休まずに連続して受け入れるべき最少のデータ
量（一般に、１個のロー（row）の量）であって、アク
セス時間は、入出力バッファからのデータ伝送時間より
も充分に速くなるべきである。
タピンが休まずに連続して受け入れるべき最少のデータ
量（一般に、１個のロー（row）の量）であって、アク
セス時間は、入出力バッファからのデータ伝送時間より
も充分に速くなるべきである。
【０００６】結局、このようなデータバッファは、メモ
リの内部に存在する埋設メモリ（embedded memory）と
同様な役割を行うが、主に、ラッチアレイ（latch arra
y）又はＣＭＯＳ ＳＲＡＭ arrayが利用されている。
リの内部に存在する埋設メモリ（embedded memory）と
同様な役割を行うが、主に、ラッチアレイ（latch arra
y）又はＣＭＯＳ ＳＲＡＭ arrayが利用されている。
【０００７】そして、このような従来のデータバッファ
においては、図６に示したように、複数のコラムを有し
たセルアレイ１と、該セルアレイ１の各コラムにそれぞ
れ連結されたセンスアンプＳＡ１−ＳＡｎにてなるセン
スアンプブロック２と、該センスアンプブロック２の各
センスアンプＳＡ１−ＳＡｎの出力をラッチする各ラッ
チＬＡＴ１−ＬＡＴｎを有したデータレジストブロック
３と、該データレジストブロック３の出力側に連結され
た入出力バッファ４と、から構成されていた。
においては、図６に示したように、複数のコラムを有し
たセルアレイ１と、該セルアレイ１の各コラムにそれぞ
れ連結されたセンスアンプＳＡ１−ＳＡｎにてなるセン
スアンプブロック２と、該センスアンプブロック２の各
センスアンプＳＡ１−ＳＡｎの出力をラッチする各ラッ
チＬＡＴ１−ＬＡＴｎを有したデータレジストブロック
３と、該データレジストブロック３の出力側に連結され
た入出力バッファ４と、から構成されていた。
【０００８】かつ、データレジストブロック３の各セル
においては、図７に示したように、入力側と出力側とに
相互連結された二つのインバータＩＮＶ１、ＩＮＶ２に
て構成されていた。
においては、図７に示したように、入力側と出力側とに
相互連結された二つのインバータＩＮＶ１、ＩＮＶ２に
て構成されていた。
【０００９】また、このように構成された従来のデータ
バッファにおいては、メモリの各コラム毎にセンスアン
プを連結し、それらのセンスアンプ毎にラッチのデータ
レジストブロック３の各セルを連結して、データバッフ
ァの役割を行っていた。
バッファにおいては、メモリの各コラム毎にセンスアン
プを連結し、それらのセンスアンプ毎にラッチのデータ
レジストブロック３の各セルを連結して、データバッフ
ァの役割を行っていた。
【００１０】
【発明が解決しようとする課題】しかるに、このように
構成された従来のデータバッファにおいては、センスア
ンプの大きさが大きくて、各コラム毎にセンスアンプを
連結することができない場合は、ラッチを配置すること
が難しいという不都合な点があった。
構成された従来のデータバッファにおいては、センスア
ンプの大きさが大きくて、各コラム毎にセンスアンプを
連結することができない場合は、ラッチを配置すること
が難しいという不都合な点があった。
【００１１】かつ、各センスアンプから一度に出力する
２ビット以上のデータは処理することが困難であるとい
う不都合な点があった。
２ビット以上のデータは処理することが困難であるとい
う不都合な点があった。
【００１２】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、データの処理量及び速度に拘
りなく、多様な電位状態のプログラマブルメモリからデ
ータを効率的にリード／ライトし得るデータバッファ及
びそれを利用したデータのリード／ライト方法を提供す
ることを目的とする。
に鑑みてなされたもので、データの処理量及び速度に拘
りなく、多様な電位状態のプログラマブルメモリからデ
ータを効率的にリード／ライトし得るデータバッファ及
びそれを利用したデータのリード／ライト方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るデータバッファにおいては、入出
力バッファ及びセンスアンプの処理すべきデータを臨時
保管するレジストアレイ１０または１０′と、該レジス
トアレイ１０または１０′の入出力バッファ側及びセン
スアンプ側にそれぞれ連結されてデータをリード／ライ
トする上段リード／ライト回路２０−１及び下段リード
／ライト回路２０−２と、それらのレジストアレイ１０
または１０′と各上下段リード／ライト回路２０−１、
２０−２間にそれぞれ連結された各上下段スイッチ回路
３０−１、３０−２と、前記レジストアレイ１０または
１０′のワードラインを駆動させるディコーダ４０と、
該ディコーダ４０を駆動させるためのカウンタ５０と、
前記レジストアレイ１０または１０′のデータをリード
／ライトするため上下段リード／ライト回路２０−１、
２０−２を選択的に駆動させる制御部６０と、から構成
されてある。
るため、本発明に係るデータバッファにおいては、入出
力バッファ及びセンスアンプの処理すべきデータを臨時
保管するレジストアレイ１０または１０′と、該レジス
トアレイ１０または１０′の入出力バッファ側及びセン
スアンプ側にそれぞれ連結されてデータをリード／ライ
トする上段リード／ライト回路２０−１及び下段リード
／ライト回路２０−２と、それらのレジストアレイ１０
または１０′と各上下段リード／ライト回路２０−１、
２０−２間にそれぞれ連結された各上下段スイッチ回路
３０−１、３０−２と、前記レジストアレイ１０または
１０′のワードラインを駆動させるディコーダ４０と、
該ディコーダ４０を駆動させるためのカウンタ５０と、
前記レジストアレイ１０または１０′のデータをリード
／ライトするため上下段リード／ライト回路２０−１、
２０−２を選択的に駆動させる制御部６０と、から構成
されてある。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係るデータバッフ
ァの第１実施形態においては、図１に示したように、入
出力バッファ及びセンスアンプの処理すべきデータを臨
時保管するレジストアレイ１０と、該レジストアレイ１
０の入出力バッファ側及びセンスアンプ側にそれぞれ連
結されてデータをリード／ライトする上段リード／ライ
ト回路２０−１及び下段リード／ライト回路２０−２
と、それらのレジストアレイ１０と各上下段リード／ラ
イト回路２０−１、２０−２間にそれぞれ連結された各
上下段スイッチ回路３０−１、３０−２と、前記レジス
トアレイ１０のワードラインを駆動させるディコーダ４
０と、該ディコーダを駆動させるためのカウンター５０
と、前記レジストアレイ１０のデータをリード／ライト
するため、上下段リード／ライト回路２０−１、２０−
２を選択的に駆動させる制御部６０と、から構成されて
いる。
し、図面を用いて説明する。本発明に係るデータバッフ
ァの第１実施形態においては、図１に示したように、入
出力バッファ及びセンスアンプの処理すべきデータを臨
時保管するレジストアレイ１０と、該レジストアレイ１
０の入出力バッファ側及びセンスアンプ側にそれぞれ連
結されてデータをリード／ライトする上段リード／ライ
ト回路２０−１及び下段リード／ライト回路２０−２
と、それらのレジストアレイ１０と各上下段リード／ラ
イト回路２０−１、２０−２間にそれぞれ連結された各
上下段スイッチ回路３０−１、３０−２と、前記レジス
トアレイ１０のワードラインを駆動させるディコーダ４
０と、該ディコーダを駆動させるためのカウンター５０
と、前記レジストアレイ１０のデータをリード／ライト
するため、上下段リード／ライト回路２０−１、２０−
２を選択的に駆動させる制御部６０と、から構成されて
いる。
【００１５】そして、前記レジストアレイ１０において
は、図２に示したように、Ｌ個の基本アレイＡ１により
構成され、それらの基本アレイＡ１は、Ｙ個のワードラ
イン及びＸ個のビットライン対にそれぞれ連結された複
数のセルＣ１１〜ＣＸＹにて構成されている。
は、図２に示したように、Ｌ個の基本アレイＡ１により
構成され、それらの基本アレイＡ１は、Ｙ個のワードラ
イン及びＸ個のビットライン対にそれぞれ連結された複
数のセルＣ１１〜ＣＸＹにて構成されている。
【００１６】かつ、前記レジストアレイ１０の基本セル
Ｃ１１〜ＣＸＹにおいては、図３に示したように、ゲー
トがワードラインに連結され、ドレインはビットライン
対に連結された各ＮＭＯＳトランジスタＮＭ５１、ＮＭ
５２と、入出力端子が相互連結されて前記各ＮＭＯＳト
ランジスタＮＭ５１、ＮＭ５２のソースにそれぞれ連結
された各インバータＩＮＶ５１、ＩＮＶ５２と、から構
成されている。
Ｃ１１〜ＣＸＹにおいては、図３に示したように、ゲー
トがワードラインに連結され、ドレインはビットライン
対に連結された各ＮＭＯＳトランジスタＮＭ５１、ＮＭ
５２と、入出力端子が相互連結されて前記各ＮＭＯＳト
ランジスタＮＭ５１、ＮＭ５２のソースにそれぞれ連結
された各インバータＩＮＶ５１、ＩＮＶ５２と、から構
成されている。
【００１７】また、前記各上下段リード／ライト回路２
０−１、２０−２においては、図４に示したように、入
力データＤＩＮを反転するインバータＩＮＶ６１と、ゲ
ートが共通連結されてライト制御信号ＷＣが入力され、
ドレインが接地電圧ＶＳＳに連結され、ソースに前記イ
ンバータＩＮＶ６１の出力が入力される第１スイッチＮ
ＭＯＳトランジスタＮＭ６１及び前記入力データＤＩＮ
の入力される第２スイッチＮＭＯＳトランジスタＮＭ６
２と、ソース及びゲートが共通連結されてドレインに外
部電圧ＶＣＣがそれぞれ印加する各レジストＮＭＯＳト
ランジスタＮＭ６３、ＮＭ６４と、ゲートに外部電圧Ｖ
ＣＣが印加されてゲートが共通連結された第２ＰＭＯＳ
トランジスタＰＭ６２及びその共通連結されたゲートが
ドレインに連結された第１ＰＭＯＳトランジスタＰＭ６
１と、前記各ＰＭＯＳトランジスタＰＭ６１、ＰＭ６２
のドレインにドレインがそれぞれ連結されて、ゲートが
前記レジストＮＭＯＳトランジスタＮＭ６３、ＮＭ６４
のソースにそれぞれ連結され、ソースは共通連結された
ミラーＮＭＯＳトランジスタＮＭ６５、ＮＭ６６と、該
ミラーＮＭＯＳトランジスタＮＭ６５、ＮＭ６６の共通
連結されたソースにドレインが連結されてソースが接地
電圧ＶＳＳに連結され、ゲートにバイアス電圧ＶＢＩＡ
Ｓが印加するバイアスＮＭＯＳトランジスタＮＭ６７
と、から構成されている。
０−１、２０−２においては、図４に示したように、入
力データＤＩＮを反転するインバータＩＮＶ６１と、ゲ
ートが共通連結されてライト制御信号ＷＣが入力され、
ドレインが接地電圧ＶＳＳに連結され、ソースに前記イ
ンバータＩＮＶ６１の出力が入力される第１スイッチＮ
ＭＯＳトランジスタＮＭ６１及び前記入力データＤＩＮ
の入力される第２スイッチＮＭＯＳトランジスタＮＭ６
２と、ソース及びゲートが共通連結されてドレインに外
部電圧ＶＣＣがそれぞれ印加する各レジストＮＭＯＳト
ランジスタＮＭ６３、ＮＭ６４と、ゲートに外部電圧Ｖ
ＣＣが印加されてゲートが共通連結された第２ＰＭＯＳ
トランジスタＰＭ６２及びその共通連結されたゲートが
ドレインに連結された第１ＰＭＯＳトランジスタＰＭ６
１と、前記各ＰＭＯＳトランジスタＰＭ６１、ＰＭ６２
のドレインにドレインがそれぞれ連結されて、ゲートが
前記レジストＮＭＯＳトランジスタＮＭ６３、ＮＭ６４
のソースにそれぞれ連結され、ソースは共通連結された
ミラーＮＭＯＳトランジスタＮＭ６５、ＮＭ６６と、該
ミラーＮＭＯＳトランジスタＮＭ６５、ＮＭ６６の共通
連結されたソースにドレインが連結されてソースが接地
電圧ＶＳＳに連結され、ゲートにバイアス電圧ＶＢＩＡ
Ｓが印加するバイアスＮＭＯＳトランジスタＮＭ６７
と、から構成されている。
【００１８】このように構成された本発明に係るデータ
バッファの第１実施形態の動作においては、入出力バッ
ファとデータの伝送をすべきモード並びに、センスアン
プとデータの伝送をすべきモードに従い、それぞれ異な
るクロックの周波数を有するクロックが制御部６０によ
りカウンタ５０に印加され、モード別にスイッチが選択
されて上段リード／ライト回路２０−１、２０−２が駆
動すると、各センスアンプがＮ個の下段リード／ライト
回路２０−２に連結されているため、一度にＮビットず
つセンスアンプの動作周期に合わせてリード／ライト動
作が行われる。
バッファの第１実施形態の動作においては、入出力バッ
ファとデータの伝送をすべきモード並びに、センスアン
プとデータの伝送をすべきモードに従い、それぞれ異な
るクロックの周波数を有するクロックが制御部６０によ
りカウンタ５０に印加され、モード別にスイッチが選択
されて上段リード／ライト回路２０−１、２０−２が駆
動すると、各センスアンプがＮ個の下段リード／ライト
回路２０−２に連結されているため、一度にＮビットず
つセンスアンプの動作周期に合わせてリード／ライト動
作が行われる。
【００１９】一方、入出力側に連結されたＬ個の上段リ
ード／ライト回路２０−１は、それぞれ動作クロックに
同期して、１ビットずつ連続的にデータを入出力させ
る。
ード／ライト回路２０−１は、それぞれ動作クロックに
同期して、１ビットずつ連続的にデータを入出力させ
る。
【００２０】そして、本発明に係るデータバッファの第
２実施形態として図５（ｂ）に示すように、図２に示し
た第１実施形態のレジストアレイ１０の基本アレイＡ１
と同様なアレイＡ１を２個（１対）形成して該２個のア
レイ２Ａ１を基本アレイＡ１′とし、該基本アレイＡ
１′をＬ個備えてレジストアレイ１０′を構成し、その
他は第１実施形態と同様に構成して使用することもでき
る。
２実施形態として図５（ｂ）に示すように、図２に示し
た第１実施形態のレジストアレイ１０の基本アレイＡ１
と同様なアレイＡ１を２個（１対）形成して該２個のア
レイ２Ａ１を基本アレイＡ１′とし、該基本アレイＡ
１′をＬ個備えてレジストアレイ１０′を構成し、その
他は第１実施形態と同様に構成して使用することもでき
る。
【００２１】このように構成された本発明の第２実施形
態においては、図５（ａ）に示したように、入出力バッ
ファ側とセンスアンプ側との両方側に同時に、データの
リード／ライトを行うことができる。
態においては、図５（ａ）に示したように、入出力バッ
ファ側とセンスアンプ側との両方側に同時に、データの
リード／ライトを行うことができる。
【００２２】即ち、前記レジストアレイ１０′を２ペー
ジに分割してワードライン及びビットラインをそれぞれ
分離して制御し得るようになるため、１ページが入出力
バッファ側とデータのリード／ライトを行う場合、他の
１ページはセンスアンプ側とデータのリード／ライト動
作を連続して行うようになっている。
ジに分割してワードライン及びビットラインをそれぞれ
分離して制御し得るようになるため、１ページが入出力
バッファ側とデータのリード／ライトを行う場合、他の
１ページはセンスアンプ側とデータのリード／ライト動
作を連続して行うようになっている。
【００２３】以下、本発明に係るデータバッファの第２
実施形態の動作及びデータのリード／ライト方法に対し
図５を参照して説明する。
実施形態の動作及びデータのリード／ライト方法に対し
図５を参照して説明する。
【００２４】即ち、メモリセルのデータをリードする方
法においては、下端スイッチ回路３０−２により選択さ
れたレジストアレイ１０′の１番目のページにセンスア
ンプのセンシングスピードに合わせて下段リード／ライ
ト回路２０−２がデータをライトして保管する第１段階
と、上段スイッチ回路３０−１により選択された１番目
のページから第１段階で保管されたデータを入出力バッ
ファの動作するクロックに同期して入出力バッファ側に
伝送すると同時に、前記レジストアレイ１０′の２番目
のページにセンスアンプのセンシング速度に合わせて下
段リード／ライト回路２０−２がデータをライトして保
管する第２段階と、上段スイッチ回路３０−１により選
択された２番目のページから第２段階で保管されたデー
タを入出力バッファ側に伝送する第３段階と、を順次行
うようになっている。
法においては、下端スイッチ回路３０−２により選択さ
れたレジストアレイ１０′の１番目のページにセンスア
ンプのセンシングスピードに合わせて下段リード／ライ
ト回路２０−２がデータをライトして保管する第１段階
と、上段スイッチ回路３０−１により選択された１番目
のページから第１段階で保管されたデータを入出力バッ
ファの動作するクロックに同期して入出力バッファ側に
伝送すると同時に、前記レジストアレイ１０′の２番目
のページにセンスアンプのセンシング速度に合わせて下
段リード／ライト回路２０−２がデータをライトして保
管する第２段階と、上段スイッチ回路３０−１により選
択された２番目のページから第２段階で保管されたデー
タを入出力バッファ側に伝送する第３段階と、を順次行
うようになっている。
【００２５】かつ、前記第２段階及び第３段階で入出力
バッファ側にデータを伝送する過程は連続的に行われ
る。
バッファ側にデータを伝送する過程は連続的に行われ
る。
【００２６】また、三つの段階でメモリの１列（row）
の情報をリードすることができるし、このような三つの
段階を反復して行うと、メモリ全ての情報をリードする
ことができる。
の情報をリードすることができるし、このような三つの
段階を反復して行うと、メモリ全ての情報をリードする
ことができる。
【００２７】このようにして、データの処理量及び速度
に拘りなく、多様な電位状態のメモリからもデータを効
率的にリードすることができる。
に拘りなく、多様な電位状態のメモリからもデータを効
率的にリードすることができる。
【００２８】更に、メモリセルのデータをライトする方
法においては、前述したメモリセルのデータのリード方
法と逆に動作される。即ち、入出力バッファからデータ
をリードして上段スイッチ回路３０−１により選択され
たレジストアレイ１０′の２番目のページにライトして
保管する第１段階と、該第１段階で保管されたデータを
センスアンプのセンシングスピードに合わせて下段リー
ド／ライト回路２０−２がリードすると同時に、上段ス
イッチ回路３０−１により選択された１番目のページに
データを入出力バッファが動作するクロックに同期して
入出力バッファ側からリードする第２段階と、下段スイ
ッチ回路３０−２により選択されたレジストアレイ１
０′の１番目のページからセンスアンプのセンシングス
ピードに合わせて下段リード／ライト回路２０−２がデ
ータをリードしてメモリにライトする第３段階と、を順
次行うようになっている。
法においては、前述したメモリセルのデータのリード方
法と逆に動作される。即ち、入出力バッファからデータ
をリードして上段スイッチ回路３０−１により選択され
たレジストアレイ１０′の２番目のページにライトして
保管する第１段階と、該第１段階で保管されたデータを
センスアンプのセンシングスピードに合わせて下段リー
ド／ライト回路２０−２がリードすると同時に、上段ス
イッチ回路３０−１により選択された１番目のページに
データを入出力バッファが動作するクロックに同期して
入出力バッファ側からリードする第２段階と、下段スイ
ッチ回路３０−２により選択されたレジストアレイ１
０′の１番目のページからセンスアンプのセンシングス
ピードに合わせて下段リード／ライト回路２０−２がデ
ータをリードしてメモリにライトする第３段階と、を順
次行うようになっている。
【００２９】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、入出力バッファとメモリのセンスアンプ間
でデータをインタフェースをする際、データの処理量及
び速度の異なることを緩衝してリード／ライトし得ると
いう効果がある。
明によれば、入出力バッファとメモリのセンスアンプ間
でデータをインタフェースをする際、データの処理量及
び速度の異なることを緩衝してリード／ライトし得ると
いう効果がある。
【００３０】かつ、請求項２〜４記載の発明によれば、
データの処理量及び速度に拘りなく、多様な電位のプロ
グラマブルメモリからデータを効率的にリード／ライト
し得るという効果がある。
データの処理量及び速度に拘りなく、多様な電位のプロ
グラマブルメモリからデータを効率的にリード／ライト
し得るという効果がある。
【００３１】また、請求項５〜７記載の発明によれば、
データバッファと入出力バッファ間、並びに、データバ
ッファとセンスアンプ間のデータのリード／ライトを同
時に行い得るという効果がある。
データバッファと入出力バッファ間、並びに、データバ
ッファとセンスアンプ間のデータのリード／ライトを同
時に行い得るという効果がある。
【００３２】更に、請求項８〜１０記載の発明によれ
ば、データの処理量及び速度に拘りなく、多様な電位の
メモリデータをデータバッファと入出力バッファ間、並
びに、データバッファとセンスアンプ間で、同時にリー
ド／ライトし得るという効果がある。
ば、データの処理量及び速度に拘りなく、多様な電位の
メモリデータをデータバッファと入出力バッファ間、並
びに、データバッファとセンスアンプ間で、同時にリー
ド／ライトし得るという効果がある。
【図１】本発明に係るデータバッファの第１実施形態を
示したブロック図である。
示したブロック図である。
【図２】本発明に係る第１実施形態のデータレジストア
レイを示したブロック図である。
レイを示したブロック図である。
【図３】図２に示したデータレジストアレイの基本セル
の回路図である。
の回路図である。
【図４】本発明に係る上下段リード／ライト回路図であ
る。
る。
【図５】（ａ）は本発明に係るデータバッファの第２実
施形態を、（ｂ）はデータレジストアレイの第２実施形
態を示したブロック図である。
施形態を、（ｂ）はデータレジストアレイの第２実施形
態を示したブロック図である。
【図６】従来のデータバッファを示したブロック図であ
る。
る。
【図７】従来のデータレジスターのセルを示した回路図
である。
である。
１０、１０′：データレジストアレイ ２０−１、２１〜２ｎ：上段リード／ライト回路 ２０−２、２１′〜２′ｎ：下段リード／ライト回路 ３０−１、３０−１′：上段スイッチ回路 ３０−２、３０−２′：下段スイッチ回路 ４０、４０′：ディコーダ ５０、５０′：カウンタ ６０、６０′：制御部 ＮＭ１１、ＮＭ１２、ＮＭ３０１〜ＮＭ３０７：ＮＭＯ
Ｓトランジスタ ＰＭ３０１、ＰＭ３０２：ＰＭＯＳトランジスタ ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ３０１：インバータ
Ｓトランジスタ ＰＭ３０１、ＰＭ３０２：ＰＭＯＳトランジスタ ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ３０１：インバータ
Claims (10)
- 【請求項１】 入出力バッファ及びセンスアンプの処理
すべきデータを臨時保管するレジストアレイと、 該レジストアレイの入出力バッファ側及びセンスアンプ
側にそれぞれ連結されてデータをリード／ライトする上
段リード／ライト回路及び下段リード／ライト回路と、 前記レジストアレイのワードラインを駆動させるディコ
ーダと、 該ディコーダを駆動させるためのカウンタと、 前記レジストアレイのデータをリード／ライトするた
め、上下段リード／ライト回路を選択的に駆動させる制
御部と、から構成されたことを特徴とするデータバッフ
ァ。 - 【請求項２】 前記レジストアレイは、複数のワードラ
イン及び複数のビットライン対に連結された複数のセル
を備えた複数の基本アレイにより構成されたことを特徴
とする請求項１記載のデータバッファ。 - 【請求項３】 前記各セルは、ゲートがワードラインに
連結され、ドレインはビットライン対に連結された各Ｎ
ＭＯＳトランジスタと、入出力端子が相互連結されて前
記各ＮＭＯＳトランジスタのソースにそれぞれ連結され
た各インバータと、を備えたことを特徴とする請求項２
記載のデータバッファ。 - 【請求項４】 前記各上下段リード／ライト回路は、入
力データを反転するインバータ（ＩＮＶ６１）と、 ゲートが共通連結されてライト制御信号が入力され、ド
レインが接地電圧に連結されてソースに前記インバータ
（ＩＮＶ６１）の出力が入力される第１スイッチＮＭＯ
Ｓトランジスタ及び前記入力データの入力される第２ス
イッチＮＭＯＳトランジスタと、 ソース及びゲートが共通連結されてドレインに外部電圧
が印加する各レジストＮＭＯＳトランジスタと、 ゲートに外部電圧が印加されてゲートが共通連結された
第２ＰＭＯＳトランジスタ及びその共通連結されたゲー
トがドレインに連結された第１ＰＭＯＳトランジスタ
と、 前記各ＰＭＯＳトランジスタのドレインにドレインがそ
れぞれ連結されて、ゲートが前記レジストＮＭＯＳトラ
ンジスタのソースにそれぞれ連結され、ソースは共通連
結されたミラーＮＭＯＳトランジスタと、 該ミラーＮＭＯＳトランジスタの共通連結されたソース
にドレインが連結されてソースが接地電圧に連結され、
ゲートにバイアス電圧が印加するバイアスＮＭＯＳトラ
ンジスタと、から構成されたことを特徴とする請求項１
記載のデータバッファ。 - 【請求項５】 前記レジストアレイは、複数のワードラ
イン及び複数のビットライン対に連結された複数のセル
を備えた２個（１対）の基本アレイが構成されて、該基
本アレイを複数個備えてなることを特徴とする請求項１
記載のデータバッファ。 - 【請求項６】 前記レジストアレイは、２ページに分割
されて、ワードラインがそれぞれ別途に連結されること
を特徴とする請求項５記載のデータバッファ。 - 【請求項７】 前記入出力バッファ及びセンスアンプの
両方側に同時にデータのリード／ライトを行い得るよう
に構成されたことを特徴とする請求項１または５に記載
のデータバッファ。 - 【請求項８】 選択されたレジストアレイの１番目のペ
ージにセンスアンプのセンシング速度に合わせて、下段
リード／ライト回路がデータをライトして保管する第１
段階と、 選択された１番目のページから第１段階で保管されたデ
ータを入出力バッファの動作するクロックに同期して入
出力バッファ側に伝送すると同時に、前記レジストアレ
イの２番目のページにセンスアンプのセンシング速度に
合わせて下段リード／ライト回路がデータをライトして
保管する第２段階と、選択された２番目のページから第
２段階で保管されたデータを入出力バッファ側に伝送す
る第３段階と、を順次行うことを特徴とするデータバッ
ファを利用してデータをリードする方法。 - 【請求項９】 前記三つの段階は、メモリの列の数だ
け、反復して行うことを特徴とする請求項８記載のデー
タバッファを利用してデータをリードする方法。 - 【請求項１０】 入出力バッファからデータをリードし
て上段スイッチ回路により選択されたレジストアレイの
２番目のページにライトして保管する第１段階と、 該第１段階で保管されたデータをセンスアンプのセンシ
ング速度に合わせて下段リード／ライト回路がリードす
ると同時に、選択された１番目のページにデータを入出
力バッファの動作するクロックに同期して入出力バッフ
ァ側からリードする第２段階と、 選択されたレジストアレイの１番目のページからセンス
アンプのセンシング速度に合わせて下段リード／ライト
回路がデータをリードしてメモリにライトする第３段階
と、を順次行うことを特徴とするデータバッファを利用
してデータをライトする方法。
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|---|---|---|---|
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| KR1019980001546A KR100280430B1 (ko) | 1998-01-20 | 1998-01-20 | 데이터버퍼를이용하여데이터를읽는방법 |
Publications (1)
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|---|---|
| JPH11213676A true JPH11213676A (ja) | 1999-08-06 |
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2001
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