JPH02273396A - タイミング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野〕 本発明は半導体メモリに関し、特Ｋ、そのようなメモリ
において読取シ及び書込みを制御するタイミング回路に
関する。

〔従来の技術及び発明が解決しようとする問題点〕

スタティックランダムアクセスメモリ（ＲＡＭ）や、ダ
イナミックランダムアクセスメモリなどの半導体メモリ
においては、通常、メモリセルをアクセスするために、
複数の制御信号、すなわち、タイミング信号を使用する
。読取シ又は書込みのためにセルをアクセスすべきであ
るとき、たとえば、ノードをプリチャージしｆｃシ、分
離を実行したシ、センス増幅器を動作させるたどの目的
のために、それぞれ相前後して現われるいくつかの制御
信号が必要となる場合は多い。それらの信号のタイミン
グは重要であるが、メモリがさらに高速で動作されると
きには、より一層重要になる。

初期の半導体ＲＡＭでは、制御信号はチップ外で発生さ
れていた。現在のメモリの場合には、制御信号はチップ
内で発生される。たとえば、米国特許第３，７７８，７
８４号を参照のこと。この１７８４号特許に記載されて
いる金属酸化物半導体（ＭＯＳ）メモリにおいて紘、タ
イミング回路でタイミングセルを使用する。このセルは
、セルを使用しない場合にタイミング信号のタイミング
に大きく影響すると考えられるプロセスのばらつきを補
償するものであった。

米国特許第４，０８７，７０４号には、１つの制御信号
発生器の出力を使用して次の制御信号発生器を始動、す
なわち、トリガするようなダイナミックＲＡＭのための
別のオンチップ制御信号構成が記載されている。この構
成によれば、それぞれの信号の間で確実に遅延が起こる
と共に、信号は所定の順序で発生する。

また、半導体メモリにおいては、ダミーセルを使用する
ことも一般的である。それらのセルは、たとえば、アレ
イ中の現実のセルと等しい量のローディング又はチャー
ジを実行する。ダミーセルは真のメモリセルと同じダイ
、すなわち、同じ基板に製造されるので、その特性は（
プロセスのばらつきに関係なく）現実のセルと実質的に
同じである。ダミーセルの一例は米国特許第３，９５９
，７８１号に記載されている。

後に明らかになることではあるが、本発明は、タイミン
グ回路に遅延を生じさせるために、実際の回路素子のモ
デルを採用する。１つのモデルの出力を別のモデルを動
作させるために使用する場合もある。１例を挙げれば、
ワード線そデルはセル読取シモデルにおける読取シを開
始させる。

〔問題点を解決するための手段〕

メモリにおけるデータのアクセスを制御するために複数
の制御信号を供給するタイミング回路を説明する。現時
点で好ましい実施例では、キャッシュメモリにおいて命
令及びデータをアクセスするためにタイミング信号が発
生され、タイミング回路はメモリと同じグイ上に製造さ
れる。第１の回路手段は、第１の入力信号を受信し、そ
の第１の入力信号に応答して第１の出力信号を供給する
ために使用される。それぞれが時間遅延を提供する複数
の第２の回路手段は、一般に、直列に結合される。それ
らの第２の回路手段のうち第１のものは第１の出力信号
を受信するように結合され、また、第２の回路手段のう
ち最後のものは第１の回路手段に第２の入力信号を供給
するように結合されている。第１の回路手段は第２の入
力信号に応答して第２の出力信号を供給する。第１の出
力信号と、第２の出力信号とは、それぞれ、少なくとも
１つの第２の回路手段によって遅延され、そのように遅
延された後に、メモリのアクセスを制御するための少な
くとも１つの制御信号を供給するように結合される。

現時点で好ましい実施例においては、第１の回路手段は
フリップフロップから構成され、第１の出力信号と、第
２の出力信号は７リツプフロツプの出力の立上υ端と、
立下シ端である。

〔実施例〕 以下、添付の図面を参照して本発明の詳細な説明する。

半導体メモリと共に使用する念めのタイミング回路につ
いて説明する。以下の説明の中では、本発明の理解を完
全にするために、特定のゲート論理外どの特定の詳細な
事項を数多く挙げるが、そのような特定の詳細な事項を
含まずとも本発明を実施しうろことは当業者には自明で
あろう。また、場合によっては、本発明を不必要に詳細
に述べることにより、かえってあいまいにしてしまうの
を避けるため、周知の回路をそれを象徴する形で示すこ
ともある。

本発明は金属酸化物半導体（ＭＯＳ）技術によって、さ
らに詳細には、相補形ＭＯ８技術によって実現される。

本発明を実現するには、いくつかの周知のＣＭＯＳプロ
セスの中のいずれか１つをオ０用すれば良い。現時点で
実現されている形では、本発明はキャッシュメモリの一
部として使用され、そのキャッシュメモリのメモリセル
は普通のスタティックセルである。そのようなセルの１
つを第１図に示した。本発明を他のメモリにも使用でき
ることは自明であろう。本発明のタイミング回路を含め
て、メモリ全体は、同じ基板、すなわち、ダイに集積回
路として製造される。これは、プロセスのばらつきは１
つのダイではさほど大きく変動しないという点を利用し
たものである。従って、所定のダイに関して、タイミン
グ回路内のデバイスの特性はメモリアレイ中のデバイス
の特性に対して相対的にわかる。

本発明の利用 本発明の詳細な説明する前に、実際のメモリに本発明が
いかに利用されるかを知ることは本発明を理解する上で
有用である。第１図には、普通のスタティックメモリセ
ル１２が示されている。このセルは、クロスカップリン
グされた１対のｐチャネルトランジスタと、ｎチャネル
トランジスタとを具備する。メモリセルは、セレクトト
ランジスタ１９及び２６をそれぞれ介して、ビット線１
４及び１５に結合されている。セレクトトランジスタの
ゲートはワード線１３に結合される（又はワード線１３
により形成される）３、ビット線はその列の他のセルに
結合され、ワード線は、同様に、その行の他のセルに至
る。

メモリは、アドレス信号を受信する自己時限再開酸ラッ
チ１０を含む。これらのラッチは信号線２９の制御ボー
ト信号によ多制御される。アドレスはデコーダ１１によ
シ復号されるが、このデコーダは、ワード線タイミング
を制御する信号線３１のワード線イネーブル（制御）信
号を受信する。

デコーダ１１は、通常通υ、−度に１つのワード線をイ
ネーブルして、１行分のセルをアレイ中のそれぞれ対応
するビット線に結合させることができる。デコーダに対
するアドレス入力は、信号線３１のワード線イネーブル
信号が動作している間は、変化しない。

ビット線１４及び１５は、信号線１６の電位が低いとき
に、ｐチャネルトランジスタ２０及ヒ２１を介してプリ
チャージされる。トランジスタ２２はビット線の電位を
等化する。

トランジスタ３５及び３６はビット線をセンス増幅器２
３から分離する。信号線１７の信号はこの分離を制御す
るために使用される。センス増幅器２３は、信号線１Ｂ
のＳＡＳ＃信号によ多制御される通常のストローブ差動
増幅器である。この増幅器から信号線６２及び６３に発
生される出力は、データがセルから読取られるときに出
力データと、その補数を信号線６４及び６５にそれぞれ
提供するために、第２の増幅段に結合される。

データがセル１２に書込まれる場合、セルがワド線１３
によシ選択されたと仮定すると、信号線２５の制御信号
はｎチャネルトランジスタ６６及び６７を導通させて、
データイン線２４をビット線１４及び１５を結合する。

データイン線２４はインバータ２７と、トランジスタ６
７とを介してビット線１５に結合されている。インバー
タ２Ｔの出力端子は別のインバータ２８に結合され、さ
らにはトランジスタ６６を介してビット線１４に結合さ
れている。

セル１２からデータを読取るため又はセル１２にデータ
を書込むために必要な制御信号は、本発明のタイミング
回路によシ発生されるが、それらの信号は第２図に示さ
れている。第１図の信号線１６．１７．１８，２５．２
９及び３１に印加される制御信号は第２図に示されてい
る。信号を搬送する信号線と、その信号自体の双方を表
わすのに、同じ図中符号を使用しているが、信号波形を
信号線と区別する次めに数字の後にｒａＪの文字を付し
である。このように、１例を挙げれば、第１図の信号線
１２を介して搬送される信号は、第２図には、信号波形
１７ａ　として示される。

読取多動作と書込み動作は１つのタイミング信号の受信
後に起こる。（書込みイネーブル信号（第３図及び第４
図の信号線５７）が動作している場合には、読取りでは
なく、書込みが起こる。）このタイミング信号は、第２
図には、ｒＣＬＫＪ波形３０ａ　として示され、また、
この信号を受信する信号線、すなわち、信号線３Ｇは第
３図及び第４図に示されている。この信号（波形３０ａ
）は第２図の制御信号の発生を開始させる。従って、メ
モリサイクルの開始後、信号線１６の信号は上昇して、
トランジスタ２０．２１及び２２をオフすることによシ
ブリチャージを終了させる。同じように信号３０ａに応
答して発生された制御ボート信号２９ａはアドレスをラ
ッチ１０にラッチする。

その結果、デコーダ１１に提示されるアドレスのそれ以
降の変化は制限される。信号３１ａは、デコーダ１１の
出力端子において、ワード線の中の１つ、たとえば、ワ
ード線１３を選択させる。その後、センス増幅器がセン
ス増幅器ストローブ信号１８ａにより動作され、センス
動作が開始され次後、分離信号１７ａはトランジスタ３
５及び３６の導通を中止させる。

書込み中には、センス増幅器ストローブ信号は発生され
ず、書込み選択信号２５ａが発生されて、トランジスタ
６６及び６７を導通させる。これによ〕、信号線２４に
あるデータはピット線に結合されて、セルをその２つの
安定状態のうちいずれか一方にセットする。

本発明の概要 第３図に関して聯明すると、様々な制御信号の発生は信
号線３０のクロック信号によシ開始される。この信号は
、サイクルイネーブル信号と共に、ワンショットマルチ
バイブレータ３２に印加される。このワンショット回路
の出力端子はＳＲフリップフロップ３３に結合されてい
る。とのフリップフロップのＱ＃出力端子はインバータ
を介して信号線３１Ｘ　　に結合されている。信号線３
１Ｘの信号は、付加緩衝部を通過後、第２図の信号波形
３１ｍ　となる。（文字ｒＸＪは、その信号線が制御信
号を搬送する最終的な制御線になる前に、付加緩衝部に
結合されることを示す。すなわち、信号線３１Ｘの信号
は、付加バッファ（たとえば、インバータ）を通過した
後、信号線３１の信号３１ａとなる。） ＳＲ７リップ７０ツブ３３のＱ出力端子は４つのインバ
ータを介してＮＯＲゲート４４の二方の入力端子に結合
されている。このＮＯＲゲートの他方の入力端子は信号
線３０からのクロック信号を受信する。ＮＯＲゲート４
４の出力は、付加インバータを通過した後、信号線２９
の制御ボート信号を形成する。（第３図及び第４図の回
路においては、複数のインバータを直列の状態で使用す
る場合が多い。これは、制御信号に時間遅延を与えると
共に、大容量負荷を駆動するために行われるのである。

） ＳＲフリップフロップ３３の出力端子は、点線の矩形の
中に示されている直列接続されたＮＡＮＤゲートＩＱ６
　と、インバータ１０了にも結合されている。これらの
回路素子は第１図のデコーダ１１の１つのモデルである
。ここで採用されているモデリング方式については、ワ
ード線モデル、セルモデル、ビット線モデルなどの他の
モデルを見るほうが理解しやすいであろう。ただし、デ
コーダに関していえば、モデル３Ｔの２つのインバータ
を経るときの時間遅延は、デコーダ１１を経るときの時
間遅延と等しい。モデル３７の出力端子はワード線モデ
ル３８に結合されると共に、３つのインバータを介して
ＮＯＲゲート３４の一方の入力端子にも結合される。Ｎ
ＯＲゲート３４の他方の入力端子は、ＳＲフリップフロ
ップ３３からのＱ＃倍信号受信する。ＮＯＲゲート３４
の出力（信号線１６Ｘ）は、付加緩衛部を通過後、第２
図に示すプリチャージ＃信号１６ａ　を形成する。

ワンショットマルチバイブレータ３２Ｖ（クロック信号
３０ａが印加されると、クロック信号３０ａの持続時間
に関係な（ＳＲフリップフロップ３３をセットさせる１
つのパルスが発生される。これが起こったとき、ＳＲフ
リップフロップ３３のＱ＃端子の電位が降下するため、
ＮＯＲゲート３４の出力の電位は上昇し、その結果、プ
リチャージは停止する。Ｑ信号がモデル３Ｔと、モデル
３１をＮＯＲゲート３４に結合している３つのインバタ
とを介して伝搬しても、この時点では、それによってＮ
ＯＲゲート３４の出力が変化することはない。モデル３
７の出力は、他のモデル（後述する）を介して伝搬した
後、ＮＯＲゲート４γに達し、ＳＲフリップフロップ３
３を信号線６０を介してリセットさせる。これが起こっ
たとき、Ｑ＃端子の電位は上昇するが、それ単独ではＮ
ＯＲゲート３４の出力を変化させられない。ＮＯＲゲー
ト３４の出力は、Ｑ端子からの信号の立下シ端がＮＯＲ
ゲート３４に達する前に、モデル３７及び３つのインバ
ータを介して伝搬するまで、変化しない。この伝搬が起
これば、ゲートの出力の電位は降下して、プリチャージ
を開始させる。

読取りサイクル又は書込みサイクルの開始時に、デコー
ダモデル３７を経る遅延が、ビット線モデル検出器４２
の出力端子に発生される信号（信号線１７Ｘ／１８Ｘ）
などのいくつかの制御信号を、ＳＲフリップフロップ３
３がセットされるときのデコーダモデルを経る遅延のた
めに遅延させることは重要であシ、注目すべきである。

サイクルの終了時に、ＳＲフリップフロップ３３がリセ
ットされると、デコーダモデル３７を経る遅延は、今回
は、ＮＯＲゲート３４の出力端子において充電サイクル
の開始を遅らせるために、再び使用される。（ＳＲフリ
ップフロップ３３の出力の立上多端と立下り端とがそれ
ぞれ遅延される。）従って、モデル３Ｔの遅延及び他の
モデルと関連する他の遅延は、所定の１つのサイクルの
中で２度、すなわち、ＳＲフリップフロップ３３がセッ
トされるときに１度、そして、たとえば、第２図に示す
制御信号に立上り端と立下シ端を供給するのを助ける念
めにＳＲフリップフロップ３３がリセットされるときに
もう１度、使用されることになる。モデルを経る遅延は
、ＳＲ７リップ７０ツブ３３をリセットするためにも使
用される。

デコーダモデル３７の出力端子はワード線モデル３８に
結合されている。ワード線モデルについては、第５図を
参照して説明する。ワード線モデルの出力端子はセル読
取りモデル４１と、セル書込みモデル４９とに結合され
ている。本発明の現時点で好ましい実施例においては、
デコーダモデル及びワード線モデルは、読取９制御信号
と書込み制御信号の双方を発生するために使用される。

しかしながら、読取９及び書込みのための制御信号のう
ちいくつかを発生するビット線モデルや、セルモデルも
別個に設けられている。さらに、書込み中は、書込みド
ライバモデル４３が使用される。

読取シサイクルタイミング回路の場合、ワード線モデル
３８の出力は、ビット線読取りモデル４０に結合されて
いるセル読取υモデル４１を制御する。ビット線読取υ
モデルとセル読取シモデルは、後述するようＫ、読取シ
中にビット線とセルを「再現する」。ビット線検出器モ
デル４２はセル読取りモデル及びビット線読取シモデル
に結合されている。このモデルの出力端子はＮＯＲゲー
ト４７の一方の入力端子に結合されると共に、緩衝部を
通過した後に第２図の制御信号１７ａ及び１８ｍを形成
するような信号を信号線１７Ｘ／１８Ｘに発生する。

ワード線モデル３８の出力端子はセル書込みモデル４９
にも結合されている。このモデルは、モデル４０とは異
なるビット線書込みモデル４８に結合される。セル書込
みモデル４９の出力端子はＮＯＲゲー）４７に直接結合
されている。

書込みイネーブル信号はＮＡＮＤゲート５０の一方の入
力端子に印加される。このゲートはＳＲフリップフロッ
プ３３のＱ出力をさらに受信する。

ＮＡＮＤゲート５０の出力は、ゲート５４に対する入力
の一方を形成する。この信号は、インバータ１１Ｂ及び
１１９を通過した後、ゲート５４の他方の入力端子に結
合される。インバータ１１９　の出力端子は１つの付加
インバータ１２０に結合され、さらには書込みドライバ
モデル４３に結合されている。信号線５７にある信号の
補数はセル読取シモデルに結合され、第４図かられかる
ように、この信号はモデル４０にも結合されて、書込み
サイクル中のそれらのモデルの動作を阻止するために使
用される。ゲート５４の出力は、緩衝後、書込みパルス
（信号２５ａ）を形成する。

本発明の好ましい実施例 本発明はキャッシュメモリに使用される。このメモリは
２つのセクション、すなわち、データセクションと、命
令セクションとを有し、各セクションはデータ／命令を
記憶するアレイと、タグ情報を記憶するプレイの２つの
アレイを含む。各セクションのそれぞれのアレイは、第
３図及び第４図に示すような独自のタイミング回路を有
する。

第４図の特定の回路は、データセクションのタグアレイ
に適用するタイミング回路である。その他のタイミング
回路も実質的には同じでおるが、主な違いは、読取シモ
ードと書込みモードでビット線モデルに使用されるデバ
イスの数にある。

データタグアレイは各ビット線に結合された１２８個の
セルを有する。読取９モードではそのビット線モデルは
３２個のデバイスを使用しく第６図を参照）、書込みモ
ードに関しては６４個のデバイスを使用する。データア
レイは各ビット線に結合された２５６個のセルを有し、
そのビット線読取υモデルでは６４個のデバイスを使用
し、ビット線書込みモデルでは６４個のデバイスを使用
する。命令タグアレイは各ビット線に結合されｆｃ１２
８個のセルを有し、そのビット線読取シモデルで１６個
のデバイスを使用し、ビット線書込みモデルでは６４個
のデバイスを使用する。ま次、命令アレイは各ビット線
に結合された２５６個のセルを有し、そのビット線読取
りモデルで８０個のデバイスを使用し、ビット線書込み
モデルでは１６８個のデバイスを使用する。従って、ど
の場合にも、ビット線書込みモデルは、実際のビット線
にはよシ多くのデバイスが結合されているという点で、
実際のビット線よシ縮小されることになる。

ワード線モデルとビット線モデル ワード線モデル（第３図及び第４図のモデル３８）はフ
ルスケールモデルである。すなわち、これは、アレイに
おいて使用される実際のワード線の再現である。モデル
は第５図に示した信号線から構成され、その線にトラン
ジスタ６９．７０及び７１彦どの複数のトランジスタが
結合されている。現時点で好ましい実施例においては、
ワード線それ自体は多結晶シリコン（ポリシリコン）か
ら製造され、ワード線に固有の抵抗は抵抗器７３として
示されている。同じ抵抗はワード線のモデルにも存在し
ている。ワード線モデルに接続されるトランジスタ６９
などのトランジスタは、それぞれ、ワード線に結合され
るセレクトトランジスタと同じ大きさである（すなわち
、チャネル幅及びチャネル長が等しい）。従って、モデ
ルの１ランジスタは第１図のトランジスタ１９と同じ大
きさということになる。第１図に示す通シ、１つのセル
は１対のトランジスタを介して選択されるので、ワード
線に接続されるセルごとに、ワード線モデルには、信号
線７２に結合する２つのトランジスタがおる。（１２８
ビット幅のワードの場合、各ワード線には２５６個のト
ランジスタが結合されている。）従って、ワード線モデ
ルはアレイ中の実際の１つのワード線と同じキャパシタ
ンスを示す。尚、このキャパシタンスは、実際のメモリ
アレイにおいては、通常起こるプロセスのばらつきによ
って、ダイごとに変動する。モデルは実際のキャッシュ
メモリと同一のダイを使用して製造されるため、変動は
ワード線モデルにおける変動と整合しておシ、この点は
重要である。

第６図のビット線モデルは、信号線７５に結合されたト
ランジスタ７３及び７４などの複数のトランジス′りを
含む。各トランジスタのゲートである一方の端子は接地
され、各トランジスタの他方の端子は信号線７５に結合
されている。これらのｎチャネルトランジスタは第１図
のトランジスタ１９に対応するものであり、よって、ビ
ット線に沿った選択されないセルのローディングを再現
する。前述のように、これらのトランジスタの中で使用
される数はビット線モデルにおいては実際のアレイの場
合よシ少なくなる。すなわち、トランジスタは規模を縮
小される。第６図のピット線モデルは第４図のビット線
読取シモデル４０と、ビット線書込みモデル４８とに使
用される。

次に、第４図に関して説明すると、第３図のワンショッ
トマルチバイブレータ３２と、ＳＲフリップフロップ３
３とが点線の矩形３２／３３の中に示されている。入力
信号線３０は３つのインバタ７５．７６及び７７を介し
て結合されておシ、それぞれのインバータの出力端子に
キャパシタンスロープインクがある。インバータ７７は
ｎチャネルトランジスタ８０のゲートに結合されている
。

イネーブル信号はｎチャネルトランジスタ８１のゲート
に結合される。信号線３０はｎチャネルトランジスタ７
９のゲートとも共通である。ＮＯＲゲート４１からのリ
セット信号はｐチャネルトランジスタ７８のゲートに結
合される。トランジスタ７Ｂ、７９．８０及び８１は直
列に結合されている。インバータ８３及び８４はラッチ
を形成し、そのＱ出力はインバータ８４の出力端子によ
り供給され、Ｑ′Ｉ＃出力はインバータ８３の出力端子
によシ供給される。

信号線２９Ｘ　は３′）のインバータを介して７リツプ
フロツブのＱ出力端子に結合されている。第３図に示す
通り、この信号線は、クロック信号が現われるまで信号
２９ａ　が発生しないように保証するために、ＮＯＲゲ
ート４４においてクロック信号と、再度、有効にＡＮＤ
される。

信号線３１Ｘの信号は、インバータを通過した後のフリ
ップフロップのＱ＃比出力ある。

ＮＯＲゲート３４は第４図にも示されておシ、その出力
端子はインバータ１００及び１０１を介して結合されて
、信号線１６Ｘ　　に信号を供給する。

信号線１６Ｘ　はインバータ１０２及び１０３を介して
ｐチャネルトランジスタ１０４のゲートに結合されて、
信号線１８Ｘ　　にセンス増幅器ストローフ信号を供給
する。インバータ１０５の出力は、この信号を、書込み
モードの間は非動作状態に維持する。

ＳＲフリップフロップ３３のＱ出力はＮＡＮＤゲート１
０６及び５０の一方の入力端子にそれぞれ結合される。

デコーダモデルはＮＡＮＤゲート１０６と、インバータ
１０７　とから構成される。その出力端子は第５図に示
すワード線モデル３８に結合されると共に、３つのイン
バータを介してＮＯＲゲート３４の他方の入力端子に結
合されている。

ＳＲフリップフロップ３３のＱ１５力は、ビット線読取
シモデル４０及びセル読取υモデル４１をプリチャージ
する目的にも使用される。これは、ＳＲフリップフロッ
プ３３のＱ＃比出力一方の入力として受信するＮＯＲゲ
ート８６を介して行われる。ＮＯＲゲート８６の出力端
子は２つのインバータを介して信号線８９に結合されて
いる。ビット線読取υモデル４０はトランジスタ９０を
介して充電され、また、セル読取シモデルは、同様に信
号線８９に結合されているトランジスタ９１を介して動
作される。信号ｉｌｌ！８９の信号は、ロー状態である
とき、ビット線読取りモデルをプリチャージし、続いて
ハイ状態に遷移するときに、トランジスタ９１を介して
セル読取υモデルを動作させる。信号線５７の信号がＮ
ＯＲゲート８６の他方の入力端子に結合されるため、ビ
ット線読取り七デルとセル読取りモデルは書込みサイク
ルの間は動作されない。

ワード線モデル３８の出力端子は、読取シ中のビット線
に沿った単一のセルの選択を再現するために、トランジ
スタ９２のゲートに結合されている。このように、セル
読取シモデル４１においては、トランジスタ９２はセレ
クトトランジスタの拡大バージョンであり、一方、トラ
ンジスタＳ１はセル自体のｎチャネルトランジスタの中
の１つの拡大バージョンである。セル読取υモデルはビ
ット線読取シモデル４０に「ドライブ」を与えて、イン
バータ１０８の入力端子に結合される出力信号を発生さ
せる。読取シサイクルの間、壕ず、ビット線読取りモデ
ル４０は充電され、次に、トランジスタ９１及び９２か
ら構成されるセル読取少モデルを介して放電される。ビ
ット線モデル検出器はインバータ１０８，１０９及び１
１０を含む。セル読取少モデルは、アレイ中の実際のセ
ルのほぼ２倍の量のドライブを提供する。この場合にも
、モデルは実際のセルと同じダイを使用して処理される
ので、モデルの特性は実際のセルの特性と同じように変
化する。ドライブが大きいことと、ビット線読取シモデ
ル４０のキャパシタンスが実際のビット線より低いこと
によって、インバータ１０８の入力端子に発生する信号
は、アレイ中の実際のビット線に現われる信号よシ大き
い。このため、検出器（インバータ１０８．１０９及び
１１０）を比較的簡単なものにすることができる。より
大きな信号が現われているので検出は容易になり、また
、タイミング信号の発生も、そのスピードと信頼性を増
す。

インバータ１１０の出力端子は読取シモードの間にリセ
ット信号を供給するためにＮＯＲゲート４Ｔの一方の入
力端子に結合されると共に、２つのインバータを介して
ゲート１１１　に結合されている。ゲート１１１の出力
端子は、信号線１７Ｘからの分離信号１７ａ　を供給す
るために、複数のインバータを介して結合されている。

書込み選択信号は、前述のように、書込みモードの間に
信号線５Ｔに印加される。この信号はＮＡＮＤゲート５
０に結合され、さらには、３つのインバータを介して信
号線１１３に結合される。

この信号は、ＳＲフリップフロップ３３のＱ出力によっ
て、ＮＡＮＤゲート５０を介して有効にゲートされる。

信号線１１３は書込みモードの間を除いてローの状態に
あるため、トランジスタ１１２は、ビット線書込みモデ
ル４８が確実に充電されるように保証する。書込みモデ
ルが選択されると、トランジスタ１１２はオフし、書込
みドライバモデル４３は信号線１１３の信号と、信号線
５Ｔの信号とにより動作される。トランジスタ１１４　
及び１１５はビット線を駆動する書込み駆動回路、詳細
にいえば、第１図のインバータ２〔寝トランジスタ６６
と関連する回路を再現するものである。

セル書込みモデルはトランジスタ９５及び９６と、イン
バータ９７及び９８とから構成される。

このモデルはトランジスタ９９を介して充電される。セ
ル書込みモデル４９に対するワード線入力は、セレクト
トランジスタを再現するものであるトランジスタ９５及
び９６のゲートに結合される。

セル自体はインバータ９７及び９８によシ表わされる。

インバータ１１６は、セルがデータ信号によシ「セット
」された時点を検出し、このインバータの出力は、ＮＯ
Ｒゲー）４７を経て、書込みモードの間の８Ｒフリツプ
フロツプ３３に対するリセット信号を形成する。信号線
５７のＮ　ＡＮＤゲート５０を通過した後の信号と、こ
の信号を遅延させた信号（遅延はインバータ１１８及び
１１９によシ得られる）とは、ゲート５４に結合される
。

ゲート５０の出力は書込み選択信号２５ａ　（信号線２
５ｘ）を形成する。

ゲート５４に対する入力はゲート１１Ｔの入力端子にも
結合される。ゲート１１７の出力は、ゲ−ト１１１及び
３つのインバータを通過した後に、書込みモードの間の
分離信号を形成する。

書込みモードの間、前述のように、ビット線書込みモデ
ル４８は実線の信号線と比べて縮小されている。書込み
ドライバモデル４３も縮小されている。たとえば、ゲー
ト１１６の入力端子で見られる信号波形は、２つのモデ
ル４３及び４８の縮小が互いに補償し合うため、アレイ
中で見られる実際の波形を再現し九ものである。

デコーダモデル３Ｔ及びワード線モデル３８と関連する
遅延は、アレイ中の実際のデコーダ及びワード線と関連
する遅延と等しい。また、ビット線読取シモデル及びセ
ル読取シモデルと関連する遅延も、実際のビット線及び
セルと関連する遅延と等しい。時間遅延のこのような等
側柱は書込みモ□デルについても成立する。このように
、第４図の回路は、時間に関して、現実のプレイと関連
する遅延と等しい遅延を示す。第４図の回路は実際のプ
レイと同じダイで形成されるので、タイミング回路は、
プロセスのばらつきによって、アレイの回路と同じ程度
に、同じ方向に影響を受ける。

従って、九とえば、特定のメモリが大きなキャパシタン
スを有し、且つ他のものよυ遅い速度で動作する場合に
は、関連するタイミング回路もそれに準する。

第４図の信号線１ａｘ、１７Ｘ、　１ｓｘ、ｚｓｘ及び
５１Ｘの制御信号は、時間的には、プレイに印加される
制御信号に先立って起こる。これは、前述の通シ、それ
らの信号が実際にアレイに結合される前に付加緩衝部（
たとえば、インバータ、ゲートなど）に結合されるため
に必要なのである。これらの信号が時間的に先に発生し
なければならないので、タイミング回路の動作全体は、
同じ量の時間を要するとはいえ、よシ早い時点へずらさ
れる。とれは、信号線３０の信号に、それがタイミング
回路に結合される前によシ短い遅延を与えることによっ
て、簡単に実行される。

以上、タイミング信号をメモリアレイに供給するスクー
ルモデルを含む複数のモデルを含むタイミング回路を説
明した。

【図面の簡単な説明】

第１図は、本発明により発生される制御信号をオＵ用す
るメモリアレイの一部を説明するために使用される、メ
モリセル並びにそれと関連するワード線、ビット線、セ
ンス増幅器及び書込み回路の概略的回路図、第２図は、
本発明のタイミング回路によ多発生される複数の波形を
示す図、第３図は、本発明のタイミング回路の全般ブロ
ック線図、第４図は、本発明の現時点で好ましい実施例
の概略的回路図、第５図は、本発明と共に使用されるワ
ード線モデルを示す概略的回路図、第６図は、本発明と
共に使用されるビット線モデルの概略的回路図である。 ３２・・・・ワンショットマルチバイブレータ、３３・
・・・　ＳＲフリップフロップ、３４，４４゜４１・・
・・ＮＯＲゲート、３７・φｅ・アコーダモデル、３８
・・・・ワード線モデル、４０・・・・ピッ）　４６１
読取りモデル、４１・・・・セル読取シモデル、４２・
・・・ビット線モデル検出器、４３・・・・誉込みドラ
イバモデル、４８・・・・ヒラ）線書込ミモデル、４９
・−ｅ畳セル書込みモデル、５０，５４，１０６−−−
＠　ＮＡＮＤ　　ゲート、　１０７，１１８，１１９，
１２０・　・　・　−インバータ。

Claims (2)

【特許請求の範囲】
1. （１）メモリからのデータのアクセスを制御するために
   複数の制御信号を供給するタイミング回路において、 第１の入力信号を受信し、前記第１の入力信号に応答し
   て第１の出力信号を発生する第１の回路手段と； それぞれが時間遅延を提供し、互いに直列に結合されて
   、その第１のものが前記第１の出力信号を受信するよう
   に結合され、最後のものが前記第１の回路手段に第２の
   入力信号を供給するように結合される複数の第２の回路
   手段とを具備し、前記第１の回路手段は前記第２の入力
   信号に応答して第２の出力信号を発生し； 前記第１の出力信号と、前記第２の出力信号とは、それ
   ぞれ、前記第２の回路手段の中の少なくとも１つによつ
   て遅延され、そのように遅延された後に、前記制御信号
   の中の少なくとも１つを供給するように結合されている
   タイミング回路。
2. （２）メモリからのデータのアクセスを制御するために
   複数の制御信号を供給するタイミング回路において、 フリップフロップと； 前記フリップフロップに結合されており、それぞれが、
   前記メモリに遅延を再現するような時間遅延を提供する
   複数の遅延素子とを具備し、前記遅延素子の１つからの
   出力は前記フリップフロップに結合されて、前記フリッ
   プフロップをリセットし、 前記遅延素子のうち別のものからの出力は、前記フリッ
   プフロップがセットされたときに第１の制御信号を供給
   し、前記フリップフロップがリセットされたときには第
   ２の制御信号を供給し、前記第１の制御信号及び前記第
   ２の制御信号は前記メモリからのデータのアクセスを制
   御するために使用されるタイミング回路。