KR100412061B1 - 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야:
시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 제공함에 있다.
3. 발명의 해결방법의 요지:
시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 있어서, 상기 싱크 디램 데이타 패스 내에 지연제어수단을 가지며, 상기 지연제어수단은 규칙적인 주기를 가지는 시스템 클럭의 주기와, 그 시스템 클럭의 주기에 동기되는 상기 데이타 패스의 회로내부클럭의 주기를 다르게 제어하는 것을 요지로 한다.
4. 발명의 중요한 용도:
싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 적합하다.
Description
본 발명은 반도체 메모리 장치에 있어서, 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 관한 것으로, 특히 그 시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 관한 것이다.
일반적으로, 데이타 패스는 그 데이타 패스를 따라 발생하는 기생 저항 및 커패시터에 의해 전원 지연(power delay) 정도가 결정되기 때문에 반도체 메모리 장치의 전체속도를 지배하는 중요한 요소가 된다. 싱크 디램기술에서 동작속도를 향상시키기 위한 기술들은 1989년 5월 23일자로 발행된 미합중국 특허번호 제 4,833,650호와 1991년 1월 22일자로 발행되고 동일출원인에게 양도된 미합중국 특허번호 제 4,987,325호에 자세히 개시되어 있다.
제 1도는 종래의 기술에 따른 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 보인 도면이다. 제 1도에서 처럼 데이타 패스는 전형적으로 어드레스를 수신하는 어드레스 버퍼 회로 10, 프리 디코더 회로 12, 메인 디코더 회로 14, 셀 어레이 16, 센스 앰프회로 18, 멀티 플랙스 회로 20, 래치회로 22와 데이타를 외부 시스템으로 데이타 출력버퍼 회로 24로 이루어진다.
스위칭 소자 2, 4, 6, 8은 규칙적인 주기 T3, T4를 가지는 시스템 클럭에 의해 스위칭됨에 따라 상기 회로가 동기되어 주기 T1, T2와 같은 회로내부 클럭이 발생한다.
즉, 데이타 패스의 다양한 회로들은 시스템 클럭에 동기되어 데이타를 입출력하기 위하여 시스템 클럭에 응답하도록 디자인되고 그 시스템 클럭에 따라 턴오프된다.
먼저, 상기 스위칭 소자 2에 로우 어드레스가 수신되고 메모리 셀 어레이 16의 지정 워드라인이 인에이블된다. 이러한 동작과정은 이미 당업자에 공지된 자명한 사실이므로 자세한 설명은 생략한다.
상기 워드라인이 인에이블된후에는 컬럼 어드레스가 상기 스위칭 소자 2에 수신되고 시스템 클럭에 의해 회로 내부 클럭이 26과 같이 동기되면 그 컬럼 어드레스는 어드레스 버퍼 회로 10에 의해 씨모오스 레벨에 적합한 레벨의 신호로 변환된다.
프리 디코더 회로 12는 상기 변환된 신호레벨을 수신하여 회로 내부 클럭의주기 T1동안까지만 반응한다.
메인 디코더 회로 14, 셀 어레이 16, 센스 앰프회로 18은 시스템 클럭 주기 T4의 라이징 에지의 소정 지연폭 D1 후에 동기된 회로 내부 클럭의 주기 T2까지 반응하여 상기 셀 어레이 16의 지정 컬럼 라인을 통한 데이타를 상기 센스앰프 회로 18에 의해 감지 증폭하게 된다:
멀티 플랙서회로 20과 래치회로 22는 시스템 클럭 주기 T5의 라이징 에지의 소정 지연폭 D2 후에 동기된 회로 내부 클럭의 주기 T6에 까지 반응한다.
데이타 출력버퍼 회로 24는 스위칭 소자 8이 시스템 클럭에 동기되어 데이타출력이 외부 시스템으로 출력된다.
이와 같은 구조의 데이타 패스를 주기가 일정한 상기 외부 시스템 클럭에 의해 동기시키기 위해서는 상기 데이타 패스의 회로들 10, 12, 14, 16, 18, 20, 22, 24의 동작시간을 상기 시스템 클럭 동기 횟수로 균등하게 나누어야 한다.
일예로 들었지만, 상기한 구조는 데이타 패스를 4개의 시스템 클럭으로 동기시킨 경우이다.
하지만, 최근에 셀 어레이 16의 증가에 따라 메인 디코더 14의 면적이 증가되고 시스템의 클럭의 동기 횟수가 상술한 4개에서 3개 또는 그 이하의 수로 줄어들 경우에는 정상적으로 데이타를 출력할 수 없는 문제점이 있다.
일예로 만일 시스템 클럭의 동기 횟수가 3으로 줄어들 경우에는 상기의 데이타 패스에서 제 3클럭에 동기되는 멀티 플랙서 회로 20를 제 3클럭에 무관하게 만들고, 데이타 출력 버퍼 24를 그 제 3클럭에 동기하게 하면 클럭 동기 횟수를 3으로 줄일 수는 있다. 하지만, 제 2클럭에 의하여 동기되는 메인 디코더 회로 14에서 제 3클럭에 의하여 동기되는 데이타 출력 버퍼 회로 24 까지 1클럭 동안에 데이타가 전달 될 수 없다. 이에 따라, 시스템의 클럭 동기 횟수 변화에 따른 데이타 패스의 회로소자들은 그 호한성이 없어지는 문제점이 있다.
따라서, 상기한 문제점을 해소하기 위한 본 발명의 목적은 시스템의 클럭 동기 횟수가 변함에도 정상적인 데이타 출력 동작을 하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 제공함에 있다.
본 발명의 다른 목적은 시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 제공함에 있다.
본 발명의 또 다른 목적은 상기 시스템 클럭 주파수가 높을 경우 보다 더 빠른 데이타 출력 동작을 수행하기 위한 시스템 클럭의 변화에도 호환성을 가지며 동기하는 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 제공함에 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 있어서, 상기 싱크 디램 데이타 패스 내에 지연제어수단을 가지며, 상기 지연제어수단은 규칙적인 주기를 가지는 시스템 클럭의 주기와, 그 시스템 클럭의 주기에 동기되는 상기 데이타 패스의 회로내부 클럭의 주기를 다르게 제어하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제 2도는 본 발명의 기술에 따른 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 보인 도면이다. 제 2도를 참조하면, 데이타 패스는 어드레스를 수신하는 어드레스 버퍼 회로 10, 프리 디코더 회로 12, 메인 디코더 회로 14, 셀 어레이 16, 센스 앰프회로 18, 멀티 플랙스 회로 20, 래치회로 22와 데이타를 외부 시스템으로 데이타 출력버퍼 회로 24로 이루어진다.
스위칭 소자 2, 34, 36, 8은 규칙적인 주기 T7, T8, T14를 가지는 시스템 클럭에 의해 스위칭됨에 따라 상기 회로들이 동기되어 주기 T9, T10, T12와 같은 회로내부 클럭이 발생한다.
컬럼 어드레스가 상기 스위칭 소자 2에 수신되고 시스템 클럭에 의해 회로 내부 클럭이 38과 같이 동기되면 그 컬럼 어드레스는 어드레스 버퍼 회로 10, 프리 디코더 회로 12, 메인 디로더 회로 14, 셀 어레이 16, 센스앰프회로 18로 패스된다. 이때, 회로내부클럭의 주기 T9는 시스템 클럭의 주기 T7, T8 동안에도 계속 유지된다.
멀티 플랙스회로 20은 시스템 클럭의 주기 T8에 동기되며 이때 회로내부클럭은 폭 W1을 가지는 주기 T10동안 계속 입력된 데이타를 멀티플랙싱한다.
래치회로 22는 상기 시스템 클럭의 T14의 라이징에지에 지연시간 D2가 지난 후에 동기되며 이때 회로내부클럭의 주기 T12동안 상기 래치회로 22는 동작을 수행한다.
데이타 출력버퍼 회로 24는 스위칭 소자 8이 시스템 클럭에 동기되어 데이타출력이 외부 시스템으로 출력된다.
즉, 데이타 패스회로 10, 12, 14, 16, 18를 동기되는 시스템 클럭 수로 균등한 시간으로 나누지 않고 그 시스템 주기 T8의 라이징에지, 주기 T14의 라이징에지에 의해 발생되는 회로내부 클럭의 주기 T10의 라이징에지, 주기 T12의 라이징에지에 지연시간 D1, D2를 이용하여 디램 데이타 패스 뒤쪽에서 동기받게 구성하여 동기되는 시스템 클럭 수의 변화에 대응한다.
지연제어수단을 상기 데이타 패스내부회로에 두어 규칙적인 주기를 가지는 시스템 클럭의 주기 T7와, 그 시스템 클럭의 주기 T7에 동기되는 상기 데이타 패스의 회로내부클럭의 주기 T9를 다르게 제어한다. 이때, 상기 주기 T9는 지연시간 D1을 가지게 된다. 이러한, 지연시간 D1과 D2는 또한 다른 지연시간을 가지며 D1은 D2보다 긴 지연시간을 가진다.
상기한 바와 같은 본 발명에 따르면, 시스템의 클럭 동기 횟수가 변함에도 호환성을 가지며 정상적인 데이타 출력 동작을 할 수 있으며, 상기 시스템 클럭 주파수가 높을 경우 보다 더 빠른 데이타 출력 동작을 수행할 수 있는 효과가 있다.
제 1도는 종래의 기술에 따른 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 보인 도면.
제 2도는 본 발명의 기술에 따른 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법을 보인 도면.
Claims (3)
- 시스템 클럭의 변화에도 호환성을 가지며 동기하기 위한 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법에 있어서;상기 싱크 디램 데이타 패스 내에 지연제어수단을 가지며, 상기 지연제어수단은 규칙적인 주기를 가지는 시스템 클럭의 주기와, 그 시스템 클럭의 주기에 동기되는 상기 데이타 패스의 회로내부클럭의 주기를 다르게 제어하는 것을 특징으로 하는 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법.
- 제 1항에 있어서; 상기 지연제어수단은 상기 시스템 클럭의 주기와 그 시스템 클럭의 주기에 동기되는 상기 회로내부클럭의 주기 사이의 지연시간을 각기 다르게 제어하는 것을 특징으로 하는 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법.
- 제 1항에 있어서; 상기 지연제어수단 상기 시스템 클럭의 주기와 그 시스템 클럭의 주기에 동기되는 상기 회로내부클럭의 주기 사이의 첫번째 지연시간을 두번째의 지연시간보다 길게 지연시키는 것을 특징으로 하는 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법.
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|---|---|---|---|
| KR1019960009626A KR100412061B1 (ko) | 1996-03-30 | 1996-03-30 | 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970067343A KR970067343A (ko) | 1997-10-13 |
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ID=37422937
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| KR1019960009626A KR100412061B1 (ko) | 1996-03-30 | 1996-03-30 | 싱크 디램 데이타 패스에서의 시스템 클럭 동기 방법 |
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|---|---|
| KR (1) | KR100412061B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772842B1 (ko) | 2006-08-22 | 2007-11-02 | 삼성전자주식회사 | 데이터 패쓰 조절기능을 갖는 반도체 메모리 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018111A (en) * | 1988-12-27 | 1991-05-21 | Intel Corporation | Timing circuit for memory employing reset function |
| US5311483A (en) * | 1990-11-20 | 1994-05-10 | Oki Electric Industry Co., Ltd. | Synchronous type semiconductor memory |
| KR960032481A (ko) * | 1995-02-06 | 1996-09-17 | 기다오까 다까시 | 외부 동작 인자의 변동에 관계없이 안정하게 이 외부동작인자에 대응하는 내부동작인자를 실현하는 것의 가능한 반도체 장치 |
-
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- 1996-03-30 KR KR1019960009626A patent/KR100412061B1/ko not_active IP Right Cessation
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|---|---|
| KR970067343A (ko) | 1997-10-13 |
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