JP2003151271A - 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 - Google Patents
同期式半導体メモリ装置のデータ入力回路及びデータ入力方法Info
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Abstract
(57)【要約】
【課題】同期式半導体メモリ装置のデータ入力回路を提
供する。 【解決手段】検出手段によってデータストローブ信号の
位相がクロック信号の位相に進んでいるのか、或いは遅
れているのかを検出し、遅延手段によって、前記データ
ストローブ信号の位相が前記クロック信号の位相より進
んでいる場合には前記データストローブ信号を第１時間
だけ遅延させ、前記データストローブ信号の位相が前記
クロック信号の位相より遅れている場合には第２時間だ
け遅延させる。そして、前記遅延手段の出力信号に応じ
て前記データストローブ信号により以前にフェッチされ
た第１入力データ信号を前記クロック信号に同期させ
る。すなわち、本発明のデータ入力回路は、前記クロッ
ク信号の周波数が所定の臨界値を超過する場合に調整可
能な内部遅延を利用して内部データ信号を効果的に同期
させる。
供する。 【解決手段】検出手段によってデータストローブ信号の
位相がクロック信号の位相に進んでいるのか、或いは遅
れているのかを検出し、遅延手段によって、前記データ
ストローブ信号の位相が前記クロック信号の位相より進
んでいる場合には前記データストローブ信号を第１時間
だけ遅延させ、前記データストローブ信号の位相が前記
クロック信号の位相より遅れている場合には第２時間だ
け遅延させる。そして、前記遅延手段の出力信号に応じ
て前記データストローブ信号により以前にフェッチされ
た第１入力データ信号を前記クロック信号に同期させ
る。すなわち、本発明のデータ入力回路は、前記クロッ
ク信号の周波数が所定の臨界値を超過する場合に調整可
能な内部遅延を利用して内部データ信号を効果的に同期
させる。
Description
【０００１】
【発明の属する技術分野】本発明は同期式半導体メモリ
装置に係り、より詳細には同期式半導体メモリ装置のデ
ータ入力回路及び同期式半導体メモリ装置にデータを入
力する方法に関する。
装置に係り、より詳細には同期式半導体メモリ装置のデ
ータ入力回路及び同期式半導体メモリ装置にデータを入
力する方法に関する。
【０００２】
【従来の技術】コンピュータシステムにおいて、半導体
メモリ装置は、データを書込んだり読み出したりするメ
ーンメモリとして使われうる。半導体メモリ装置のデー
タ入力（書込み）／出力（読み出し）の速度は、コンピ
ュータシステムの動作速度を決定する非常に重要な要素
である。そのため、半導体メモリ装置の動作速度を向上
させるために継続的な努力がなされてきた。
メモリ装置は、データを書込んだり読み出したりするメ
ーンメモリとして使われうる。半導体メモリ装置のデー
タ入力（書込み）／出力（読み出し）の速度は、コンピ
ュータシステムの動作速度を決定する非常に重要な要素
である。そのため、半導体メモリ装置の動作速度を向上
させるために継続的な努力がなされてきた。
【０００３】かかる努力の結果として、同期式ダイナミ
ックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ：ＳＤＲＡＭ）が開発された。ＳＤＲＡＭは、
例えば、コンピュータシステムのクロック信号と同期し
てメモリ動作を制御する内部回路を含んでいる。ＳＤＲ
ＡＭの例として、単一データレートＳＤＲＡＭ（ＳＤＲ
ＳＤＲＡＭ：Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ Ｓ
ＤＲＡＭ）とダブルデータレートＳＤＲＡＭ（ＤＤＲ
ＳＤＲＡＭ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤ
ＲＡＭ）とがある。ＳＤＲ ＳＤＲＡＭは、クロック信
号の立上がりエッジまたは立下がりエッジに応答して、
クロック信号のサイクルごとに１データを入力または出
力できる。一方、ＤＤＲ ＳＤＲＡＭは、クロック信号
の第１立上がりエッジ及びその次の立下がりエッジに応
答して、クロック信号のサイクルごとに２つのデータを
入力または出力できる。すなわち、ＤＤＲ ＳＤＲＡＭ
の帯域幅は、ＳＤＲ ＳＤＲＡＭの帯域幅の２倍であ
る。
ックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ：ＳＤＲＡＭ）が開発された。ＳＤＲＡＭは、
例えば、コンピュータシステムのクロック信号と同期し
てメモリ動作を制御する内部回路を含んでいる。ＳＤＲ
ＡＭの例として、単一データレートＳＤＲＡＭ（ＳＤＲ
ＳＤＲＡＭ：Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ Ｓ
ＤＲＡＭ）とダブルデータレートＳＤＲＡＭ（ＤＤＲ
ＳＤＲＡＭ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤ
ＲＡＭ）とがある。ＳＤＲ ＳＤＲＡＭは、クロック信
号の立上がりエッジまたは立下がりエッジに応答して、
クロック信号のサイクルごとに１データを入力または出
力できる。一方、ＤＤＲ ＳＤＲＡＭは、クロック信号
の第１立上がりエッジ及びその次の立下がりエッジに応
答して、クロック信号のサイクルごとに２つのデータを
入力または出力できる。すなわち、ＤＤＲ ＳＤＲＡＭ
の帯域幅は、ＳＤＲ ＳＤＲＡＭの帯域幅の２倍であ
る。
【０００４】２倍の伝送速度を有するので、ＤＤＲ Ｓ
ＤＲＡＭは、ＳＤＲ ＳＤＲＡＭのウインドより小さい
ウインドを有することが分かる。ＤＤＲ ＳＤＲＡＭの
ウインドは、ＤＤＲ ＳＤＲＡＭに対するデータ伝達及
びそれからのデータ伝達が可能な範囲として理解されう
る。より小さいウインドを可能にするために、データス
トローブ信号が入力／出力データ信号からデータの取り
出しを補助するために使われうる。従って、ＤＤＲ Ｓ
ＤＲＡＭは、データストローブ信号が入力される余分の
ピンを含みうる。
ＤＲＡＭは、ＳＤＲ ＳＤＲＡＭのウインドより小さい
ウインドを有することが分かる。ＤＤＲ ＳＤＲＡＭの
ウインドは、ＤＤＲ ＳＤＲＡＭに対するデータ伝達及
びそれからのデータ伝達が可能な範囲として理解されう
る。より小さいウインドを可能にするために、データス
トローブ信号が入力／出力データ信号からデータの取り
出しを補助するために使われうる。従って、ＤＤＲ Ｓ
ＤＲＡＭは、データストローブ信号が入力される余分の
ピンを含みうる。
【０００５】図１は、従来の同期式半導体メモリ装置の
データ入力回路を示すブロックダイヤグラムである。図
１を参照すれば、データ入力回路１００は、データ入力
バッファ１１０、データ遅延回路１１２、データフェッ
チ回路１２０、同期回路１４０、データストローブバッ
ファ１６０、第１遅延回路１６２、第２遅延回路１６
４、クロック入力バッファ１８０及びオートパルス発生
回路１８２を含む。外部入力データ信号ＤＩＮ、外部デ
ータストローブ信号ＤＳ及び外部クロック信号ＣＬＫ
は、データ入力バッファ１１０、データストローブバッ
ファ１６０及びクロック入力バッファ１８０の入力端子
にそれぞれ印加されうる。
データ入力回路を示すブロックダイヤグラムである。図
１を参照すれば、データ入力回路１００は、データ入力
バッファ１１０、データ遅延回路１１２、データフェッ
チ回路１２０、同期回路１４０、データストローブバッ
ファ１６０、第１遅延回路１６２、第２遅延回路１６
４、クロック入力バッファ１８０及びオートパルス発生
回路１８２を含む。外部入力データ信号ＤＩＮ、外部デ
ータストローブ信号ＤＳ及び外部クロック信号ＣＬＫ
は、データ入力バッファ１１０、データストローブバッ
ファ１６０及びクロック入力バッファ１８０の入力端子
にそれぞれ印加されうる。
【０００６】データ入力回路１００の動作の間、データ
は、データストローブ信号ＰＤＳＤ１に従って内部デー
タ信号ＰＤＩＮＤからフェッチされる。その後、そのフ
ェッチされた信号は、二つの分離された内部並列データ
信号ＤＩ＿Ｆ，ＤＩ＿Ｓに変換される。その後、さらに
遅延されたデータストローブ信号ＰＤＳＤ２に応じて内
部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓからデータがフェ
ッチされ、それらのデータは、内部クロック信号ＰＣＬ
Ｋ２に同期して内部並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ
＿Ｓとして提供される。
は、データストローブ信号ＰＤＳＤ１に従って内部デー
タ信号ＰＤＩＮＤからフェッチされる。その後、そのフ
ェッチされた信号は、二つの分離された内部並列データ
信号ＤＩ＿Ｆ，ＤＩ＿Ｓに変換される。その後、さらに
遅延されたデータストローブ信号ＰＤＳＤ２に応じて内
部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓからデータがフェ
ッチされ、それらのデータは、内部クロック信号ＰＣＬ
Ｋ２に同期して内部並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ
＿Ｓとして提供される。
【０００７】外部データストローブ信号ＤＳと外部クロ
ック信号ＣＬＫとの相互間の位相差は、それらの２信号
間に１／２サイクルまでの変化を生じさせうる。技術的
標準であるｔＤＱＳＳは、外部クロック信号ＣＬＫと外
部データストローブ信号ＤＳとの相互間のタイミングマ
ージンを示し、二つのケースを含みうる。第１のケース
では、技術的標準であるｔＤＱＳＳが０．７５×ｔＣＫ
であり（以下、ｔＤＱＳＳ＿ＭＩＮとする）、このケー
スでは、外部データストローブ信号ＤＳの位相が外部ク
ロック信号ＣＬＫの位相よりｔＣＫ／４だけ進む。第２
のケースでは、技術的標準であるｔＤＱＳＳが１．２５
×ｔＣＫであり（以下、ｔＤＱＳＳ＿ＭＡＸとする）、
このケースでは、外部データストローブ信号ＤＳの位相
が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅
れる。ここで、ｔＣＫは、外部クロック信号ＣＬＫの１
周期時間または外部クロック信号ＣＬＫの１サイクル時
間を示す。
ック信号ＣＬＫとの相互間の位相差は、それらの２信号
間に１／２サイクルまでの変化を生じさせうる。技術的
標準であるｔＤＱＳＳは、外部クロック信号ＣＬＫと外
部データストローブ信号ＤＳとの相互間のタイミングマ
ージンを示し、二つのケースを含みうる。第１のケース
では、技術的標準であるｔＤＱＳＳが０．７５×ｔＣＫ
であり（以下、ｔＤＱＳＳ＿ＭＩＮとする）、このケー
スでは、外部データストローブ信号ＤＳの位相が外部ク
ロック信号ＣＬＫの位相よりｔＣＫ／４だけ進む。第２
のケースでは、技術的標準であるｔＤＱＳＳが１．２５
×ｔＣＫであり（以下、ｔＤＱＳＳ＿ＭＡＸとする）、
このケースでは、外部データストローブ信号ＤＳの位相
が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅
れる。ここで、ｔＣＫは、外部クロック信号ＣＬＫの１
周期時間または外部クロック信号ＣＬＫの１サイクル時
間を示す。
【０００８】図２は、外部クロック信号ＣＬＫの周期が
相対的に大きい場合における図１のデータ入力回路の例
示的動作を説明するためのタイミングダイヤグラムであ
る。図２を参照すれば、第１動作（ＣＡＳＥ１）は、技
術的位相標準がｔＤＱＳＳ＿ＭＩＮである場合のデータ
入力回路１００の動作を示す。第２動作（ＣＡＳＥ２）
は、技術的位相標準がｔＤＱＳＳ＿ＭＡＸである場合の
データ入力回路１００の動作を示す。図２を参照すれ
ば、データセットアップ時間ｔＤＳは、データのセット
アップのために必要な時間であり、データホールド時間
ｔＤＨは、外部入力データ信号ＤＩＮのデータがデータ
ストローブ信号ＤＳの立上がりエッジの後に存在すべき
時間、あるいはホールドされるために必要な時間であ
る。内部並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓは、内
部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓが第２内部データ
ストローブ信号ＰＤＳＤ２によりフェッチされた内部デ
ータ信号である。
相対的に大きい場合における図１のデータ入力回路の例
示的動作を説明するためのタイミングダイヤグラムであ
る。図２を参照すれば、第１動作（ＣＡＳＥ１）は、技
術的位相標準がｔＤＱＳＳ＿ＭＩＮである場合のデータ
入力回路１００の動作を示す。第２動作（ＣＡＳＥ２）
は、技術的位相標準がｔＤＱＳＳ＿ＭＡＸである場合の
データ入力回路１００の動作を示す。図２を参照すれ
ば、データセットアップ時間ｔＤＳは、データのセット
アップのために必要な時間であり、データホールド時間
ｔＤＨは、外部入力データ信号ＤＩＮのデータがデータ
ストローブ信号ＤＳの立上がりエッジの後に存在すべき
時間、あるいはホールドされるために必要な時間であ
る。内部並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓは、内
部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓが第２内部データ
ストローブ信号ＰＤＳＤ２によりフェッチされた内部デ
ータ信号である。
【０００９】ｔＤＱＳＳ＿ＭＩＮのケース１（ＣＡＳＥ
１）では、外部データストローブ信号ＤＳの位相が外部
クロック信号ＣＬＫの位相よりｔＣＫ／４だけ進んでい
る。このようなケース１（ＣＡＳＥ１）では、外部デー
タストローブ信号ＤＳによりフェッチされた外部入力デ
ータ信号ＤＩＮを外部クロック信号ＣＬＫの位相に同期
させるために、内部データストローブ信号ＰＤＳＤ１の
エッジと内部データストローブ信号ＰＤＳＤ２のエッジ
との相互間に大きい遅延が必要となる。図２に示された
遅延時間Ｔ１は、それぞれのデータ信号からの有効なデ
ータの取り出しを可能にするように十分に大きくなけれ
ばならない。
１）では、外部データストローブ信号ＤＳの位相が外部
クロック信号ＣＬＫの位相よりｔＣＫ／４だけ進んでい
る。このようなケース１（ＣＡＳＥ１）では、外部デー
タストローブ信号ＤＳによりフェッチされた外部入力デ
ータ信号ＤＩＮを外部クロック信号ＣＬＫの位相に同期
させるために、内部データストローブ信号ＰＤＳＤ１の
エッジと内部データストローブ信号ＰＤＳＤ２のエッジ
との相互間に大きい遅延が必要となる。図２に示された
遅延時間Ｔ１は、それぞれのデータ信号からの有効なデ
ータの取り出しを可能にするように十分に大きくなけれ
ばならない。
【００１０】ｔＤＱＳＳ＿ＭＡＸのケース２（ＣＡＳＥ
２）では、外部データストローブ信号ＤＳの位相が外部
クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅れてい
る。外部データストローブ信号ＤＳによりフェッチされ
た外部入力データ信号ＤＩＮを外部クロック信号ＣＬＫ
に同期させるために、データ信号からの有効なデータの
取り出しが可能な程度に小さい遅延が内部データストロ
ーブ信号ＰＤＳＤ１のエッジと内部データストローブ信
号ＰＤＳＤ２のエッジとの相互間に必要となりうる。図
２に示された遅延時間Ｔ２は、ケース１（ＣＡＳＥ１）
の遅延時間より小さくなければならない。
２）では、外部データストローブ信号ＤＳの位相が外部
クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅れてい
る。外部データストローブ信号ＤＳによりフェッチされ
た外部入力データ信号ＤＩＮを外部クロック信号ＣＬＫ
に同期させるために、データ信号からの有効なデータの
取り出しが可能な程度に小さい遅延が内部データストロ
ーブ信号ＰＤＳＤ１のエッジと内部データストローブ信
号ＰＤＳＤ２のエッジとの相互間に必要となりうる。図
２に示された遅延時間Ｔ２は、ケース１（ＣＡＳＥ１）
の遅延時間より小さくなければならない。
【００１１】しかし、従来のデータ入力回路１００は、
第１内部データストローブ信号ＰＤＳＤ１に対して固定
の遅延を有する第２内部データストローブ信号ＰＤＳＤ
２を使用する。この場合、前述したｔＤＱＳＳ＿ＭＩＮ
のケース及びｔＤＱＳＳ＿ＭＡＸのケースの動作特性が
固定されたままになり、これによって、そのような二つ
の極端ケースにおいて同期をとることを危うくしうる。
すなわち、第１内部データストローブ信号ＰＤＳＤ１か
ら第２内部デートストローブ信号ＰＤＳＤ２を発生する
ために使用する遅延時間は、前記クロック信号のサイク
ル長さまたは周波数に関係なく固定されるので、動作周
波数が上がるにつれて外部クロック信号ＣＬＫのサイク
ル長さが短くなり、タイミングマージンが不足すること
になる。
第１内部データストローブ信号ＰＤＳＤ１に対して固定
の遅延を有する第２内部データストローブ信号ＰＤＳＤ
２を使用する。この場合、前述したｔＤＱＳＳ＿ＭＩＮ
のケース及びｔＤＱＳＳ＿ＭＡＸのケースの動作特性が
固定されたままになり、これによって、そのような二つ
の極端ケースにおいて同期をとることを危うくしうる。
すなわち、第１内部データストローブ信号ＰＤＳＤ１か
ら第２内部デートストローブ信号ＰＤＳＤ２を発生する
ために使用する遅延時間は、前記クロック信号のサイク
ル長さまたは周波数に関係なく固定されるので、動作周
波数が上がるにつれて外部クロック信号ＣＬＫのサイク
ル長さが短くなり、タイミングマージンが不足すること
になる。
【００１２】図３は、外部クロック信号ＣＬＫのサイク
ルが相対的に小さい場合における図１のデータ入力回路
の動作を説明するためのタイミングダイヤグラムであ
る。図３の例示的なタイミングダイヤグラムから、従来
のデータ入力回路１００の短いサイクルクロック間に同
期データエラーが生じうることが観察できる。
ルが相対的に小さい場合における図１のデータ入力回路
の動作を説明するためのタイミングダイヤグラムであ
る。図３の例示的なタイミングダイヤグラムから、従来
のデータ入力回路１００の短いサイクルクロック間に同
期データエラーが生じうることが観察できる。
【００１３】例えば、ｔＤＱＳＳ＿ＭＩＮ（ＣＡＳＥ
１）のケースでは、工程、電圧及び／または温度の変化
が、第１内部データストローブ信号ＰＤＳＤ１から第２
内部データストローブ信号ＰＤＳＤ２を発生する際の遅
延時間Ｔ１を短縮させうる。遅延時間Ｔ１の短縮は、ケ
ース１（ＣＡＳＥ１）の条件において、内部並列データ
信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓの有効な発生を妨げうる。
１）のケースでは、工程、電圧及び／または温度の変化
が、第１内部データストローブ信号ＰＤＳＤ１から第２
内部データストローブ信号ＰＤＳＤ２を発生する際の遅
延時間Ｔ１を短縮させうる。遅延時間Ｔ１の短縮は、ケ
ース１（ＣＡＳＥ１）の条件において、内部並列データ
信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓの有効な発生を妨げうる。
【００１４】また、ｔＤＱＳＳ＿ＭＡＸ（ＣＡＳＥ２）
のケースでは、工程、電圧及び／または温度での変化
が、第１内部データストローブ信号ＰＤＳＤ１から第２
内部データストローブ信号ＰＤＳＤ２を発生する際のＴ
２を延長させうる。遅延時間Ｔ２の延長は、ケース２
（ＣＡＳＥ２）の条件において、無効データの発生を引
き起こしうる。
のケースでは、工程、電圧及び／または温度での変化
が、第１内部データストローブ信号ＰＤＳＤ１から第２
内部データストローブ信号ＰＤＳＤ２を発生する際のＴ
２を延長させうる。遅延時間Ｔ２の延長は、ケース２
（ＣＡＳＥ２）の条件において、無効データの発生を引
き起こしうる。
【００１５】
【発明が解決しようとする課題】本発明の目的は、例え
ば、データストローブ信号とクロック信号との相互間の
位相関係に応じてデータストローブ信号の遅延時間を制
御し、データストローブ信号に従ってフェッチされた入
力データ信号をクロック信号に効果的に同期させうる同
期式半導体メモリ装置のデータ入力回路及びデータ入力
法を提供することである。
ば、データストローブ信号とクロック信号との相互間の
位相関係に応じてデータストローブ信号の遅延時間を制
御し、データストローブ信号に従ってフェッチされた入
力データ信号をクロック信号に効果的に同期させうる同
期式半導体メモリ装置のデータ入力回路及びデータ入力
法を提供することである。
【００１６】
【課題を解決するための手段】本発明に係る同期式半導
体メモリ装置のデータ入力回路は、データストローブ信
号の位相がクロック信号の位相より進んでいるか、遅れ
ているかを検出する検出手段を備えうる。遅延手段は、
データストローブ信号の位相がクロック信号の位相より
進んでいる場合にデータストローブ信号を第１時間だけ
遅延させうる。また、遅延手段は、データストローブ信
号の位相がクロック信号の位相より遅れている場合にデ
ータストローブ信号を第２時間だけ遅延させうる。デー
タ入力同期手段は、データストローブ信号によりフェッ
チされた入力データ信号を同期させうる。前記フェッチ
された信号は、前記遅延手段により出力された前記遅延
されたデータストローブ信号に応じてクロック信号に同
期されうる。
体メモリ装置のデータ入力回路は、データストローブ信
号の位相がクロック信号の位相より進んでいるか、遅れ
ているかを検出する検出手段を備えうる。遅延手段は、
データストローブ信号の位相がクロック信号の位相より
進んでいる場合にデータストローブ信号を第１時間だけ
遅延させうる。また、遅延手段は、データストローブ信
号の位相がクロック信号の位相より遅れている場合にデ
ータストローブ信号を第２時間だけ遅延させうる。デー
タ入力同期手段は、データストローブ信号によりフェッ
チされた入力データ信号を同期させうる。前記フェッチ
された信号は、前記遅延手段により出力された前記遅延
されたデータストローブ信号に応じてクロック信号に同
期されうる。
【００１７】ここで、前記検出手段は、例えば、前記デ
ータストローブ信号と前記クロック信号との位相差を前
記クロック信号のサイクルの１／４の範囲まで検出する
ように構成されうる。前記第１遅延時間は、例えば第２
遅延時間より大きく設定されうる。
ータストローブ信号と前記クロック信号との位相差を前
記クロック信号のサイクルの１／４の範囲まで検出する
ように構成されうる。前記第１遅延時間は、例えば第２
遅延時間より大きく設定されうる。
【００１８】本発明の他の側面に係る同期式半導体メモ
リ装置のデータ入力回路は、外部入力データ信号を受信
して前記受信された信号をバッファリングして第１内部
入力データ信号を発生するデータバッファを備えうる。
データストローブバッファは、外部データストローブ信
号を受信して前記受信されたデータストローブ信号をバ
ッファリングして第１内部データストローブ信号を発生
する。クロックバッファは、外部クロック信号を受信し
てバッファリングして第１内部クロック信号及び／また
は第２内部クロック信号を発生しうる。データ遅延回路
は、第１内部入力データ信号を遅延させて第２内部入力
データ信号を発生しうる。第１ストローブ遅延回路は、
第１内部データストローブ信号を遅延させて第２内部デ
ータストローブ信号を発生しうる。検出回路は、第１内
部データストローブ信号の位相が前記第１内部クロック
信号の位相より進んでいるか、遅れているかを検出し
て、その検出結果に基づいた検出信号を発生しうる。デ
ータフェッチ回路は、第２内部データストローブ信号に
同期して第２内部入力データ信号をフェッチし、第１ス
トローブ同期データ信号を発生しうる。第２遅延回路
は、前記第２内部データストローブ信号を前記検出信号
により規定される時間だけ遅延させて、第３内部データ
ストローブ信号を発生しうる。同期回路は、第１ステー
ジ同期データ信号をまず第３内部データストローブ信号
に同期させ、そしてその後、第２内部クロック信号に同
期させ、第２段階の同期データ信号を発生しうる。
リ装置のデータ入力回路は、外部入力データ信号を受信
して前記受信された信号をバッファリングして第１内部
入力データ信号を発生するデータバッファを備えうる。
データストローブバッファは、外部データストローブ信
号を受信して前記受信されたデータストローブ信号をバ
ッファリングして第１内部データストローブ信号を発生
する。クロックバッファは、外部クロック信号を受信し
てバッファリングして第１内部クロック信号及び／また
は第２内部クロック信号を発生しうる。データ遅延回路
は、第１内部入力データ信号を遅延させて第２内部入力
データ信号を発生しうる。第１ストローブ遅延回路は、
第１内部データストローブ信号を遅延させて第２内部デ
ータストローブ信号を発生しうる。検出回路は、第１内
部データストローブ信号の位相が前記第１内部クロック
信号の位相より進んでいるか、遅れているかを検出し
て、その検出結果に基づいた検出信号を発生しうる。デ
ータフェッチ回路は、第２内部データストローブ信号に
同期して第２内部入力データ信号をフェッチし、第１ス
トローブ同期データ信号を発生しうる。第２遅延回路
は、前記第２内部データストローブ信号を前記検出信号
により規定される時間だけ遅延させて、第３内部データ
ストローブ信号を発生しうる。同期回路は、第１ステー
ジ同期データ信号をまず第３内部データストローブ信号
に同期させ、そしてその後、第２内部クロック信号に同
期させ、第２段階の同期データ信号を発生しうる。
【００１９】本発明の１つの実施形態によれば、前記検
出回路は、第１内部データストローブ信号に応じて第１
内部クロック信号を第１ラッチ手段に伝送する第１伝送
手段を備えうる。前記第１ラッチ手段は、前記第１伝送
手段により伝送された第１内部クロック信号を受信して
ラッチしうる。第２伝送手段は、第１内部データストロ
ーブ信号に応じて前記第１ラッチ手段によりラッチされ
た第１内部クロック信号を第２ラッチ手段に伝送しう
る。第２ラッチ手段は、第２伝送手段により伝送されう
る第１内部クロック信号をラッチしうる。ＡＮＤ回路
は、前記第２ラッチ手段によりラッチされた第１内部ク
ロック信号と内部ライト信号とのＡＮＤ演算を行いう
る。前記ライト信号は、前記半導体メモリ装置のライト
動作から生じうる。前記ＡＮＤ回路の出力は、前記検出
回路により前記第２遅延回路に提供される検出信号とし
ての役割を果たしうる。
出回路は、第１内部データストローブ信号に応じて第１
内部クロック信号を第１ラッチ手段に伝送する第１伝送
手段を備えうる。前記第１ラッチ手段は、前記第１伝送
手段により伝送された第１内部クロック信号を受信して
ラッチしうる。第２伝送手段は、第１内部データストロ
ーブ信号に応じて前記第１ラッチ手段によりラッチされ
た第１内部クロック信号を第２ラッチ手段に伝送しう
る。第２ラッチ手段は、第２伝送手段により伝送されう
る第１内部クロック信号をラッチしうる。ＡＮＤ回路
は、前記第２ラッチ手段によりラッチされた第１内部ク
ロック信号と内部ライト信号とのＡＮＤ演算を行いう
る。前記ライト信号は、前記半導体メモリ装置のライト
動作から生じうる。前記ＡＮＤ回路の出力は、前記検出
回路により前記第２遅延回路に提供される検出信号とし
ての役割を果たしうる。
【００２０】さらに、前記第２遅延回路は、前記検出信
号の反転信号とインバータチェーンを介して伝播されて
遅延される前記第２内部データストローブ信号とのＡＮ
Ｄ演算を行い、前記ＡＮＤ演算の結果を反転させる第１
ＮＡＮＤゲートを備えうる。第２ＮＡＮＤゲートは、前
記検出信号と前記インバータチェーンを介して伝播され
て遅延される第２内部データストローブ信号とのＡＮＤ
演算を行い、前記ＡＮＤ演算の結果を反転させうる。Ｏ
Ｒ回路は、第１及び第２ＮＡＮＤゲートの出力信号のう
ち一つを出力しうる。第１ＮＡＮＤゲート及び第２ＮＡ
ＮＤゲートの出力信号のうち一つは、所定の時間だけ遅
延されうる。かかるＯＲ回路の出力は、前記第３内部デ
ータストローブ信号として役割を果たしうる。
号の反転信号とインバータチェーンを介して伝播されて
遅延される前記第２内部データストローブ信号とのＡＮ
Ｄ演算を行い、前記ＡＮＤ演算の結果を反転させる第１
ＮＡＮＤゲートを備えうる。第２ＮＡＮＤゲートは、前
記検出信号と前記インバータチェーンを介して伝播され
て遅延される第２内部データストローブ信号とのＡＮＤ
演算を行い、前記ＡＮＤ演算の結果を反転させうる。Ｏ
Ｒ回路は、第１及び第２ＮＡＮＤゲートの出力信号のう
ち一つを出力しうる。第１ＮＡＮＤゲート及び第２ＮＡ
ＮＤゲートの出力信号のうち一つは、所定の時間だけ遅
延されうる。かかるＯＲ回路の出力は、前記第３内部デ
ータストローブ信号として役割を果たしうる。
【００２１】本発明に係る同期式半導体メモリ装置にデ
ータを入力する方法は、データストローブ信号の位相が
クロック信号の位相より進んでいるか、遅れているかを
検出する検出段階を備えうる。前記データストローブ信
号は、前記検出段階で前記データストローブ信号の位相
が前記クロック信号の位相より進んでいると判断される
場合に第１時間だけ遅延されうる。また、前記データス
トローブ信号は、前記データストローブ信号の位相が前
記クロック信号の位相より遅れていると判断される場合
に第２時間だけ遅延されうる。データ信号は、まず前記
データストローブ信号に同期されてフェッチされうる。
その後、前記フェッチされたデータ信号は、前記遅延さ
れたストローブ信号に同期され、その後、さらに、前記
クロック信号に同期されうる。
ータを入力する方法は、データストローブ信号の位相が
クロック信号の位相より進んでいるか、遅れているかを
検出する検出段階を備えうる。前記データストローブ信
号は、前記検出段階で前記データストローブ信号の位相
が前記クロック信号の位相より進んでいると判断される
場合に第１時間だけ遅延されうる。また、前記データス
トローブ信号は、前記データストローブ信号の位相が前
記クロック信号の位相より遅れていると判断される場合
に第２時間だけ遅延されうる。データ信号は、まず前記
データストローブ信号に同期されてフェッチされうる。
その後、前記フェッチされたデータ信号は、前記遅延さ
れたストローブ信号に同期され、その後、さらに、前記
クロック信号に同期されうる。
【００２２】ここで、前記検出段階は、例えば、前記デ
ータストローブ信号とクロック信号との位相差を前記ク
ロック信号のサイクルの１／４の範囲まで検出するよう
に実施されうる。前記第１遅延時間は、例えば、前記第
２遅延時間より長く設定されうる。
ータストローブ信号とクロック信号との位相差を前記ク
ロック信号のサイクルの１／４の範囲まで検出するよう
に実施されうる。前記第１遅延時間は、例えば、前記第
２遅延時間より長く設定されうる。
【００２３】本発明のデータ入力回路及びデータ入力方
法によれば、例えば、短いサイクルを有するクロック信
号である場合または高周波数のクロック信号である場合
においも、入力データ信号をクロック信号に効果的に同
期させうる。
法によれば、例えば、短いサイクルを有するクロック信
号である場合または高周波数のクロック信号である場合
においも、入力データ信号をクロック信号に効果的に同
期させうる。
【００２４】
【発明の実施の形態】以下添付した図面を参照して本発
明の望ましい実施形態を説明することにより、本発明を
詳細に説明する。各図面に提示された同じ参照符号は同
じ構成要素を示す。
明の望ましい実施形態を説明することにより、本発明を
詳細に説明する。各図面に提示された同じ参照符号は同
じ構成要素を示す。
【００２５】本明細書で使われる「フェッチ」という用
語は、データ信号からのデータの取り出し或いは抽出を
意味する。また、それは、所定の時間内におけるデータ
信号のサンプリングであると考えることもできる。
語は、データ信号からのデータの取り出し或いは抽出を
意味する。また、それは、所定の時間内におけるデータ
信号のサンプリングであると考えることもできる。
【００２６】データ信号は、時間の経過に伴って多様な
レベルを有しうる。ストローブまたはクロックのような
別途の信号が、データ信号が与えられた瞬間にそのデー
タ信号値を得るために使われる。ストローブまたはクロ
ックは、それぞれパルスを含み、データ信号からデータ
を抽出するために使われうる。データの抽出は、アクテ
ィブパルスまたは遷移の発生と実質的に同一の瞬間に行
われうる。以下、ストローブまたはクロックのパルスま
たは遷移とほぼ同時に行われるデータの抽出をフェッチ
と呼ぶことにする。例えば、データ信号のデータは、あ
る場合にはストローブまたはクロック信号に対する同期
関係から抽出されうる。
レベルを有しうる。ストローブまたはクロックのような
別途の信号が、データ信号が与えられた瞬間にそのデー
タ信号値を得るために使われる。ストローブまたはクロ
ックは、それぞれパルスを含み、データ信号からデータ
を抽出するために使われうる。データの抽出は、アクテ
ィブパルスまたは遷移の発生と実質的に同一の瞬間に行
われうる。以下、ストローブまたはクロックのパルスま
たは遷移とほぼ同時に行われるデータの抽出をフェッチ
と呼ぶことにする。例えば、データ信号のデータは、あ
る場合にはストローブまたはクロック信号に対する同期
関係から抽出されうる。
【００２７】本発明の１つの実施形態によれば、パスゲ
ートは、信号をラッチ回路に伝達すべく短時間にイネー
ブルされうる。その後、前記ラッチ回路は、イネーブル
されたゲートを介して提供された信号値をラッチする。
その後、パスゲートはディセーブルされて、ラッチ回路
は前記ラッチされたデータ値を保持する。
ートは、信号をラッチ回路に伝達すべく短時間にイネー
ブルされうる。その後、前記ラッチ回路は、イネーブル
されたゲートを介して提供された信号値をラッチする。
その後、パスゲートはディセーブルされて、ラッチ回路
は前記ラッチされたデータ値を保持する。
【００２８】図４は、本発明の実施形態による同期式半
導体メモリ装置のデータ入力回路を示す概略的なブロッ
クダイヤグラムである。図４を参照すれば、同期式半導
体メモリ装置のデータ入力回路４００は、データバッフ
ァ４１０、データ遅延回路４１２、データフェッチ回路
４２０、同期回路４４０、ストローブバッファ４６０、
第１遅延回路４６２、検出回路６００、第２遅延回路７
００、クロックバッファ４７０及びパルス回路４７２を
備える。
導体メモリ装置のデータ入力回路を示す概略的なブロッ
クダイヤグラムである。図４を参照すれば、同期式半導
体メモリ装置のデータ入力回路４００は、データバッフ
ァ４１０、データ遅延回路４１２、データフェッチ回路
４２０、同期回路４４０、ストローブバッファ４６０、
第１遅延回路４６２、検出回路６００、第２遅延回路７
００、クロックバッファ４７０及びパルス回路４７２を
備える。
【００２９】データバッファ４１０は、外部入力データ
信号ＤＩＮを受信し、外部入力データ信号ＤＩＮをバッ
ファリングして第１内部入力データ信号ＰＤＩＮを発生
する。
信号ＤＩＮを受信し、外部入力データ信号ＤＩＮをバッ
ファリングして第１内部入力データ信号ＰＤＩＮを発生
する。
【００３０】ストローブバッファ４６０は、外部ストロ
ーブ信号ＤＳを受信し、外部ストローブ信号ＤＳをバッ
ファリングして第１内部データストローブ信号ＰＤＳを
発生する。
ーブ信号ＤＳを受信し、外部ストローブ信号ＤＳをバッ
ファリングして第１内部データストローブ信号ＰＤＳを
発生する。
【００３１】クロックバッファ４７０は、クロック信号
ＣＬＫを受信し、クロック信号ＣＬＫをバッファリング
して第１内部クロック信号ＰＣＬＫ１を発生する。
ＣＬＫを受信し、クロック信号ＣＬＫをバッファリング
して第１内部クロック信号ＰＣＬＫ１を発生する。
【００３２】データ遅延回路４１２は、第１内部入力デ
ータ信号ＰＤＩＮを受信し、その第１内部入力データ信
号ＰＤＩＮを遅延させて第２内部入力データ信号ＰＤＩ
ＮＤを発生する。ストローブ信号の経路において、第１
遅延回路４６２は、第１内部データストローブ信号ＰＤ
Ｓを受信し、その第１内部データストローブ信号ＰＤＳ
を遅延させて第２内部データストローブ信号ＰＤＳＤ１
を発生する。データ遅延回路４１２及び第１遅延回路４
６２は、後述のデータフェッチ動作及びデータ同期動作
に関連した第１内部入力データ信号ＰＤＩＮのための最
適データセットアップ時間ｔＤＳ及びデータホールド時
間ｔＤＨを設定するために設けられている。
ータ信号ＰＤＩＮを受信し、その第１内部入力データ信
号ＰＤＩＮを遅延させて第２内部入力データ信号ＰＤＩ
ＮＤを発生する。ストローブ信号の経路において、第１
遅延回路４６２は、第１内部データストローブ信号ＰＤ
Ｓを受信し、その第１内部データストローブ信号ＰＤＳ
を遅延させて第２内部データストローブ信号ＰＤＳＤ１
を発生する。データ遅延回路４１２及び第１遅延回路４
６２は、後述のデータフェッチ動作及びデータ同期動作
に関連した第１内部入力データ信号ＰＤＩＮのための最
適データセットアップ時間ｔＤＳ及びデータホールド時
間ｔＤＨを設定するために設けられている。
【００３３】データフェッチ回路４２０は、第２内部デ
ータストローブ信号ＰＤＳＤ１に応じて、第２内部入力
データ信号ＰＤＩＮＤをフェッチしてデータ信号ＤＩ＿
Ｆ，ＤＩ＿Ｓの第１セットを発生する。
ータストローブ信号ＰＤＳＤ１に応じて、第２内部入力
データ信号ＰＤＩＮＤをフェッチしてデータ信号ＤＩ＿
Ｆ，ＤＩ＿Ｓの第１セットを発生する。
【００３４】検出回路６００は、第１内部データストロ
ーブ信号ＰＤＳと第１内部クロック信号ＰＣＬＫ１との
相互間における位相関係を検出し、その検出された位相
関係を考慮して検出信号ＤＥＣＴを提供する。検出回路
６００は、第１内部データストローブ信号ＰＤＳ、第１
内部クロック信号ＰＣＬＫ１及び内部ライト信号ＰＷＲ
に応じて動作しうる。内部ライト信号ＰＷＲは、同期式
半導体メモリ装置のライト動作の間に内部的に発生しう
る。本実施形態では、内部ライト信号ＰＷＲは、同期式
半導体メモリ装置のライト動作の間において論理「ハ
イ」レベルとして発生しうる。
ーブ信号ＰＤＳと第１内部クロック信号ＰＣＬＫ１との
相互間における位相関係を検出し、その検出された位相
関係を考慮して検出信号ＤＥＣＴを提供する。検出回路
６００は、第１内部データストローブ信号ＰＤＳ、第１
内部クロック信号ＰＣＬＫ１及び内部ライト信号ＰＷＲ
に応じて動作しうる。内部ライト信号ＰＷＲは、同期式
半導体メモリ装置のライト動作の間に内部的に発生しう
る。本実施形態では、内部ライト信号ＰＷＲは、同期式
半導体メモリ装置のライト動作の間において論理「ハ
イ」レベルとして発生しうる。
【００３５】第２遅延回路７００は、第２内部データス
トローブ信号ＰＤＳＤ１を遅延させる遅延時間を変化さ
る機能を有する。この遅延量は、検出信号ＤＥＣＴの論
理レベルに従って設定されうる。このような遅延量だけ
さらに遅延されたストローブ信号を第３内部データスト
ローブ信号ＰＤＳＤ２と呼ぶことにする。
トローブ信号ＰＤＳＤ１を遅延させる遅延時間を変化さ
る機能を有する。この遅延量は、検出信号ＤＥＣＴの論
理レベルに従って設定されうる。このような遅延量だけ
さらに遅延されたストローブ信号を第３内部データスト
ローブ信号ＰＤＳＤ２と呼ぶことにする。
【００３６】パルス回路４７２は、第１内部クロック信
号ＰＣＬＫ１を受信して第２内部クロック信号ＰＣＬＫ
２としての役割を果たすパルスを発生する。このパルス
は、第１内部クロック信号ＰＣＬＫ１の遷移に応じて自
動的に発生しうる。第２遅延回路７００及びパルス回路
４７２は、ストローブ信号ＤＳとクロック信号ＣＬＫの
相互間の相対的位相関係を修正するように動作しうる。
号ＰＣＬＫ１を受信して第２内部クロック信号ＰＣＬＫ
２としての役割を果たすパルスを発生する。このパルス
は、第１内部クロック信号ＰＣＬＫ１の遷移に応じて自
動的に発生しうる。第２遅延回路７００及びパルス回路
４７２は、ストローブ信号ＤＳとクロック信号ＣＬＫの
相互間の相対的位相関係を修正するように動作しうる。
【００３７】同期回路４４０は、最初に第３内部データ
ストローブ信号ＰＤＳＤ２に応じて並列データ信号ＤＩ
＿Ｆ，ＤＩ＿Ｓの第１セットをフェッチする。同期回路
４４０は、フェッチしたデータ信号を第２内部クロック
信号ＰＣＬＫ２に同期させ、並列データ信号ＤＩＮ＿
Ｆ，ＤＩＮ＿Ｓの第２セット（結果として示されるセッ
ト）を発生する。
ストローブ信号ＰＤＳＤ２に応じて並列データ信号ＤＩ
＿Ｆ，ＤＩ＿Ｓの第１セットをフェッチする。同期回路
４４０は、フェッチしたデータ信号を第２内部クロック
信号ＰＣＬＫ２に同期させ、並列データ信号ＤＩＮ＿
Ｆ，ＤＩＮ＿Ｓの第２セット（結果として示されるセッ
ト）を発生する。
【００３８】図５は、図４のデータフェッチ回路及び同
期回路を示す回路図である。図５を参照すれば、データ
フェッチ回路４２０は、インバータ４２１、伝送ゲート
４２２，４２４，４２６及びラッチ回路４２３，４２
５，４２７を備えうる。第２内部入力データ信号ＰＤＩ
ＮＤは、伝送ゲート４２２，４２４，４２６に提供され
る第２内部データストローブ信号ＰＤＳＤ１の活性化に
応じて伝送される。このような構成により、データ及び
相補データが相補的な並列データ信号ＤＩ＿Ｆ，ＤＩ＿
Ｓの第１セットを発生するデータフェッチ回路４２０に
より入力データ信号ＰＤＩＮＤからフェッチされる。並
列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、ラッ
チ回路４２５，４２７によりそれぞれラッチされうる。
期回路を示す回路図である。図５を参照すれば、データ
フェッチ回路４２０は、インバータ４２１、伝送ゲート
４２２，４２４，４２６及びラッチ回路４２３，４２
５，４２７を備えうる。第２内部入力データ信号ＰＤＩ
ＮＤは、伝送ゲート４２２，４２４，４２６に提供され
る第２内部データストローブ信号ＰＤＳＤ１の活性化に
応じて伝送される。このような構成により、データ及び
相補データが相補的な並列データ信号ＤＩ＿Ｆ，ＤＩ＿
Ｓの第１セットを発生するデータフェッチ回路４２０に
より入力データ信号ＰＤＩＮＤからフェッチされる。並
列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、ラッ
チ回路４２５，４２７によりそれぞれラッチされうる。
【００３９】同期回路４４０は、インバータ４４１，４
４８，４４９、制御可能な伝送ゲート４４２，４５０，
４４４，４５２，４４６，４５４、及び、信号結合用の
ラッチ回路４４３，４５１，４４５，４５３，４４７，
４５５を備えうる。ここで、伝送ゲートは、パスゲート
と言うこともできる。並列データ信号ＤＩ＿Ｆ，ＤＩ＿
Ｓの第１セットは、それぞれを伝送するための伝送ゲー
ト４４２，４５０が第３内部データストローブ信号ＰＤ
ＳＤ２によりイネーブルされる時に、それぞれの伝送ゲ
ート４４２，４５０により伝送される。その後、ラッチ
回路４２５，４２７によってラッチされたデータ信号及
び相補データ信号は、イネーブルされたパスゲート４４
２，４５０によりラッチ回路４４３，４５１に伝送され
る。その後、ラッチ回路４４３，４５１でフェッチされ
てラッチされたデータは、並列データ信号ＤＩＩ＿Ｆ，
ＤＩＩ＿Ｓの第２セットを提供する。
４８，４４９、制御可能な伝送ゲート４４２，４５０，
４４４，４５２，４４６，４５４、及び、信号結合用の
ラッチ回路４４３，４５１，４４５，４５３，４４７，
４５５を備えうる。ここで、伝送ゲートは、パスゲート
と言うこともできる。並列データ信号ＤＩ＿Ｆ，ＤＩ＿
Ｓの第１セットは、それぞれを伝送するための伝送ゲー
ト４４２，４５０が第３内部データストローブ信号ＰＤ
ＳＤ２によりイネーブルされる時に、それぞれの伝送ゲ
ート４４２，４５０により伝送される。その後、ラッチ
回路４２５，４２７によってラッチされたデータ信号及
び相補データ信号は、イネーブルされたパスゲート４４
２，４５０によりラッチ回路４４３，４５１に伝送され
る。その後、ラッチ回路４４３，４５１でフェッチされ
てラッチされたデータは、並列データ信号ＤＩＩ＿Ｆ，
ＤＩＩ＿Ｓの第２セットを提供する。
【００４０】次に、パスゲート４４４，４５２が第２内
部クロック信号ＰＣＬＫ２によりイネーブルされる時、
並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓの第２セット
は、ラッチ回路４４５，４５３に伝送される。クロック
信号ＰＣＬＫ２の第２位相は、パスゲート４４６，４５
４をイネーブルしてラッチ回路４４５，４５３の信号セ
ットをラッチ回路４４７，４５５に伝達する。その後、
ラッチ回路４４７，４５５は、伝達された信号セットを
並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓのセットとして
提供する。この並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓ
は、ラッチ回路４４７，４５５によりラッチされる。
部クロック信号ＰＣＬＫ２によりイネーブルされる時、
並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓの第２セット
は、ラッチ回路４４５，４５３に伝送される。クロック
信号ＰＣＬＫ２の第２位相は、パスゲート４４６，４５
４をイネーブルしてラッチ回路４４５，４５３の信号セ
ットをラッチ回路４４７，４５５に伝達する。その後、
ラッチ回路４４７，４５５は、伝達された信号セットを
並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓのセットとして
提供する。この並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓ
は、ラッチ回路４４７，４５５によりラッチされる。
【００４１】図６は図４の検出回路を示す回路図であ
り、図７は図４の第２遅延回路を示す回路図である。図
６を参照すれば、検出回路６００は、インバータ６０
１、伝送手段６０３，６０７、ラッチ手段６０５，６０
９、及び、ＡＮＤ回路６１１を備えうる。図７を参照す
れば、第２遅延回路７００は、インバータチェーン７０
１，７０５、ＮＡＮＤゲート７０３，７１１、ＯＲ回路
７０７及びインバータ７０９を備えうる。また、図６を
参照すれば、伝送手段６０３，６０７は、それぞれ、例
えば伝送ゲートで構成され、ラッチ手段６０５，６０９
は、それぞれ、例えばクロスカップルされたインバータ
で構成されうる。
り、図７は図４の第２遅延回路を示す回路図である。図
６を参照すれば、検出回路６００は、インバータ６０
１、伝送手段６０３，６０７、ラッチ手段６０５，６０
９、及び、ＡＮＤ回路６１１を備えうる。図７を参照す
れば、第２遅延回路７００は、インバータチェーン７０
１，７０５、ＮＡＮＤゲート７０３，７１１、ＯＲ回路
７０７及びインバータ７０９を備えうる。また、図６を
参照すれば、伝送手段６０３，６０７は、それぞれ、例
えば伝送ゲートで構成され、ラッチ手段６０５，６０９
は、それぞれ、例えばクロスカップルされたインバータ
で構成されうる。
【００４２】ｔＤＱＳＳ＿ＭＩＮのケースでは、第１内
部データストローブ信号ＰＤＳの位相は、第１内部クロ
ック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１
サイクルの１／４（すなわち、ｔＣＫ／４）だけ進みう
る。従って、検出信号ＤＥＣＴが論理「ハイ」状態にな
り、第１遅延経路ＤＰ１が論理「ハイ」状態の検出信号
ＤＥＣＴにより選択される。第２内部データストローブ
信号ＰＤＳＤ１は、第１遅延経路ＤＰ１の遅延時間分だ
け遅延される。ここで、第１遅延経路ＤＰ１の遅延時間
は、第２遅延経路ＤＰ２の遅延時間よりも大きい値に設
計される。従って、ｔＤＱＳＳ＿ＭＩＮのケースでは、
第３内部データストローブ信号ＰＤＳＤ２は、ｔＤＱＳ
Ｓ＿ＭＡＸのケースにおける第３内部データストローブ
信号ＰＤＳＤ２よりも遅く発生する。
部データストローブ信号ＰＤＳの位相は、第１内部クロ
ック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１
サイクルの１／４（すなわち、ｔＣＫ／４）だけ進みう
る。従って、検出信号ＤＥＣＴが論理「ハイ」状態にな
り、第１遅延経路ＤＰ１が論理「ハイ」状態の検出信号
ＤＥＣＴにより選択される。第２内部データストローブ
信号ＰＤＳＤ１は、第１遅延経路ＤＰ１の遅延時間分だ
け遅延される。ここで、第１遅延経路ＤＰ１の遅延時間
は、第２遅延経路ＤＰ２の遅延時間よりも大きい値に設
計される。従って、ｔＤＱＳＳ＿ＭＩＮのケースでは、
第３内部データストローブ信号ＰＤＳＤ２は、ｔＤＱＳ
Ｓ＿ＭＡＸのケースにおける第３内部データストローブ
信号ＰＤＳＤ２よりも遅く発生する。
【００４３】ｔＤＱＳＳ＿ＭＡＸのケースでは、第１内
部データストローブ信号ＰＤＳの位相は、第１内部クロ
ック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１
サイクルの１／４（すなわち、ｔＣＫ／４）まで遅延し
うる。そして、検出信号ＤＥＣＴは論理「ロー」状態に
なりうる。第２遅延経路ＤＰ２が論理「ロー」状態の検
出信号ＤＥＣＴにより選択されうる。従って、第２内部
データストローブ信号ＰＤＳＤ１は、第１遅延経路ＤＰ
１により提供される遅延時間より短い遅延時間だけ遅延
しうる。従って、第２遅延経路ＤＰ２を介して発生する
データストローブ信号ＰＤＳＤ２は、ｔＤＱＳＳ＿ＭＩ
Ｎのケースよりもエッジが速くなる。
部データストローブ信号ＰＤＳの位相は、第１内部クロ
ック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１
サイクルの１／４（すなわち、ｔＣＫ／４）まで遅延し
うる。そして、検出信号ＤＥＣＴは論理「ロー」状態に
なりうる。第２遅延経路ＤＰ２が論理「ロー」状態の検
出信号ＤＥＣＴにより選択されうる。従って、第２内部
データストローブ信号ＰＤＳＤ１は、第１遅延経路ＤＰ
１により提供される遅延時間より短い遅延時間だけ遅延
しうる。従って、第２遅延経路ＤＰ２を介して発生する
データストローブ信号ＰＤＳＤ２は、ｔＤＱＳＳ＿ＭＩ
Ｎのケースよりもエッジが速くなる。
【００４４】本発明の例示的な実施形態において、デー
タストローブ信号ＤＳとクロック信号ＣＬＫとの相互間
の位相関係が二つのケースに分類されうる。しかし、本
発明の他の実施形態では、このような信号の位相関係は
さらに細分化されうるし、同様にデータストローブ信号
ＤＳの遅延時間もされに細分化されうる。
タストローブ信号ＤＳとクロック信号ＣＬＫとの相互間
の位相関係が二つのケースに分類されうる。しかし、本
発明の他の実施形態では、このような信号の位相関係は
さらに細分化されうるし、同様にデータストローブ信号
ＤＳの遅延時間もされに細分化されうる。
【００４５】図８は、クロック信号ＣＬＫのサイクルが
所定の臨界周期まで減少する場合（すなわち、クロック
信号ＣＬＫの周波数が所定の周波数を超える場合）にお
ける図４のデータ入力回路の動作を説明するためのタイ
ミングダイヤグラムである。
所定の臨界周期まで減少する場合（すなわち、クロック
信号ＣＬＫの周波数が所定の周波数を超える場合）にお
ける図４のデータ入力回路の動作を説明するためのタイ
ミングダイヤグラムである。
【００４６】ｔＤＱＳＳ＿ＭＩＮのケース１（ＣＡＳＥ
１）では、第１時間間隔Ｔ３は、第２内部データストロ
ーブ信号ＰＤＳＤ１のエッジと第３内部データストロー
ブ信号ＰＤＳＤ２のエッジ相互間の遅延を示す。注目す
べきことは、ストローブ信号ＤＳの位相がクロック信号
ＣＬＫの位相よりリードするケース１（ＣＡＳＥ１）の
場合、遅延時間Ｔ３は、後述するケース２（ＣＡＳＥ
２）の場合に提供されるＴ４より長くなるということで
ある。従って、第２内部データストローブ信号ＰＤＳＤ
１によりフェッチされる並列データ信号ＤＩ＿Ｆ，ＤＩ
＿Ｓの第１セットは、効果的に第２内部クロック信号Ｐ
ＣＬＫ２に同期し、有効なデータが信号ＤＩＮ＿Ｆ，Ｄ
ＩＮ＿Ｓとして発生される。
１）では、第１時間間隔Ｔ３は、第２内部データストロ
ーブ信号ＰＤＳＤ１のエッジと第３内部データストロー
ブ信号ＰＤＳＤ２のエッジ相互間の遅延を示す。注目す
べきことは、ストローブ信号ＤＳの位相がクロック信号
ＣＬＫの位相よりリードするケース１（ＣＡＳＥ１）の
場合、遅延時間Ｔ３は、後述するケース２（ＣＡＳＥ
２）の場合に提供されるＴ４より長くなるということで
ある。従って、第２内部データストローブ信号ＰＤＳＤ
１によりフェッチされる並列データ信号ＤＩ＿Ｆ，ＤＩ
＿Ｓの第１セットは、効果的に第２内部クロック信号Ｐ
ＣＬＫ２に同期し、有効なデータが信号ＤＩＮ＿Ｆ，Ｄ
ＩＮ＿Ｓとして発生される。
【００４７】ｔＤＱＳＳ＿ＭＡＸのケース２（ＣＡＳＥ
２）では、第２時間間隔Ｔ４は、第２内部データストロ
ーブ信号ＰＤＳＤ１のエッジ及び第３内部データストロ
ーブ信号ＰＤＳＤ２のエッジの相互間の遅延を示す。ス
トローブ信号ＤＳの位相がクロック信号ＣＬＫの位相よ
り遅れるケース２（ＣＡＳＥ２）の場合、前述したケー
ス１（ＣＡＳＥ１）の場合とは異なり、第２遅延回路７
００の遅延時間がより短い遅延経路ＤＰ２に設定され
る。従って、遅延時間Ｔ４は、前述したケース１（ＣＡ
ＳＥ１）の遅延時間よりも短くなる。従って、第２デー
タストローブ信号ＰＤＳＤ１によりフェッチされる並列
データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、たとえ
前記クロック信号ＣＬＫの周波数が高くなっても効果的
に第２内部クロック信号ＰＣＬＫ２に同期されうる。こ
の実施形態の場合、有効なデータがメモリ装置の同期入
力に保持されうる。
２）では、第２時間間隔Ｔ４は、第２内部データストロ
ーブ信号ＰＤＳＤ１のエッジ及び第３内部データストロ
ーブ信号ＰＤＳＤ２のエッジの相互間の遅延を示す。ス
トローブ信号ＤＳの位相がクロック信号ＣＬＫの位相よ
り遅れるケース２（ＣＡＳＥ２）の場合、前述したケー
ス１（ＣＡＳＥ１）の場合とは異なり、第２遅延回路７
００の遅延時間がより短い遅延経路ＤＰ２に設定され
る。従って、遅延時間Ｔ４は、前述したケース１（ＣＡ
ＳＥ１）の遅延時間よりも短くなる。従って、第２デー
タストローブ信号ＰＤＳＤ１によりフェッチされる並列
データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、たとえ
前記クロック信号ＣＬＫの周波数が高くなっても効果的
に第２内部クロック信号ＰＣＬＫ２に同期されうる。こ
の実施形態の場合、有効なデータがメモリ装置の同期入
力に保持されうる。
【００４８】従って、この実施形態による同期式半導体
メモリ装置のデータ入力回路は、クロック信号の周波数
に応じて入力データ信号の同期を効果的に調節すること
ができる。ここで挙げた例示的な実施形態によれば、ク
ロック信号のサイクルが小さくなる場合（すなわち、ク
ロック信号の周波数が所定の臨界値まで高くなる場
合）、相対的な位相差を調節することにより同期回路に
おけるデータ入力信号のデータのさらに正確な同期を提
供することができる。
メモリ装置のデータ入力回路は、クロック信号の周波数
に応じて入力データ信号の同期を効果的に調節すること
ができる。ここで挙げた例示的な実施形態によれば、ク
ロック信号のサイクルが小さくなる場合（すなわち、ク
ロック信号の周波数が所定の臨界値まで高くなる場
合）、相対的な位相差を調節することにより同期回路に
おけるデータ入力信号のデータのさらに正確な同期を提
供することができる。
【００４９】本発明は、図面に示された一実施形態を参
考として説明されたが、それは例示的なものに過ぎず、
本技術分野の当業者ならばそれに基づいて多様な変形及
び均等な他の実施形態を容易に導きうることを理解でき
るであろう。従って、本発明の真の技術的保護範囲は特
許請求範囲の技術的思想により決められるべきである。
考として説明されたが、それは例示的なものに過ぎず、
本技術分野の当業者ならばそれに基づいて多様な変形及
び均等な他の実施形態を容易に導きうることを理解でき
るであろう。従って、本発明の真の技術的保護範囲は特
許請求範囲の技術的思想により決められるべきである。
【００５０】
【発明の効果】本発明の同期式半導体メモリ装置のデー
タ入力回路及びデータ入力方法は、クロック信号の周波
数がクロック信号の周波数が所定の臨界値を越える場合
においても入力データ信号をクロック信号に効果的に同
期させることができる。
タ入力回路及びデータ入力方法は、クロック信号の周波
数がクロック信号の周波数が所定の臨界値を越える場合
においても入力データ信号をクロック信号に効果的に同
期させることができる。
【図１】従来の同期式半導体メモリ装置のデータ入力回
路を示すブロックダイヤグラムである。
路を示すブロックダイヤグラムである。
【図２】外部クロック信号ＣＬＫのサイクルが相対的に
大きい場合における図１のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
大きい場合における図１のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
【図３】外部クロック信号ＣＬＫのサイクルが相対的に
小さい場合における図１のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
小さい場合における図１のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
【図４】本発明の実施形態による同期式半導体メモリ装
置のデータ入力回路を示すブロックダイヤグラムであ
る。
置のデータ入力回路を示すブロックダイヤグラムであ
る。
【図５】図４のデータフェッチ回路及び同期回路を示す
回路図である。
回路図である。
【図６】図４の検出回路を示す回路図である。
【図７】図４の第２遅延回路を示す回路図である。
【図８】外部クロック信号ＣＬＫのサイクルが相対的に
小さい場合における図４のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
小さい場合における図４のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
【符号の説明】
４００ 入力回路
４１０ データバッファ
４１２ データ遅延回路
４２０ データフェッチ回路
４４０ 同期回路
４６０ ストローブ
４６２ 第１遅延回路
４７０ クロックバッファ
４７２ パルス回路
６００ 検出回路
７００ 第２遅延回路
Claims (24)
- 【請求項１】 ストローブ信号を受信して前記ストロー
ブ信号を遅延させて、第１遅延ストローブ信号を提供す
る第１遅延手段と、 前記第１遅延ストローブ信号に応答して入力データ信号
からデータをフェッチして第１入力データ信号を発生す
るフェッチ回路と、 前記ストローブ信号とクロック信号との相対的位相差を
検出する検出手段と、 前記第１遅延ストローブ信号を受信して、前記検出手段
により検出された相対的位相差に応じて調節された遅延
時間だけ前記第１遅延ストローブ信号をさらに遅延させ
て第２遅延ストローブ信号を発生する第２遅延手段と、 前記第２遅延ストローブ信号に応答して前記第１入力デ
ータ信号からデータをフェッチして第２データ信号を発
生するデータ入力同期手段とを備えることを特徴とする
同期式半導体メモリ装置の回路。 - 【請求項２】 前記データ入力同期手段は、 前記第２遅延ストローブ信号に応答して前記第２データ
信号を発生する第１同期部と、 前記クロック信号に応答して前記第２データ信号からデ
ータをフェッチして、その結果として生じるデータ信号
を発生する第２同期部とを備えることを特徴とする請求
項１に記載の同期式半導体メモリ装置の回路。 - 【請求項３】 前記検出手段は、前記ストローブ信号の
位相が前記クロック信号の位相より進んでいるか、遅れ
ているかを決定することを特徴とする請求項２に記載の
同期式半導体メモリ装置の回路。 - 【請求項４】 前記第２遅延手段は、 前記クロック信号の位相よりも前記ストローブ信号の位
相が進んでいるとの前記検出手段による決定に応じて前
記第２遅延手段の遅延時間を第１遅延時間と設定し、 前記クロック信号の位相よりも前記ストローブ信号の位
相が遅れているとの前記検出手段による決定に応じて前
記第２遅延手段の遅延時間を第２遅延時間と設定するこ
とを特徴とする請求項３に記載の同期式半導体メモリ装
置の回路。 - 【請求項５】 前記検出手段は、前記ストローブ信号と
前記クロック信号との相対的位相差が前記クロック信号
のサイクルの１／４であることまで検出できることを特
徴とする請求項４に記載の同期式半導体メモリ装置の回
路。 - 【請求項６】 前記第２遅延手段は、前記第１遅延時間
を前記第２の遅延時間より長く設定することを特徴とす
る請求項５に記載の同期式半導体メモリ装置の回路。 - 【請求項７】 前記同期式半導体メモリ装置の回路は、 前記クロック信号の遷移に応答してパルスを発生するパ
ルス回路をさらに備え、 前記パルス回路により発生されたパルスに応答して、前
記データ入力同期手段の第２同期部が前記第２データ信
号からデータフェッチを行うことを特徴とする請求項２
に記載の同期式半導体メモリ装置の回路。 - 【請求項８】 データ信号を遅延させるデータ遅延回路
と、 ストローブ信号を遅延させて第１遅延ストローブ信号を
発生する第１遅延回路と、 前記ストローブ信号の位相が前記クロック信号の位相よ
り進んでいるか、遅れているかを検出する検出回路と、 前記第１遅延回路が発生する前記第１遅延ストローブ信
号に応答して、前記データ遅延回路により遅延されたデ
ータ信号からデータをフェッチして、最初に同期化され
たデータ信号を発生するデータフェッチ回路と、 前記第１遅延回路が発生する前記第１遅延ストローブ信
号を受信し、前記検出回路による検出結果に応じた遅延
時間だけ前記第１遅延ストローブ信号をさらに遅延させ
て第２遅延ストローブ信号を発生する第２遅延回路と、 前記最初に同期化されたデータ信号を前記第２遅延スト
ローブ信号に同期させ、二番目に同期化されたデータ信
号を発生する同期回路とを備えることを特徴とする同期
式半導体メモリ装置のデータ入力回路。 - 【請求項９】 前記同期回路は、 前記第２遅延ストローブ信号に応答して、前記最初に同
期化されたデータ信号からデータをフェッチして前記二
番目に同期化されたデータ信号を発生し、 前記二番目に同期化されたデータ信号を前記クロック信
号により同期させ、同期されたデータ信号の出力を発生
することを特徴とする請求項８に記載の同期式半導体メ
モリ装置のデータ入力回路。 - 【請求項１０】 前記同期式半導体メモリ装置のデータ
入力回路は、 前記クロック信号の遷移に応答してパルスを発生するパ
ルス回路をさらに備え、 前記パルス回路により発生されたパルスに応答して、前
記同期回路は、前記二番目に同期化されたデータ信号か
らデータをフェッチすることにより、前記クロック信号
による前記の更なる同期化を行うことを特徴とする請求
項９に記載の同期式半導体メモリ装置のデータ入力回
路。 - 【請求項１１】 前記データフェッチ回路は、前記第１
遅延ストローブ信号に応答して前記データ信号から前記
データの他に相補データもフェッチして前記データ信号
の他に相補データ信号も発生し、発生した前記データ信
号と前記相補データ信号とを最初に同期化された並列デ
ータ信号の第１セットとして提供し、 前記同期回路は、前記最初に同期化された並列データ信
号の第１セットを前記第２遅延ストローブ信号に同期さ
せ、二番目に同期化された並列データ信号の第２セット
を発生することを特徴とする請求項８に記載の同期式半
導体メモリ装置のデータ入力回路。 - 【請求項１２】 前記同期式半導体メモリ装置のデータ
入力回路は、 前記データ遅延回路により遅延されるべき前記データ信
号をバッファリングするデータバッファと、 前記第１遅延回路により遅延されるべきストローブ信号
をバッファリングするストローブバッファと、 前記検出回路により使われるべきクロック信号をバッフ
ァリングするクロックバッファとをさらに備えることを
特徴とする請求項８に記載の同期式半導体メモリ装置の
データ入力回路。 - 【請求項１３】 前記検出回路は、 前記ストローブ信号と前記クロック信号との位相差が前
記クロック信号の１／４サイクルであることまで検出で
きることを特徴とする請求項１０に記載の同期式半導体
メモリ装置のデータ入力回路。 - 【請求項１４】 前記検出回路は、 前記ストローブ信号の位相が前記クロック信号の位相よ
り進んでいる場合に第１論理値の検出信号を出力し、 前記ストローブ信号の位相が前記クロック信号の位相よ
り遅れている場合に第２論理値の検出信号を出力するこ
とを特徴とする請求項１３に記載の同期式半導体メモリ
装置のデータ入力回路。 - 【請求項１５】 前記検出回路は、 前記ストローブ信号に応答して前記クロック信号を伝送
する第１伝送手段と、 前記第１伝送手段により伝送された前記クロック信号を
ラッチする第１ラッチ手段と、 前記ストローブ信号のもう一つの位相に応答して、前記
第１ラッチ手段によりラッチされたクロック信号を伝送
する第２伝送手段と、 前記第２伝送手段により伝送されたクロック信号をラッ
チする第２ラッチ手段と、 前記第２ラッチ手段にラッチされたクロック信号及びラ
イト信号の論理積を演算し、前記検出信号を発生するＡ
ＮＤ回路とを備えることを特徴とする請求項１４に記載
の同期式半導体メモリ装置のデータ入力回路。 - 【請求項１６】 前記第１伝送手段及び第２伝送手段の
それぞれは、 伝送ゲートを備えることを特徴とする請求項１５に記載
の同期式半導体メモリ装置のデータ入力回路。 - 【請求項１７】 前記第１ラッチ手段及び第２ラッチ手
段のそれぞれは、 クロスカップルされたインバータを備えることを特徴と
する請求項１６に記載の同期式半導体メモリ装置のデー
タ入力回路。 - 【請求項１８】 前記第２遅延回路は、 前記検出信号の第１状態に応答して、前記遅延されたス
トローブ信号を第１遅延時間だけ遅延させる第１遅延経
路と、 前記検出信号の第２状態に応答して、前記遅延されたス
トローブ信号を第２遅延時間だけ遅延させる第２遅延経
路とを備えることを特徴とする請求項８に記載の同期式
半導体メモリ装置のデータ入力回路。 - 【請求項１９】 前記第１遅延経路の遅延時間はｍ前記
第２遅延経路の遅延時間より長いことを特徴とする請求
項１８に記載の同期式半導体メモリ装置のデータ入力回
路。 - 【請求項２０】 前記第１遅延経路は第１個数の直列に
カップルされたインバータを備え、前記第２遅延経路は
第２個数の直列にカップルされたインバータを備え、前
記第２個数は前記第１個数より少ないことを特徴とする
請求項１９に記載の同期式半導体メモリ装置のデータ入
力回路。 - 【請求項２１】 前記第２遅延回路は、 前記検出信号の反転信号とインバータチェーンによって
さらに遅延された前記第１遅延ストローブ信号との論理
積演算を行う第１論理積ゲートと、 前記検出信号と前記インバータチェーンによってさらに
遅延された前記第１遅延ストローブ信号との論理積演算
を行う第２論理積ゲートと、 所定の時間だけ遅延された前記第１論理積ゲートの出力
信号または第２論理積ゲートの出力信号を選択的に出力
する論理回路とを備えることを特徴とする請求項８に記
載の同期式半導体メモリ装置のデータ入力回路。 - 【請求項２２】 ストローブ信号の位相がクロック信号
の位相より進んでいるか、遅れているかを検出する検出
段階と、 前記検出段階で前記ストローブ信号の位相が前記クロッ
ク信号の位相より進んでいると判断される場合に前記ス
トローブ信号を第１遅延時間だけ遅延させ、前記検出段
階で前記ストローブ信号の位相が前記クロック信号の位
相より遅れていると判断される場合に前記ストローブ信
号を第２遅延時間だけ遅延させる遅延段階と、 前記遅延段階で遅延されたストローブ信号の遷移に応答
して、前記ストローブ信号に従って既にフェッチされた
データ信号をクロック信号に同期させる同期段階とを備
えることを特徴とする同期式半導体メモリ装置のデータ
入力法。 - 【請求項２３】 前記検出段階では、 前記ストローブ信号と前記クロック信号との相互間の位
相差が前記クロック信号のサイクルの１／４であること
まで決定することを特徴とする請求項２２に記載の同期
式半導体メモリ装置のデータ入力法。 - 【請求項２４】 前記ストローブ信号の第１遅延時間
は、前記第２遅延時間より長いことを特徴とする請求項
２３に記載の同期式半導体メモリ装置のデータ入力法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR10-2001-0068840A KR100403635B1 (ko) | 2001-11-06 | 2001-11-06 | 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법 |
| KR2001-068840 | 2001-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19715742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002321516A Expired - Fee Related JP4040953B2 (ja) | 2001-11-06 | 2002-11-05 | 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 |
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| JP (1) | JP4040953B2 (ja) |
| KR (1) | KR100403635B1 (ja) |
| DE (1) | DE10252492B4 (ja) |
| IT (1) | ITMI20022327A1 (ja) |
| TW (1) | TWI239014B (ja) |
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