KR20220046104A - 듀티 보정 장치 및 방법, 이를 이용하는 반도체 장치 - Google Patents
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Abstract
듀티 보정 장치는 글로벌 듀티 보정 회로 및 로컬 듀티 보정 회로를 포함할 수 있다. 글로벌 듀티 보정 회로는 로컬 보정 신호에 기초하여 제 1 클럭 신호 및 제 2 클럭 신호에 대한 글로벌 듀티 보정 동작을 수행할 수 있다. 상기 로컬 듀티 보정 회로는 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 로컬 듀티 보정 동작을 수행하며, 로컬 듀티 보정 동작의 횟수가 임계 값에 도달했을 때, 상기 로컬 보정 신호를 인에이블시킬 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 듀티 보정 장치 및 방법, 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 상기 클럭 신호에 동기하여 데이터를 다른 반도체 장치로 전송하거나 상기 클럭 신호에 동기하여 다른 반도체 장치로부터 전송된 데이터를 수신할 수 있다. 반도체 장치들은 내부 회로를 통해 클럭 신호와 데이터의 타이밍을 동기시키고 있지만, 트랜지스터의 공정 변동 및 스큐에 따라 클럭 신호와 데이터의 위상이 틀어지는 경우가 발생될 수 있다. 클럭 신호와 데이터의 위상이 틀어지는 경우, 데이터 유효 윈도우 (vaild window) 또는 듀레이션 (duration)이 감소되어 반도체 장치의 정확한 데이터 통신을 어렵게 할 수 있다. 따라서, 반도체 장치들은 데이터와 클럭 신호 사이의 위상 스큐를 보상하기 위해 듀티 보정 회로를 구비하고 있다.
본 발명의 실시예는 로컬 듀티 보정 회로와 글로벌 듀티 보정 회로를 구비하고, 로컬 듀티 보정 회로가 임계 횟수만큼 로컬 듀티 보정 동작을 수행했을 때 글로벌 듀티 보정 회로를 통해 글로벌 듀티 보정 동작을 수행하는 듀티 보정 장치 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예는 복수의 출력 회로가 각각 로컬 듀티 보정 동작을 수행하고, 상기 출력 회로의 로컬 듀티 보정 동작 결과에 따라 클럭 신호의 위상 및/또는 듀티 비를 보정하는 글로벌 듀티 보정 동작을 수행할 수 있는 듀티 보정 장치 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 듀티 보정 장치는 내부 클럭 신호에 기초하여 적어도 제 1 클럭 신호 및 제 2 클럭 신호를 출력하고, 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 클럭 신호 중 적어도 하나의 출력 타이밍을 조절하는 글로벌 듀티 보정 동작을 수행하는 글로벌 듀티 보정 회로; 및 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 제 1 및 제 2 클럭 신호에 각각 동기된 제 1 정렬 신호 및 제 2 정렬 신호 중 적어도 하나를 가변 지연시켜 로컬 듀티 보정 동작을 수행하고, 상기 로컬 듀티 보정 동작 횟수를 카운팅하여 상기 로컬 보정 신호를 생성하는 로컬 듀티 보정 회로를 포함할 수 있다.
본 발명의 실시예에 따른 듀티 보정 방법은 로컬 듀티 보정 회로에 의해 제 1 클럭 신호 및 제 2 클럭 신호의 위상을 감지하여 상기 제 1 및 제 2 클럭 신호에 각각 동기된 제 1 정렬 신호 및 제 2 정렬 신호를 가변 지연시켜 로컬 듀티 보정 동작을 수행하는 단계; 상기 로컬 듀티 보정 회로에 의해 상기 로컬 듀티 보정 동작이 수행된 횟수가 임계 값에 도달했을 때 로컬 보정 신호를 글로벌 듀티 보정 회로로 제공하는 단계; 및 상기 글로벌 듀티 보정 회로에 의해 상기 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 클럭 신호에 대한 글로벌 듀티 보정 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기준 클럭 신호에 대한 지연 고정 동작을 수행하여 지연 클럭 신호를 생성하는 클럭 생성 회로; 상기 지연 클럭 신호에 기초하여 적어도 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 적어도 제 1 로컬 보정 신호 및 제 2 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 클럭 신호 중 적어도 하나의 출력 타이밍을 조절하는 클럭 분배 네트워크; 복수의 제 1 데이터 신호를 상기 제 1 및 제 2 클럭 신호에 동기시켜 복수의 제 1 정렬 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 복수의 제 1 정렬 신호 중 적어도 하나를 가변 지연시켜며, 상기 복수의 제 1 정렬 신호 중 적어도 하나를 가변 지연시킨 횟수를 카운팅하여 상기 제 1 로컬 보정 신호를 생성하는 제 1 출력 회로; 및 복수의 제 2 데이터 신호를 상기 제 1 및 제 2 클럭 신호에 동기시켜 복수의 제 2 정렬 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 복수의 제 2 정렬 신호 중 적어도 하나를 가변 지연시켜며, 상기 복수의 제 2 정렬 신호 중 적어도 하나를 가변 지연시킨 횟수를 카운팅하여 상기 제 2 로컬 보정 신호를 생성하는 제 2 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 내부 클럭 신호에 기초하여 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호와 관련된 복수의 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 1 및 제 2 클럭 신호에 대해 글로벌 듀티 보정 동작을 수행하는 글로벌 듀티 보정 회로; 및 상기 제 1 및 제 2 클럭 신호에 동기하여 복수의 출력 데이터를 각각 출력하고, 상기 제 1 및 제 2 클럭 신호에 위상을 감지하여 상기 복수의 출력 데이터가 출력되는 시점을 각각 조절하며, 상기 복수의 출력 데이터가 출력되는 시점이 조절된 횟수가 임계 값에 도달했을 때 상기 복수의 로컬 보정 신호를 각각 인에이블시키는 복수의 로컬 듀티 보정 회로를 포함할 수 있다.
본 발명의 실시 예는 듀티 보정 동작의 효율을 증가시켜 반도체 장치의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 듀티 보정 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 듀티 보정 장치의 동작을 보여주는 흐름도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 제 1 출력 회로의 구성을 보여주는 도면이다.
도 5는 도 4에 도시된 데이터 보정 회로의 구성을 보여주는 도면이다.
도 6은 도 3에 도시된 클럭 분배 네트워크의 구성을 보여주는 도면이다.
도 7은 도 6에 도시된 가변 지연 회로의 구성을 보여주는 도면이다.
도 8은 도 6에 도시된 글로벌 듀티 제어 회로의 구성을 보여주는 도면이다.
도 9는 도 8에 도시된 듀티 제어 신호 생성 회로의 구성을 보여주는 도면이다.
도 10은 도 8에 도시된 리셋 신호 생성 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 듀티 보정 장치의 동작을 보여주는 흐름도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 제 1 출력 회로의 구성을 보여주는 도면이다.
도 5는 도 4에 도시된 데이터 보정 회로의 구성을 보여주는 도면이다.
도 6은 도 3에 도시된 클럭 분배 네트워크의 구성을 보여주는 도면이다.
도 7은 도 6에 도시된 가변 지연 회로의 구성을 보여주는 도면이다.
도 8은 도 6에 도시된 글로벌 듀티 제어 회로의 구성을 보여주는 도면이다.
도 9는 도 8에 도시된 듀티 제어 신호 생성 회로의 구성을 보여주는 도면이다.
도 10은 도 8에 도시된 리셋 신호 생성 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 듀티 보정 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 듀티 보정 장치(100)는 클럭 신호의 위상 및/또는 듀티 비 변화를 보상하는 듀티 보정 동작을 수행할 수 있다. 상기 듀티 보정 장치(100)는 글로벌 듀티 보정 회로(110) 및 로컬 듀티 보정 회로(120)를 포함할 수 있다. 상기 글로벌 듀티 보정 회로(110)는 글로벌 듀티 보정 동작을 수행할 수 있고, 상기 로컬 듀티 보정 회로(120)는 로컬 듀티 보정 동작을 수행할 수 있다. 상기 듀티 보정 장치(100)는 상기 로컬 듀티 보정 회로(120)를 통해 상기 로컬 듀티 보정 동작을 우선적으로 수행하고, 상기 로컬 듀티 보정 동작의 횟수가 임계 값에 도달하면 상기 글로벌 듀티 보정 회로(110)를 통해 상기 글로벌 듀티 보정 동작이 수행되도록 할 수 있다. 상기 글로벌 듀티 보정 동작이 수행되면, 상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작과 관련된 정보를 초기화시킬 수 있다.
상기 글로벌 듀티 보정 회로(110)는 내부 클럭 신호를 수신하여 적어도 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)를 출력할 수 있다. 상기 내부 클럭 신호는 제 1 내부 클럭 신호(ICLK1) 및 제 2 내부 클럭 신호(ICLK2)를 포함할 수 있다. 도 1에서, 상기 글로벌 듀티 보정 회로(110)로 입력되는 내부 클럭 신호의 개수가 2개이고, 상기 글로벌 듀티 보정 회로(110)로부터 출력되는 클럭 신호가 2개인 것을 예시하였지만, 상기 내부 클럭 신호 및 상기 클럭 신호의 개수를 한정하려는 것은 아니며, 상기 내부 클럭 신호 및 상기 클럭 신호의 개수는 1개일 수도 있고, 3개 이상일 수도 있다. 상기 제 1 및 제 2 내부 클럭 신호(ICLK1, ICLK2)는 단위 위상 차이를 가질 수 있다. 상기 단위 위상 차이는 상기 제 1 내부 클럭 신호(ICLK1) 또는 상기 제 2 내부 클럭 신호(ICLK2)의 1/4주기에 대응할 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)도 단위 위상 차이를 가질 수 있다. 상기 단위 위상 차이는 상기 제 1 클럭 신호(CLK1) 또는 상기 제 2 클럭 신호(CLK2)의 1/4주기에 대응할 수 있다. 상기 글로벌 듀티 보정 회로(110)는 상기 로컬 듀티 보정 회로(120)로부터 로컬 보정 신호(LCF<1:2>)를 수신할 수 있다. 상기 로컬 보정 신호(LCF<1:2>)는 상기 제 1 클럭 신호(CLK1)에 대한 듀티 보정 정보와 상기 제 2 클럭 신호(CLK2)에 대한 듀티 보정 정보를 포함할 수 있다. 예를 들어, 상기 로컬 보정 신호의 제 1 비트(LCF<1>)는 상기 제 1 클럭 신호(CLK1)에 대한 듀티 보정 정보에 대응할 수 있고, 상기 로컬 보정 신호의 제 2 비트(LCF<2>)는 상기 제 2 클럭 신호(CLK2)에 대한 듀티 보정 정보에 대응할 수 있다. 상기 글로벌 듀티 보정 회로(110)는 상기 로컬 보정 신호(LCF<1:2>)에 기초하여 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2) 중 적어도 하나의 출력 타이밍을 조절할 수 있다. 상기 글로벌 듀티 보정 회로는(110) 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 출력 타이밍을 조절하기 위해 상기 제 1 및 제 2 내부 클럭 신호(CLK1, CLK2) 중 적어도 하나를 가변 지연시켜 상기 글로벌 듀티 보정 동작을 수행할 수 있다. 상기 글로벌 듀티 보정 회로(110)는 상기 글로벌 듀티 보정 동작을 수행한 후, 리셋 신호(RST)를 생성할 수 있다.
상기 로컬 듀티 보정 회로(120)는 상기 글로벌 듀티 보정 회로(110)로부터 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 수신하고, 제 1 정렬 신호(AS1) 및 제 2 정렬 신호(AS2)를 수신할 수 있다. 상기 제 1 정렬 신호(AS1)는 상기 제 1 클럭 신호(CLK1)에 동기된 신호일 수 있고, 상기 제 2 정렬 신호(AS2)는 상기 제 2 클럭 신호(CLK2)에 동기된 신호일 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 위상을 감지하여 상기 제 1 및 제 2 정렬 신호(AS1, AS2) 중 적어도 하나를 가변 지연시켜 상기 로컬 듀티 보정 동작을 수행할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 제 1 및 제 2 정렬 신호(AS1, AS2) 중 적어도 하나를 가변 지연시켜 출력 신호(OUT<1:2>)를 생성할 수 있다. 상기 제 1 및 제 2 정렬 신호(AS1, AS2)는 순차적으로 상기 출력 신호(OUT<1:2>)로서 출력될 수 있다.
상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작이 수행된 횟수를 카운팅하여 상기 로컬 보정 신호(LCF<1:2>)를 생성할 수 있다. 상기 로컬 듀티 보정 동작이 수행된 횟수는 상기 제 1 및 제 2 정렬 신호(AS1, AS2) 중 적어도 하나가 가변 지연되는 횟수에 대응할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작이 수행된 횟수가 임계 값에 도달했을 때 상기 로컬 보정 신호(LCF<1:2>)를 인에이블시킬 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 제 1 정렬 신호(AS1)에 대해 로컬 듀티 보정 동작이 수행된 횟수와 상기 제 2 정렬 신호(AS2)에 대해 로컬 듀티 보정 동작이 수행된 횟수를 독립적으로 카운팅할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 제 1 정렬 신호(AS1)에 대해 로컬 듀티 보정 동작이 수행된 횟수가 상기 임계 값에 도달하면 상기 로컬 보정 신호의 제 1 비트(LCF<1>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 제 2 정렬 신호(AS2)에 대한 로컬 듀티 보정 동작이 수행된 횟수가 상기 임계 값에 도달하면 상기 로컬 보정 신호의 제 2 비트(LCF<2>)를 로직 하이 레벨로 천이시킬 수 있다. 후술되겠지만, 상기 로컬 듀티 보정 회로(120)는 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 위상을 비교하여 위상 보정 신호를 생성하고, 상기 위상 보정 신호의 생성 횟수를 카운팅하여 상기 로컬 보정 신호(LCF<1:2>)를 생성할 수 있다.
상기 로컬 듀티 보정 회로(120)는 상기 글로벌 듀티 보정 회로(110)로부터 상기 리셋 신호(RST)를 수신할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 리셋 신호(RST)에 기초하여 상기 로컬 보정 신호(LCF<1:2>)를 초기화시킬 수 있다. 예를 들어, 상기 로컬 듀티 보정 회로(120)는 상기 로컬 보정 신호의 제 1 및 제 2 비트(LCF<1:2>)를 로직 로우 레벨로 초기화시킬 수 있다.
도 2는 본 발명의 실시예에 따른 듀티 보정 장치의 동작을 보여주는 도면이다. 도 1 및 도 2를 참조하면, 상기 로컬 보정 신호(LCF<1:2>)가 인에이블되기 전에 상기 글로벌 듀티 보정 회로(110)는 글로벌 듀티 보정 동작을 수행하지 않으며, 상기 제 1 내부 클럭 신호(ICLK1)를 상기 제 1 클럭 신호(CLK1)로 출력하고, 상기 제 2 내부 클럭 신호(ICLK2)를 상기 제 2 클럭 신호(CLK2)로 출력할 수 있다. 예를 들어, 상기 글로벌 듀티 보정 회로(110)는 상기 제 1 및 제 2 내부 클럭 신호(ICLK1, ICLK2)를 동일한 시간만큼 지연시켜 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 생성할 수 있다. 상기 글로벌 듀티 보정 회로(110)는 상기 제 1 및 제 2 내부 클럭 신호(ICLK1, ICLK2)를 기준 시간만큼 지연시켜 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 생성할 수 있다. S21에서, 상기 로컬 듀티 보정 회로(120)는 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 위상 및/또는 듀티 비를 감지할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 듀티 비를 비교함으로써 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2) 사이의 위상 차이를 감지할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 위상 감지 결과에 따라 상기 제 1 및 제 2 정렬 신호(AS1, AS2)를 가변 지연시킬 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)는 이상적으로 50:50의 듀티비를 가질 수 있다. 50:50의 듀티 비는 클럭 신호의 하이 레벨 구간과 로우 레벨의 구간이 동일한 것을 의미할 수 있다. 예를 들어, 상기 제 2 클럭 신호(CLK2)의 듀티 비가 60:40이라면, 상기 제 1 클럭 신호(CLK1)와 상기 제 2 클럭 신호(CLK2) 사이의 위상 차이가 상기 단위 위상 차이보다 작아진 것일 수 있고, 상기 제 2 클럭 신호(CLK2)의 위상이 빨라진 것으로 판단될 수 있다. 상기 제 1 클럭 신호(CLK1)에 동기된 제 1 정렬 신호(AS1)와 상기 제 2 클럭 신호(CLK2)에 동기된 제 2 정렬 신호(AS2)의 위상 차이는 단위 위상 차이보다 작아질 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 위상 감지 결과에 따라 상기 제 2 클럭 신호(CLK2)에 동기된 상기 제 2 정렬 신호(AS2)가 지연되는 시간을 증가시킬 수 있다. 따라서, 상기 로컬 듀티 보정 회로(120)로부터 출력되는 상기 출력 신호(OUT<1:2>)의 듀레이션은 일정해질 수 있다. 즉, 상기 제 1 정렬 신호(AS1)에 대응하는 상기 출력 신호(OUT<1>)의 듀레이션과 상기 제 2 정렬 신호(AS2)에 대응하는 상기 출력 신호(OUT<2>)의 듀테이션은 실질적으로 동일해질 수 있다.
S22에서, 상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작이 수행된 횟수가 임계 값에 도달했는지 여부를 판단할 수 있다. 예를 들어, 상기 로컬 듀티 보정 회로(120)는 동일한 위상 감지 결과가 임계 값에 대응하는 횟수만큼 생성되었는지 여부에 따라 상기 로컬 듀티 보정 횟수가 상기 임계 값에 도달했는지 여부를 판단할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 동일한 위상 감지 결과의 생성 횟수를 카운팅하여 상기 로컬 보정 신호(LCF<1:2>)를 인에이블시킬 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작이 수행된 횟수가 상기 임계 값에 도달하지 않았을 때 S21 단계를 다시 수행하여 로컬 듀티 보정 동작을 수행할 수 있다. 상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작이 수행된 횟수가 상기 임계 값에 도달하면, S23 단계에서, 상기 로컬 보정 신호(LCF<1:2>)를 상기 글로벌 듀티 보정 회로(110)로 제공할 수 있다.
S24에서, 상기 글로벌 듀티 보정 회로(110)는 상기 로컬 보정 신호(LCF<1:2>)에 기초하여 상기 글로벌 듀티 보정 동작을 수행할 수 있다. 상기 글로벌 듀티 보정 회로(110)는 상기 로컬 보정 신호(LCF<1:2>)에 기초하여 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2) 중 적어도 하나의 출력 타이밍을 변화시킬 수 있다. 예를 들어, 상기 로컬 보정 신호의 제 1 비트(LCF<1>)가 로직 로우 레벨이고, 상기 로컬 보정 신호의 제 2 비트(LCF<2>)가 로직 하이 레벨일 때, 상기 글로벌 듀티 보정 회로(110)는 상기 제 1 클럭 신호(CLK1)를 상기 기준 시간만큼 지연시키고, 상기 제 2 클럭 신호(CLK)의 지연 시간을 증가시킬 수 있다. 상기 로컬 보정 신호의 제 2 비트(LCF<2>)는 상기 제 2 클럭 신호(CLK2)의 위상이 빠른 것이 임계 값 이상의 횟수만큼 감지되었을 때 로직 하이 레벨로 천이되므로, 상기 글로벌 듀티 보정 회로(120)는 상기 제 2 내부 클럭 신호(ICLK2)가 지연되는 시간을 증가시켜 상기 제 2 클럭 신호(CLK2)가 출력되는 시점을 늦출 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)가 단위 위상 차이를 갖도록 듀티 보정 동작을 수행할 수 있다.
S25에서, 상기 글로벌 듀티 보정 회로(110)는 상기 글로벌 듀티 보정 동작을 수행한 후 리셋 신호(RST)를 생성할 수 있다. 상기 로컬 듀티 보정 회로(110)는 상기 리셋 신호(RST)에 기초하여 상기 로컬 보정 신호(LCF<1:2>)를 초기화시킬 수 있다. 상기 로컬 보정 신호(LCF<1:2>)가 초기화된 후, S21로 돌아가서, 상기 로컬 듀티 보정 회로(120)는 상기 로컬 듀티 보정 동작을 수행하기 위해 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 위상을 다시 감지할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(300)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 반도체 장치(300)는 클럭 생성 회로(310), 클럭 분배 네트워크(320) 및 복수의 출력 회로(330-1, 330-2, 330-n, n은 3 이상의 정수)를 포함할 수 있다. 상기 클럭 생성 회로(310)는 기준 클럭 신호(RCLK)를 수신하여 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 클럭 생성 회로(310)는 상기 지연 클럭 신호(CLKD)와 상보 신호(CLKDB)를 함께 생성할 수 있다. 상기 상보 신호(CLKDB)는 상기 지연 클럭 신호(CLKD)와 반대되는 위상을 가질 수 있다. 상기 클럭 생성 회로(310)는 상기 기준 클럭 신호(RCLK)에 대한 지연 고정 동작을 수행하여 상기 지연 클럭 신호(CLKD) 및 상기 상보 신호(CLKDB)를 생성할 수 있다. 상기 클럭 생성 회로(310)는 지연 고정 동작을 수행할 수 있는 공지된 어떠한 지연 고정 루프 회로를 포함할 수 있다.
상기 클럭 분배 네트워크(320)는 상기 지연 클럭 신호(CLKD)를 수신하여 복수의 클럭 신호를 출력할 수 있다. 상기 클럭 분배 네트워크(320)는 상기 복수의 클럭 신호를 복수의 출력 회로(330-1, 330-2, 330-n)로 전송할 수 있다. 상기 클럭 분배 네트워크(320)는 상기 지연 클럭 신호(CLKD)의 주파수를 분주하여 복수의 분주 클럭 신호를 생성하고, 상기 복수의 분주 클럭 신호를 지연시켜 상기 복수의 클럭 신호를 출력할 수 있다. 상기 복수의 클럭 신호는 적어도 2개일 수 있다. 도 3에서, 상기 복수의 클럭 신호는 4개인 것을 예시하였으나, 상기 복수의 클럭 신호는 4개보다 적을 수도 있고 4개보다 많을 수도 있다. 상기 클럭 분배 네트워크(320)는 제 1 클럭 신호(CLK1), 제 2 클럭 신호(CLK2), 제 3 클럭 신호(CLK3) 및 제 4 클럭 신호(CLK4)를 상기 복수의 출력 회로(330-1, 330-2, 330-n)로 전송할 수 있다. 상기 클럭 분배 네트워크(320)는 상기 복수의 출력 회로로부터 제공되는 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)에 기초하여 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4) 중 적어도 하나를 가변 지연시킬 수 있다.
상기 클럭 분배 네트워크(320)는 글로벌 듀티 보정 회로(321)를 포함할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 로컬 보정 신호(LCF1<1:4>), 제 2 로컬 보정 신호(LCF2<1:4>) 및 제 n 로컬 보정 신호(LCKn<1:4>)에 기초하여 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4) 중 적어도 하나가 출력되는 시점을 조절하여 글로벌 듀티 보정 동작을 수행할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중 상기 제 1 클럭 신호(CLK1)와 관련된 로컬 보정 신호에 기초하여 상기 제 1 클럭 신호(CLK1)가 출력되는 시점을 조절할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호 중(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)에서 상기 제 1 클럭 신호(CLK1)와 관련된 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 1 클럭 신호(CLK1)가 출력되는 시점을 변화시킬 수 있다. 예를 들어, 상기 제 1 내지 제 n 로컬 보정 신호의 제 1 비트(LCF1<1>, LCF2<1>, LCFn<1>)는 상기 제 1 클럭 신호(CLK1)와 관련된 듀티 보정 정보를 포함할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 1 비트(LCF1<1>, LCF2<1>, LCFn<1>)의 과반이 로직 하이 레벨일 때 상기 제 1 클럭 신호(CLK1)가 출력되는 시점을 변화시킬 수 있다.
상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중 상기 제 2 클럭 신호(CLK2)와 관련된 로컬 보정 신호에 기초하여 상기 제 2 클럭 신호(CLK2)가 출력되는 시점을 조절할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중에서 상기 제 2 클럭 신호(CLK2)와 관련된 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 2 클럭 신호(CLK2)가 출력되는 시점을 변화시킬 수 있다. 예를 들어, 상기 제 1 내지 제 n 로컬 보정 신호의 제 2 비트(LCF1<2>, LCF2<2>, LCFn<2>)는 상기 제 2 클럭 신호(CLK2)와 관련된 듀티 보정 정보를 포함할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 2 비트(LCF1<2>, LCF2<2>, LCFn<2>)의 과반이 로직 하이 레벨일 때 상기 제 2 클럭 신호(CLK2)가 출력되는 시점을 변화시킬 수 있다.
상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중 상기 제 3 클럭 신호(CLK3)와 관련된 로컬 보정 신호에 기초하여 상기 제 3 클럭 신호(CLK3)가 출력되는 시점을 조절할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중에서 상기 제 3 클럭 신호(CLK3)와 관련된 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 3 클럭 신호(CLK3)가 출력되는 시점을 변화시킬 수 있다. 예를 들어, 상기 제 1 내지 제 n 로컬 보정 신호의 제 3 비트(LCF1<3>, LCF2<3>, LCFn<3>)는 상기 제 3 클럭 신호(CLK3)와 관련된 듀티 보정 정보를 포함할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 3 비트(LCF1<3>, LCF2<3>, LCFn<3>)의 과반이 로직 하이 레벨일 때 상기 제 3 클럭 신호(CLK3)가 출력되는 시점을 변화시킬 수 있다.
상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중 상기 제 4 클럭 신호(CLK4)와 관련된 로컬 보정 신호에 기초하여 상기 제 4 클럭 신호(CLK4)가 출력되는 시점을 조절할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>) 중에서 상기 제 4 클럭 신호(CLK4)와 관련된 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 4 클럭 신호(CLK4)가 출력되는 시점을 변화시킬 수 있다. 예를 들어, 상기 제 1 내지 제 n 로컬 보정 신호의 제 4 비트(LCF1<4>, LCF2<4>, LCFn<4>)는 상기 제 4 클럭 신호(CLK4)와 관련된 듀티 보정 정보를 포함할 수 있다. 상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 4 비트(LCF1<4>, LCF2<4>, LCFn<4>)의 과반이 로직 하이 레벨일 때 상기 제 4 클럭 신호(CLK4)가 출력되는 시점을 변화시킬 수 있다.
상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)에 기초하여 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 출력 시점을 조절한 후, 리셋 신호(RST)를 생성할 수 있다. 상기 리셋 신호(RST)는 후술되는 것과 같이 상기 복수의 출력 회로(330-1, 330-2, 330-n)에 구비되는 로컬 듀티 보정 회로(331-1, 331-2, 331-n)로 각각 제공될 수 있다.
상기 복수의 출력 회로(330-1, 330-2, 330-n)는 데이터를 출력하는 데이터 출력 회로일 수 있다. 도 2에서, 상기 복수의 출력 회로는 제 1 출력 회로(330-1), 제 2 출력 회로(330-2) 및 제 n 출력 회로(330-n)를 포함할 수 있다. 상기 제 1 출력 회로(330-1)는 복수의 제 1 데이터 신호(D1<1:m>), 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 수신하여 제 1 출력 데이터(DQ1<1:m>)를 생성할 수 있다. 상기 복수의 제 1 데이터 신호(D1<1:m>)는 m 개일 수 있고, m 은 2 이상의 정수일 수 있다. 상기 제 1 출력 회로(330-1)는 상기 복수의 제 1 데이터 신호(D1<1:m>)를 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)에 순차적으로 동기시켜 복수의 제 1 정렬 데이터 신호를 생성할 수 있다. 상기 제 1 출력 회로(330-1)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상을 감지하여 상기 제 1 출력 데이터(DQ1<1:m>)가 출력되는 타이밍을 조절할 수 있다. 상기 제 1 출력 회로(330-1)는 상기 제 1 출력 데이터(DQ1<1:n>)가 출력되는 타이밍이 조절된 횟수에 기초하여 상기 제 1 로컬 보정 신호(LCF1<1:4>)를 생성할 수 있다.
상기 제 2 출력 회로(330-2)는 복수의 제 2 데이터 신호(D2<1:m>), 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 수신하여 제 2 출력 데이터(DQ2<1:m>)를 생성할 수 있다. 상기 제 2 출력 회로(330-2)는 상기 복수의 제 2 데이터 신호(D2<1:m>)를 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)에 순차적으로 동기시켜 복수의 제 2 정렬 데이터 신호를 생성할 수 있다. 상기 제 2 출력 회로(330-2)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상을 감지하여 상기 제 2 출력 데이터(DQ2<1:m>)가 출력되는 타이밍을 조절할 수 있다. 상기 제 2 출력 회로(330-2)는 상기 제 2 출력 데이터(DQ2<1:m>)가 출력되는 타이밍이 조절된 횟수에 기초하여 상기 제 2 로컬 보정 신호(LCF2<1:4>)를 생성할 수 있다.
상기 제 n 출력 회로(330-n)는 복수의 제 n 데이터 신호(Dn<1:m>), 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 수신하여 제 n 출력 데이터(DQn<1:4>)를 생성할 수 있다. 상기 제 n 출력 회로(330-n)는 상기 복수의 제 n 데이터 신호(Dn<1:m>)를 제 1 내지 제 4 출력 회로(CLK1, CLK2, CLK3, CLK4)에 순차적으로 동기시켜 복수의 제 n 정렬 데이터 신호를 생성할 수 있다. 상기 제 n 출력 회로(330-n)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상을 감지하여 상기 제 n 출력 데이터(DQn<1:m>)가 출력되는 타이밍을 조절할 수 있다. 상기 제 n 출력 회로(330-n)는 상기 제 n 출력 데이터(DQn<1:m>)가 출력되는 타이밍이 조절된 횟수에 기초하여 상기 제 n 로컬 보정 신호(LCFn<1:4>)를 생성할 수 있다.
상기 제 1 내지 제 n 출력 회로(330-1, 330-2, 330-n)는 각각 로컬 듀티 보정 회로(331-1, 331-2, 331-n)를 포함할 수 있다. 상기 제 1 출력 회로(330-1)에 구비된 로컬 듀티 보정 회로(331-1)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상을 감지하여 상기 제 1 출력 데이터(DQ1<1:m>)가 출력되는 타이밍을 조절하고, 상기 제 1 출력 데이터(DQ1<1:m>)의 출력 타이밍이 조절된 횟수를 카운팅하여 상기 제 1 로컬 보정 신호(LCF<1:4>)를 생성할 수 있다. 상기 로컬 듀티 보정 회로(331-1)는 상기 제 1 출력 데이터(DQ1<1:m>)의 출력 타이밍이 임계 값에 대응하는 횟수만큼 조절된 것이 감지되면, 상기 제 1 로컬 보정 신호(LCF<1:4>)의 특정 비트를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 보정 회로(331-1)는 상기 글로벌 듀티 보정 회로(321)로부터 상기 리셋 신호(RST)를 수신할 수 있다. 상기 로컬 듀티 보정 회로(331-1)는 상기 리셋 신호(RST)에 기초하여 상기 제 1 로컬 보정 신호(LCF<1:4>)를 초기화시킬 수 있다.
상기 제 2 출력 회로(330-2)에 구비된 로컬 듀티 보정 회로(331-2)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상을 감지하여 상기 제 2 출력 데이터(DQ2<1:m>)가 출력되는 타이밍을 조절하고, 상기 제 2 출력 데이터(DQ2<1:m>)의 출력 타이밍이 조절된 횟수를 카운팅하여 상기 제 2 로컬 보정 신호(LCF2<1:4>)를 생성할 수 있다. 상기 로컬 듀티 보정 회로(331-2)는 상기 제 2 출력 데이터(DQ<1:m>)의 출력 타이밍이 임계 값에 대응하는 횟수만큼 조절된 것이 감지되면, 상기 제 2 로컬 보정 신호(LCF<1:4>)의 특정 비트를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 보정 회로(331-2)는 상기 글로벌 듀티 보정 회로(321)로부터 상기 리셋 신호(RST)를 수신할 수 있다. 상기 로컬 듀티 보정 회로(331-2)는 상기 리셋 신호(RST)에 기초하여 상기 제 2 로컬 보정 신호(LCF<1:4>)를 초기화시킬 수 있다.
상기 제 n 출력 회로(330-n)에 구비된 로컬 듀티 보정 회로(331-n)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상을 감지하여 상기 제 n 출력 데이터(DQn<1:m>)가 출력되는 타이밍을 조절하고, 상기 제 n 출력 데이터(DQn<1:m>)의 출력 타이밍이 조절된 횟수를 카운팅하여 상기 제 n 로컬 보정 신호(LCFn<1:4>)를 생성할 수 있다. 상기 로컬 듀티 보정 회로(331-n)는 상기 제 n 출력 데이터(DQn<1:m>)의 출력 타이밍이 임계 값에 대응하는 횟수만큼 조절된 것이 감지되면, 상기 제 n 로컬 보정 신호(LCFn<1:4>)의 특정 비트를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 보정 회로(331-n)는 상기 글로벌 듀티 보정 회로(321)로부터 상기 리셋 신호(RST)를 수신할 수 있다. 상기 로컬 듀티 보정 회로(331-n)는 상기 리셋 신호(RST)에 기초하여 상기 제 n 로컬 보정 신호(LCFn<1:4>)를 초기화시킬 수 있다.
도 4는 도 3에 도시된 제 1 출력 회로(330-1)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 제 1 출력 회로(330-1)는 데이터 정렬 회로(410), 듀티 감지 회로(420), 데이터 보정 회로(430) 및 로컬 듀티 제어 회로(440)를 포함할 수 있다. 상기 듀티 감지 회로(420), 상기 데이터 보정 회로(430) 및 상기 로컬 듀티 제어 회로(440)는 상기 로컬 듀티 보정 회로(331-1)의 구성요소일 수 있다. 상기 제 2 내지 제 n 출력 회로(330-2, 330-n)는 입력 신호와 출력 신호가 다른 점을 제외하고 상기 제 1 출력 회로(330-1)와 실질적으로 동일한 구조를 가질 수 있다. 상기 데이터 정렬 회로(410)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)와 상기 복수의 제 1 데이터 신호(D1<1:4>)를 수신할 수 있다. 설명의 명확성을 위해 상기 제 1 출력 회로(330-1)는 4개의 제 1 데이터 신호(D1<1>, D1<2>, D1<3>, D1<4>)를 수신하여 출력 데이터(DQ1<1:4>)를 생성하는 것을 예시하기로 한다. 상기 데이터 정렬 회로(410)는 상기 제 1 데이터 신호(D1<1:4>)를 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)에 순차적으로 동기하여 복수의 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)를 순차적으로 출력할 수 있다. 상기 데이터 정렬 회로(410)는 상기 제 1 데이터 신호(D1<1>)를 상기 제 1 클럭 신호(CLK1)에 동기하여 제 1 정렬 데이터 신호(AD11)로 출력할 수 있다. 상기 데이터 정렬 회로(410)는 상기 제 1 데이터 신호(D1<2>)를 상기 제 2 클럭 신호(CLK2)에 동기하여 제 1 정렬 데이터 신호(AD12)로 출력할 수 있다. 상기 데이터 정렬 회로(410)는 상기 제 1 데이터 신호(D1<3>)를 상기 제 3 클럭 신호(CLK3)에 동기하여 제 1 정렬 데이터 신호(AD13)로 출력할 수 있다. 상기 데이터 정렬 회로(410)는 상기 제 1 데이터 신호(D1<4>)를 상기 제 4 클럭 신호(CLK4)에 동기하여 제 1 정렬 데이터 신호(AD14)로 출력할 수 있다. 예를 들어, 상기 데이터 정렬 회로(410)는 동시에 입력된 상기 제 1 데이터 신호(D1<1:4>)를 상기 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)로서 순차적으로 출력하는 직렬화기일 수 있다. 상기 데이터 정렬 회로(410)는 공지된 어떠한 직렬화기의 구성을 포함할 수 있다.
상기 듀티 감지 회로(420)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 수신할 수 있다. 상기 듀티 감지 회로(420)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상 및/또는 듀티를 감지하여 위상 보정 신호(PEN<1:4>)를 생성할 수 있다. 상기 듀티 감지 회로(420)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)가 서로 단위 위상 차이를 갖는지 여부를 감지하여 상기 위상 보정 신호(PEN<1:4>)를 선택적으로 인에이블시킬 수 있다. 상기 위상 보정 신호(PEN<1:4>)는 복수 비트를 포함하는 디지털 신호일 수 있다. 상기 위상 보정 신호의 제 1 비트(PEN<1>)는 상기 제 1 클럭 신호(CLK1)의 위상 및/듀티 비와 관련된 것일 수 있고, 상기 위상 보정 신호의 제 2 비트(PEN<2>)는 상기 제 2 클럭 신호(CLK2)의 위상 및/듀티 비와 관련된 것일 수 있다. 상기 위상 보정 신호의 제 3 비트(PEN<3>)는 상기 제 3 클럭 신호(CLK3)의 위상 및/듀티 비와 관련된 것일 수 있고, 상기 위상 보정 신호의 제 4 비트(PEN<4>)는 상기 제 4 클럭 신호(CLK4)의 위상 및/듀티 비와 관련된 것일 수 있다. 예를 들어, 상기 듀티 감지 회로(420)는 상기 제 2 클럭 신호(CLK2)가 상기 제 1 클럭 신호(CLK1), 상기 제 3 클럭 신호(CLK3) 및 상기 제 4 클럭 신호(CLK4)보다 상대적으로 빠른 위상을 갖거나 하이 레벨 구간이 로우 레벨 구간보다 긴 경우 상기 위상 보정 신호의 제 2 비트(PEN<2>)를 로직 하이 레벨로 천이시키고, 제 1 비트(PEN<1>), 제 3 비트(PEN<3>) 및 제 4 비트(PEN<4>)는 로직 로우 레벨로 유지시킬 수 있다. 상기 듀티 감지 회로(420)는 주기적으로 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)에 대한 위상 및 듀티를 감지하여 상기 위상 보정 신호(PEN<1:4>)를 생성할 수 있다. 예를 들어, 상기 듀티 감지 회로(420)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)와 동일하거나 보다 낮은 주파수를 갖는 클럭 신호에 동기하여 듀티 감지 동작을 수행할 수 있다. 상기 듀티 감지 회로(420)는 4개의 클럭 신호의 듀티 비를 비교하여 상기 4개의 클럭 신호의 위상을 감지할 수 있는 어떠한 공지의 위상 감지기 또는 듀티 감지기의 구성을 포함할 수 있다.
상기 데이터 보정 회로(430)는 상기 데이터 정렬 회로(410)로부터 상기 복수의 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)를 수신하고, 상기 듀티 감지 회로(420)로부터 상기 위상 보정 신호(PEN<1:4>)를 수신할 수 있다. 상기 데이터 보정 회로(430)는 상기 위상 보정 신호(PEN<1:4>)에 기초하여 상기 복수의 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)를 가변 지연시켜 출력 데이터(DQ1<1:4>)를 생성할 수 있다. 상기 데이터 보정 회로(430)는 상기 위상 보정 신호(PEN<1:4>)의 각 비트가 모두 로직 로우 레벨일 때, 상기 복수의 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)를 동일한 지연 시간만큼 지연시켜 순차적으로 상기 출력 데이터(DQ1<1:4>)로 출력할 수 있다. 상기 데이터 보정 회로(430)는 상기 위상 보정 신호(PEN<1:4>)의 비트 중 특정 비트가 로직 하이 레벨을 가지면, 상기 로직 하이 레벨을 갖는 비트와 관련된 클럭 신호에 동기하여 정렬된 정렬 데이터 신호의 지연 시간을 증가시킬 수 있다. 예를 들어, 상기 위상 보정 신호의 제 2 비트(PEN<2>)만이 로직 하이 레벨일 때, 상기 데이터 보정 회로(430)는 상기 제 1 정렬 데이터 신호(AD12)를 추가적으로 지연시켜 상기 출력 데이터(DQ1<2>)로 출력할 수 있다. 상기 제 2 클럭 신호(CLK2)의 위상이 상대적으로 빠른 경우 상기 제 1 정렬 데이터 신호(AD12)가 생성되는 시점이 빨라질 수 있으므로, 상기 데이터 보정 회로(430)는 상기 제 1 정렬 데이터 신호(AD12)를 추가적으로 지연시켜, 상기 제 1 정렬 데이터(AD11, AD12, AD13, AD14)가 동일한 시간 간격으로 상기 출력 데이터(DQ1<1:4>)로 출력될 수 있도록 한다. 상기 데이터 보정 회로(430)는 상기 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)가 상기 출력 데이터로 출력되는 타이밍을 조절하여 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4) 사이의 듀티 차이에 기인하여 상기 출력 데이터(DQ1<1:4>)의 듀레이션이 변화되는 것을 보상할 수 있다.
상기 로컬 듀티 제어 회로(440)는 상기 듀티 감지 회로(420)로부터 상기 위상 보정 신호(PEN<1:4>)를 수신할 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 보정 신호(PEN<1:4>)에 기초하여 상기 제 1 로컬 보정 신호(LCF1<1:4>)를 생성할 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 정보 신호(PEN<1:4>)의 각 비트를 독립적으로 카운팅하여 상기 제 1 로컬 보정 신호(LCF1<1:4>)를 생성할 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 정보 신호의 제 1 비트(PEN<1>)가 로직 하이 레벨로 생성되는 횟수를 카운팅하고, 상기 횟수가 상기 임계 값에 도달했을 때 상기 제 1 로컬 보정 신호의 제 1 비트(LCF1<1>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 정보 신호의 제 2 비트(PEN<2>)가 로직 하이 레벨로 생성되는 횟수를 카운팅하고, 상기 횟수가 상기 임계 값에 도달했을 때 상기 제 1 로컬 보정 신호의 제 2 비트(LCF<2>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 정보 신호의 제 3 비트(PEN<3>)가 로직 하이 레벨로 생성되는 횟수를 카운팅하고, 상기 횟수가 상기 임계 값에 도달했을 때 상기 제 1 로컬 보정 신호의 제 3 비트(LCF1<3>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 정보 신호의 제 4 비트(PEN<4>)가 로직 하이 레벨로 생성되는 횟수를 카운팅하고, 상기 횟수가 상기 임계 값에 도달했을 때 상기 제 1 로컬 보정 신호의 제 4 비트(LCF1<4>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 글로벌 듀티 보정 회로(321)로부터 상기 리셋 신호(RST)를 수신할 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 리셋 신호(RST)가 인에이블되었을 때, 상기 로컬 보정 신호(LCF1<1:4>)를 초기화시킬 수 있다.
도 5는 도 4에 도시된 데이터 보정 회로(430)의 구성을 보여주는 도면이다. 상기 데이터 보정 회로(430)는 제 1 데이터 지연 회로(510), 제 2 데이터 지연 회로(520), 제 3 데이터 지연 회로(530) 및 제 4 데이터 지연 회로(540)를 포함할 수 있다. 상기 제 1 데이터 지연 회로(510)는 상기 제 1 정렬 데이터 신호(AD11) 및 상기 위상 보정 신호의 제 1 비트(PEN<1>)를 수신할 수 있다. 상기 제 1 데이터 지연 회로(510)는 상기 위상 보정 신호의 제 1 비트(PEN<1>)의 로직 레벨에 기초하여 상기 제 1 정렬 데이터 신호(AD11)를 가변 지연시켜 상기 출력 데이터(DQ1<1>)를 출력할 수 있다. 상기 제 2 데이터 지연 회로(520)는 상기 제 1 정렬 데이터 신호(AD11) 및 상기 위상 보정 신호의 제 2 비트(PEN<2>)를 수신할 수 있다. 상기 제 2 데이터 지연 회로(520)는 상기 위상 보정 신호의 제 2 비트(PEN<2>)의 로직 레벨에 기초하여 상기 제 1 정렬 데이터 신호(AD12)를 가변 지연시켜 상기 출력 데이터(DQ1<2>)를 출력할 수 있다. 상기 제 3 데이터 지연 회로(530)는 상기 제 1 정렬 데이터 신호(AD13) 및 상기 위상 보정 신호의 제 3 비트(PEN<3>)를 수신할 수 있다. 상기 제 3 데이터 지연 회로(530)는 상기 위상 보정 신호의 제 3 비트(PEN<3>)의 로직 레벨에 기초하여 상기 제 1 정렬 데이터 신호(AD13)를 가변 지연시켜 상기 출력 데이터(DQ1<3>)를 출력할 수 있다. 상기 제 4 데이터 지연 회로(540)는 상기 제 1 정렬 데이터 신호(AD14) 및 상기 위상 보정 신호의 제 4 비트(PEN<4>)를 수신할 수 있다. 상기 제 4 데이터 지연 회로(540)는 상기 위상 보정 신호의 제 4 비트(PEN<4>)에 기초하여 상기 제 1 정렬 데이터 신호(AD14)를 가변 지연시켜 상기 출력 데이터(DQ1<4>)를 출력할 수 있다. 상기 위상 보정 신호(PEN<1:4>)의 모든 비트가 로직 로우 레벨일 때, 상기 제 1 내지 제 4 데이터 지연 회로(510, 520, 530, 540)는 동일한 지연 시간만큼 상기 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)를 각각 지연시킬 수 있다. 상기 제 1 내지 제 4 데이터 지연 회로(510, 520, 530, 540)는 대응하는 위상 보정 신호(PEN<1:4>)의 비트가 로직 하이 레벨일 때, 상기 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)가 지연되는 시간을 증가시킬 수 있다. 예를 들어, 상기 위상 보정 신호의 제 2 비트(PEN<2>)가 로직 하이 레벨이고 제 1 비트(PEN<1>), 제 3 비트(PEN<3>) 및 제 4 비트(PEN<4>)는 로직 로우 레벨일 때, 상기 제 2 데이터 지연 회로(520)의 지연 시간은 상기 제 1 데이터 지연 회로(510), 상기 제 3 데이터 지연 회로(530) 및 상기 제 4 데이터 지연 회로(540)의 지연 시간보다 증가될 수 있다. 상기 제 1 내지 제 4 데이터 지연 회로(510, 520, 530, 540)는 상기 위상 보정 신호(PEN<1:4>)에 기초하여 상기 제 1 정렬 데이터(AD11, AD12, AD13, AD14)가 지연되는 시간을 변화시켜 상기 출력 데이터(DQ1<1:4>)가 출력되는 타이밍을 조절할 수 있다.
도 6은 도 3에 도시된 클럭 분배 네트워크(320)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 클럭 분배 네트워크(320)는 클럭 분주 회로(610), 가변 지연 회로(620) 및 글로벌 듀티 제어 회로(630)를 포함할 수 있다. 상기 가변 지연 회로(620) 및 상기 글로벌 듀티 제어 회로(630)는 상기 글로벌 듀티 보정 회로(321)의 구성요소일 수 있다. 상기 클럭 분주 회로(610)는 상기 클럭 생성 회로(310)로부터 출력된 상기 지연 클럭 신호(CLKD) 및 상보 신호(CLKD)를 수신할 수 있다. 상기 클럭 분주 회로(610)는 상기 지연 클럭 신호(CLKD) 및 상보 신호(CLKDB)의 주파수를 분주하여 제 1 분주 클럭 신호(DCLK1), 제 2 분주 클럭 신호(DCLK2), 제 3 분주 클럭 신호(DCLK3) 및 제 4 분주 클럭 신호(DCLK4)를 생성할 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)는 순차적으로 단위 위상 차이를 가질 수 있고, 상기 단위 위상 차이는 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)의 1/4주기에 대응할 수 있다. 상기 클럭 분주 회로(610)는 상기 지연 클럭 신호(CLKD)의 주파수를 분주하여 상기 제 1 분주 클럭 신호(DCLK1)와 상기 제 3 분주 클럭 신호(DCLK3)를 생성하고, 상기 상보 신호(CLKDB)의 주파수를 분주하여 상기 제 2 분주 클럭 신호(DCLK2)와 상기 제 4 분주 클럭 신호(DCLK4)를 생성할 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)는 도 1에 도시된 글로벌 듀티 보정 회로(110)가 수신하는 내부 클럭 신호(ICLK1, ICLK2)에 대응하는 클럭 신호일 수 있다.
상기 가변 지연 회로(620)는 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4))와 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)를 수신할 수 있다. 상기 가변 지연 회로(620)는 상기 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)에 기초하여 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)를 가변 지연시켜 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 출력할 수 있다. 도 7은 도 6에 도시된 가변 지연 회로(620)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 가변 지연 회로(620)는 제 1 지연 회로(710), 제 2 지연 회로(720), 제 3 지연 회로(730) 및 제 4 지연 회로(740)를 포함할 수 있다. 상기 제 1 지연 회로(710)는 상기 제 1 분주 클럭 신호(DCLK1) 및 상기 제 1 지연 제어 신호(DC1)를 수신하고, 상기 제 1 클럭 신호(CLK1)를 출력할 수 있다. 상기 제 1 지연 회로(710)는 상기 제 1 지연 제어 신호(DC1)에 기초하여 상기 제 1 분주 클럭 신호(DCLK1)를 가변 지연시켜 상기 제 1 클럭 신호(CLK1)의 출력 타이밍을 조절할 수 있다. 상기 제 2 지연 회로(720)는 상기 제 2 분주 클럭 신호(DCLK2) 및 상기 제 2 지연 제어 신호(DC2)를 수신하고, 상기 제 2 클럭 신호(CLK2)를 출력할 수 있다. 상기 제 2 지연 회로(720)는 상기 제 2 지연 제어 신호(DC2)에 기초하여 상기 제 2 분주 클럭 신호(DCLK2)를 가변 지연시켜 상기 제 2 클럭 신호(CLK2)의 출력 타이밍을 조절할 수 있다. 상기 제 3 지연 회로(730)는 상기 제 3 분주 클럭 신호(DCLK3) 및 상기 제 3 지연 제어 신호(DC3)를 수신하고, 상기 제 3 클럭 신호(CLK3)를 출력할 수 있다. 상기 제 3 지연 회로(730)는 상기 제 3 지연 제어 신호(DC3)에 기초하여 상기 제 3 분주 클럭 신호(DCLK3)를 가변 지연시켜 상기 제 3 클럭 신호(CLK3)의 출력 타이밍을 조절할 수 있다. 상기 제 4 지연 회로(740)는 상기 제 4 분주 클럭 신호(DCLK4) 및 상기 제 4 지연 제어 신호(DC4)를 수신하고, 상기 제 4 클럭 신호(CLK4)를 출력할 수 있다. 상기 제 4 지연 회로(740)는 상기 제 4 지연 제어 신호(DC4)에 기초하여 상기 제 4 분주 클럭 신호(DCLK4)를 가변 지연시켜 상기 제 4 클럭 신호(CLK4)의 출력 타이밍을 조절할 수 있다. 상기 제 1 내지 제 4 지연 회로(710, 720, 730, 740)의 지연 시간은 상기 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)의 로직 값에 따라 각각 변화될 수 있다.
다시 도 6을 참조하면, 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 출력 회로(330-1, 330-2, 330-n)로부터 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)를 수신할 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)에 기초하여 상기 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)를 생성할 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 1 비트(LCF1<1>, LCF2<1>, LCFn<1>)의 과반이 로직 하이 레벨을 가질 때, 상기 제 1 지연 제어 신호(DC1)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 지연 제어 신호(DC1)의 로직 값을 증가시킬 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 2 비트(LCF1<2>, LCF2<2>, LCFn<2>)의 과반이 로직 하이 레벨을 가질 때, 상기 제 2 지연 제어 신호(DC2)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 글로벌 듀티 제어 회로(630)는 상기 제 2 지연 제어 신호(DC2)의 로직 값을 증가시킬 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 3 비트(LCF1<3>, LCF2<3>, LCFn<3>)의 과반이 로직 하이 레벨을 가질 때, 상기 제 3 지연 제어 신호(DC3)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 글로벌 듀티 제어 회로(630)는 상기 제 3 지연 제어 신호(DC3)의 로직 값을 증가시킬 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 4 비트(LCF1<4>, LCF2<4>, LCFn<4>)의 과반이 로직 하이 레벨을 가질 때, 상기 제 4 지연 제어 신호(DC4)의 로직 값을 변화시킬 수 있다. 예를 들어, 상기 글로벌 듀티 제어 회로(630)는 상기 제 4 지연 제어 신호(DC4)의 로직 값을 증가시킬 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)에 기초하여 상기 리셋 신호(RST)를 생성할 수 있고, 상기 리셋 신호(RST)를 상기 로컬 듀티 보정 회로(331-1, 331-2, 331-n)로 제공할 수 있다.
상기 클럭 분배 네트워크(320)는 리피터(640)를 더 포함할 수 있다. 상기 리피터(640)는 상기 가변 지연 회로(620)로부터 출력된 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 구동하여 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 상기 복수의 출력 회로(330-1, 330-2, 330-n)로 전송할 수 있다.
도 8은 도 6에 도시된 글로벌 듀티 제어 회로(630)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 글로벌 듀티 제어 회로(630)는 듀티 제어 신호 생성 회로(810) 및 리셋 신호 생성 회로(820)를 포함할 수 있다. 상기 듀티 제어 신호 생성 회로(810)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)를 수신하여 상기 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)를 생성할 수 있다. 도 9는 도 8에 도시된 듀티 제어 신호 생성 회로(810)의 구성을 보여주는 도면이다. 도 9를 참조하면, 상기 듀티 제어 신호 생성 회로(810)는 제 1 듀티 보정 감지기(911), 제 1 레지스터(921), 제 2 듀티 보정 감지기(912), 제 2 레지스터(922), 제 3 듀티 보정 감지기(913), 제 3 레지스터(923), 제 4 듀티 보정 감지기(914) 및 제 4 레지스터(924)를 포함할 수 있다. 상기 제 1 듀티 보정 감지기(911)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 1 비트(LCF1<1>, LCF2<1>, LCFn<1>)를 수신하여 제 1 글로벌 보정 신호(GCF<1>)를 생성할 수 있다. 상기 제 1 듀티 보정 감지기(911)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 1 비트(LCF1<1>, LCF2<1>, LCFn<1>)의 과반이 로직 하이 레벨일 때 상기 제 1 글로벌 보정 신호(GCF<1>)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 제 1 레지스터(921)는 상기 제 1 글로벌 보정 신호(GCF<1>)를 수신하여 제 1 지연 제어 신호(DC1)를 생성할 수 있다. 상기 제 1 레지스터(921)는 상기 제 1 지연 제어 신호(DC1)의 디폴트 값을 저장할 수 있다. 상기 제 1 레지스터(921)는 상기 제 1 글로벌 보정 신호(GCF<1>)가 인에이블되면, 상기 제 1 지연 제어 신호(DC1)의 로직 값을 변화시켜 상기 제 1 지연 제어 신호(DC1)를 수신하는 상기 제 1 지연 회로(710)의 지연 시간을 변화시킬 수 있다.
상기 제 2 듀티 보정 감지기(912)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 2 비트(LCF1<2>, LCF2<2>, LCFn<2>)를 수신하여 제 2 글로벌 보정 신호(GCF<2>)를 생성할 수 있다. 상기 제 2 듀티 보정 감지기(912)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 2 비트(LCF1<2>, LCF2<2>, LCFn<2>)의 과반이 로직 하이 레벨일 때 상기 제 2 글로벌 보정 신호(GCF<2>)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 제 2 레지스터(922)는 상기 제 2 글로벌 보정 신호(GCF<2>)를 수신하여 제 2 지연 제어 신호(DC2)를 생성할 수 있다. 상기 제 2 레지스터(922)는 상기 제 2 지연 제어 신호(DC2)의 디폴트 값을 저장할 수 있다. 상기 제 2 지연 제어 신호(DC2)의 디폴트 값은 상기 제 1 지연 제어 신호(DC1)의 디폴트 값과 동일할 수 있다. 상기 제 2 레지스터(922)는 상기 제 2 글로벌 보정 신호(GCF<2>)가 인에이블되면, 상기 제 2 지연 제어 신호(DC2)의 로직 값을 변화시켜 상기 제 2 지연 제어 신호(DC2)를 수신하는 상기 제 2 지연 회로(720)의 지연 시간을 변화시킬 수 있다.
상기 제 3 듀티 보정 감지기(913)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 3 비트(LCF1<3>, LCF2<3>, LCFn<3>)를 수신하여 제 3 글로벌 보정 신호(GCF<3>)를 생성할 수 있다. 상기 제 3 듀티 보정 감지기(913)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 3 비트(LCF1<3>, LCF2<3>, LCFn<3>)의 과반이 로직 하이 레벨일 때 상기 제 3 글로벌 보정 신호(GCF<3>)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 제 3 레지스터(923)는 상기 제 3 글로벌 보정 신호(GCF<3>)를 수신하여 제 3 지연 제어 신호(DC3)를 생성할 수 있다. 상기 제 3 레지스터(923)는 상기 제 3 지연 제어 신호(DC3)의 디폴트 값을 저장할 수 있다. 상기 제 3 지연 제어 신호(DC3)의 디폴트 값은 상기 제 1 지연 제어 신호(DC1)의 디폴트 값과 동일할 수 있다. 상기 제 3 레지스터(923)는 상기 제 3 글로벌 보정 신호(GCF<3>)가 인에이블되면, 상기 제 3 지연 제어 신호(DC3)의 로직 값을 변화시켜 상기 제 3 지연 제어 신호(DC3)를 수신하는 상기 제 3 지연 회로(730)의 지연 시간을 변화시킬 수 있다.
상기 제 4 듀티 보정 감지기(914)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 4 비트(LCF1<4>, LCF2<4>, LCFn<4>)를 수신하여 제 4 글로벌 보정 신호(GCF<4>)를 생성할 수 있다. 상기 제 4 듀티 보정 감지기(914)는 상기 제 1 내지 제 n 로컬 보정 신호의 제 4 비트(LCF1<4>, LCF2<4>, LCFn<4>)의 과반이 로직 하이 레벨일 때 상기 제 4 글로벌 보정 신호(GCF<4>)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 제 4 레지스터(924)는 상기 제 4 글로벌 보정 신호(GCF<4>)를 수신하여 제 4 지연 제어 신호(DC4)를 생성할 수 있다. 상기 제 1 레지스터(924)는 상기 제 4 지연 제어 신호(DC4)의 디폴트 값을 저장할 수 있다. 상기 제 4 지연 제어 신호(DC4)의 디폴트 값은 상기 제 1 지연 제어 신호(DC4)의 디폴트 값과 동일할 수 있다. 상기 제 4 레지스터(924)는 상기 제 4 글로벌 보정 신호(GCF<4>)가 인에이블되면, 상기 제 4 지연 제어 신호(DC4)의 로직 값을 변화시켜 상기 제 4 지연 제어 신호(DC4)를 수신하는 상기 제 4 지연 회로(740)의 지연 시간을 변화시킬 수 있다.
상기 듀티 제어 신호 생성 회로(810)는 보정 플래그 생성 회로(930)를 더 포함할 수 있다. 상기 보정 플래그 생성 회로(930)는 상기 제 1 내지 제 4 글로벌 보정 신호(GCF<1:4>)를 수신하고, 상기 제 1 내지 제 4 글로벌 보정 신호(GCF<1:4>)에 기초하여 상기 보정 플래그(CF)를 생성할 수 있다. 상기 보정 플래그(CF)는 상기 글로벌 듀티 보정 회로(321)에 의해 글로벌 듀티 보정 동작이 수행되는지 여부에 대한 정보를 포함하는 신호일 수 있다. 상기 보정 플래그 생성 회로(930)는 상기 제 1 내지 제 4 글로벌 보정 신호(GCF<1:4>) 중 어느 하나라도 인에이블되면 상기 보정 플래그(CF)를 인에이블시킬 수 있다. 상기 보정 플래그 생성 회로(930)는 제 1 노어 게이트(931), 제 2 노어 게이트(932) 및 낸드 게이트(933)를 포함할 수 있다. 상기 제 1 노어 게이트(931)는 상기 제 1 글로벌 보정 신호(GCF<1>) 및 제 2 글로벌 보정 신호(GCF<2>)를 수신할 수 있다. 상기 제 2 노어 게이트(932)는 상기 제 3 글로벌 보정 신호(GCF<3>) 및 제 4 글로벌 보정 신호(GCF<4>)를 수신할 수 있다. 상기 낸드 게이트(933)는 상기 제 1 및 제 2 노어 게이트(931, 932)의 출력을 수신하여 상기 보정 플래그(CF)를 출력할 수 있다. 상기 제 1 및 제 2 노어 게이트(931, 932)는 상기 제 1 내지 제 4 글로벌 보정 신호(GCF<1:4>) 중 어느 하나라도 로직 하이 레벨을 가지면, 상기 낸드 게이트(933)의 입력을 로직 로우 레벨로 변화시켜 상기 낸드 게이트(933)로부터 로직 하이 레벨을 갖는 상기 보정 플래그(CF)가 생성될 수 있도록 한다.
다시 도 8을 참조하면, 상기 리셋 신호 생성 회로(820)는 상기 듀티 제어 신호 생성 회로(810)로부터 생성된 상기 보정 플래그(CF)를 수신하고, 동작 정보 신호(RD)를 더 수신할 수 있다. 상기 리셋 신호 생성 회로(820)는 상기 보정 플래그(CF) 및 상기 동작 정보 신호(RD)에 기초하여 상기 리셋 신호(RST)를 생성할 수 있다. 상기 동작 정보 신호(RD)는 상기 복수의 출력 회로(330-1, 330-2, 330-n)가 동작을 수행하는지 여부에 대한 정보를 포함할 수 있다. 예를 들어, 상기 복수의 출력 회로(330-1, 330-2, 330-n)가 상기 출력 데이터(DQ1<1:m>, DQ2<1:m>, DQn<1:m>)를 출력하는 동작을 수행할 때, 상기 동작 정보 신호(RD)는 인에이블될 수 있다. 상기 복수의 출력 회로(330-1, 330-2, 330-n)가 상기 출력 데이터(DQ1<1:m>, DQ2<1:m>, DQn<1:m>)를 출력하는 동작을 수행하지 않을 때, 상기 동작 정보 신호(RD)는 디스에이블될 수 있다. 상기 복수의 출력 회로(330-1, 330-2, 330-n)가 상기 출력 데이터(DQ1<1:m>, DQ2<1:m>, DQn<1:m>)를 출력하는 동작은 리드 동작일 수 있고, 상기 동작 정보 신호(RD)는 리드 동작을 지시하는 리드 신호에 기초하여 생성될 수 있다. 상기 리셋 신호 생성 회로(RST)는 상기 복수의 출력 회로(330-1, 330-2, 330-n)가 상기 출력 데이터(DQ1<1:m>, DQ2<1:m>, DQn<1:m>)를 출력하는 동작을 수행하지 않을 때 상기 보정 플래그(CF)에 따라 상기 리셋 신호(RST)를 생성할 수 있다. 상기 리셋 신호 생성 회로(820)는 상기 동작 정보 신호(RD)가 디스에이블된 상태이고 상기 보정 플래그(CF)가 인에이블되었을 때 상기 리셋 신호(RST)를 인에이블시킬 수 있다.
도 10은 도 8에 도시된 리셋 신호 생성 회로(820)의 구성을 보여주는 도면이다. 도 10을 참조하면, 상기 리셋 신호 생성 회로(820)는 보정 완료 신호 생성기(1010) 및 리셋 신호 생성기(1020)를 포함할 수 있다. 상기 보정 완료 신호 생성기(1010)는 상기 동작 정보 신호(RD) 및 상기 보정 플래그(CF)를 수신하고, 상기 동작 정보 신호(RD) 및 상기 보정 플래그(CF)에 기초하여 상기 보정 완료 신호(CCP)를 생성할 수 있다. 상기 보정 완료 신호 생성기(1010)는 상기 동작 정보 신호(RD)가 디스에이블된 상태이고, 상기 보정 플래그(CF)가 인에이블되었을 때 상기 보정 완료 신호(CCP)를 인에이블시킬 수 있다. 상기 리셋 신호 생성기(1020)는 상기 보정 완료 신호(CCP) 및 상기 동작 정보 신호(RD)를 수신하고, 상기 보정 완료 신호(CCP) 및 상기 동작 정보 신호(RD)에 기초하여 상기 리셋 신호(RST)를 생성할 수 있다. 상기 리셋 신호 생성기(1020)는 상기 동작 정보 신호(RD)가 디스에이블된 상태이고, 상기 보정 완료 신호(CCP)가 인에이블되었을 때, 상기 리셋 신호(RST)를 인에이블시킬 수 있다.
상기 보정 완료 신호 생성기(1010)는 낸드 게이트(1011) 및 인버터(1012)를 포함할 수 있다. 상기 낸드 게이트(1011)는 상기 동작 정보 신호의 반전 신호(RDB)와 상기 보정 플래그(CF)를 수신할 수 있다. 상기 인버터(1012)는 상기 낸드 게이트(1011)의 출력을 반전 구동하여 상기 보정 완료 신호(CCP)를 출력할 수 있다. 상기 보정 완료 신호 생성기(1010)는 상기 동작 정보 신호(RD)가 로직 로우 레벨을 갖고 상기 보정 플래그(CF)가 로직 하이 레벨을 가질 때, 로직 하이 레벨을 갖는 상기 보정 완료 신호(CCP)를 생성할 수 있다. 일 실시예에서, 상기 보정 플래그 생성 회로(930)는 상기 듀티 제어 신호 생성 회로(810)의 구성요소로 포함되는 대신 상기 리셋 신호 생성 회로(820)의 구성요소로 포함될 수 있다.
상기 리셋 신호 생성기(1020)는 제 1 인버터(1021), 제 2 인버터(1022), 트랜지스터(1023) 및 제 3 인버터(1024)를 포함할 수 있다. 상기 제 1 인버터(1021)는 상기 보정 완료 신호(CCP)를 수신하고, 상기 보정 완료 신호(CCP)를 반전 구동하여 노드(ND)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 인버터(1021)는 상기 동작 정보 신호(RD)에 기초하여 선택적으로 활성화될 수 있다. 상기 제 1 인버터(1021)는 상기 동작 정보 신호(RD)가 로직 로우 레벨로 디스에이블되었을 때 상기 보정 완료 신호(CCP)를 반전 구동할 수 있다. 상기 제 2 인버터(1022)는 상기 제 1 인버터(1021)의 출력 신호를 수신하고, 상기 제 2 인버터(1022)의 출력 단은 상기 제 1 인버터(1021)의 입력 단과 연결될 수 있다. 상기 제 2 인버터(1022)는 상기 제 1 인버터(1021)와 래치를 형성하여 상기 노드(ND)의 전압 레벨을 유지시킬 수 있다. 상기 트랜지스터(1023)는 상기 동작 정보 신호(RD)에 기초하여 상기 노드(ND)를 프리차지시킬 수 있다. 상기 트랜지스터(1023)는 P 채널 모스 트랜지스터일 수 있다. 상기 트랜지스터(1023)의 게이트는 상기 동작 정보 신호의 반전 신호(RDB)를 수신하고, 상기 트랜지스터(1023)의 소스는 전원 전압(VDD)을 수신할 수 있으며, 상기 트랜지스터(1023)의 드레인은 상기 노드(ND)와 연결될 수 있다. 상기 전원 전압(VDD)은 로직 하이 레벨로 판단될 수 있는 충분히 높은 전압 레벨을 가질 수 있다. 상기 트랜지스터(1023)는 상기 동작 정보 신호(RD)가 로직 하이 레벨로 인에이블되었을 때 상기 전원 전압(VDD)을 상기 노드(ND)로 공급하여 상기 노드(ND)를 로직 하이 레벨로 프리차지시킬 수 있다. 상기 제 3 인버터(1024)의 입력 단은 상기 노드(ND)와 연결되고, 상기 제 3 인버터(1024)의 출력 단으로부터 상기 리셋 신호(RST)가 출력될 수 있다. 상기 동작 정보 신호(RD)가 인에이블되었을 때, 상기 트랜지스터(1023)가 턴온되어 상기 노드(ND)를 로직 하이 레벨로 유지시키므로, 상기 제 3 인버터(1024)는 상기 보정 완료 신호(CCP)의 로직 레벨과 무관하게 상기 리셋 신호(RST)를 로직 로우 레벨로 디스에이블시킬 수 있다. 상기 동작 정보 신호(RD)가 디스에이블되었을 때, 상기 트랜지스터(1023)는 턴오프될 수 있다. 상기 보정 완료 신호(CCP)가 로직 하이 레벨로 인에이블되면 상기 노드(ND)는 로직 로우 레벨을 가질 수 있고, 상기 제 3 인버터(1024)는 상기 리셋 신호(RST)를 로직 하이 레벨로 인에이블시킬 수 있다.
도 3 내지 도 10을 참조하여 본 발명의 실시예에 따른 반도체 장치(300)의 동작을 설명하면 다음과 같다. 상기 클럭 생성 회로(310)는 상기 기준 클럭 신호(RCLK)를 수신하고, 상기 기준 클럭 신호(RCLK)에 대한 지연 고정 동작을 수행하여 상기 지연 클럭 신호(CLKD) 및 상보 신호(CLKDB)를 생성할 수 있다. 상기 클럭 생성 회로(310)는 별도의 듀티 보정 회로(도시하지 않음.)를 구비할 수 있고, 상기 지연 클럭 신호(CLKD) 및 상보 신호(CLKDB)는 서로 180도의 위상 차이를 가질 수 있고, 각각 50:50의 듀티 비를 가질 수 있다. 상기 클럭 분배 네트워크(320)의 클럭 분주 회로(610)는 상기 지연 클럭 신호(CLKD) 및 상보 신호(CLKDB)의 주파수를 분주하여 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)를 생성할 수 있다. 상기 가변 지연 회로(620)는 디폴트 값을 갖는 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)를 수신하여 상기 제 1 내지 제 4 분주 클럭 신호(DCLK1, DCLK2, DCLK3, DCLK4)를 동일한 시간만큼 지연시켜 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 출력할 수 있다. 상기 리피터(640)를 통해 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)는 상기 제 1 내지 제 n 출력 회로(330-1, 330-2, 330-n)로 분배될 수 있다. 이상적으로, 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)는 단위 위상 차이를 유지하고 50:50의 듀티 비를 가질 수 있지만, 상기 클럭 분주 회로(610), 상기 가변 지연 회로(620), 상기 리피터(640) 또는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)가 전송되는 전송 라인의 특성 및 공정 변동에 의해 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)는 단위 위상 차이를 유지하지 못하고 50:50의 듀티비를 유지하지 못할 수 있다.
상기 제 1 출력 회로(330-1)의 데이터 정렬 회로(410)는 상기 복수의 제 1 데이터 신호(D1<1:4>)를 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)에 동기시켜 상기 복수의 제 1 정렬 데이터 신호(AD11, AD12, AD13, AD14)를 생성할 수 있다. 상기 제 2 내지 제 n 출력 회로(330-2, 330n)도 각각 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)에 동기하여 정렬 데이터 신호를 생성할 수 있다. 상기 제 1 출력 회로(330-1)는 로컬 듀티 보정 동작을 수행할 수 있다. 상기 듀티 감지 회로(420)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상 및/또는 듀티비를 감지하여 상기 위상 보정 신호(PEN<1:4>)를 생성할 수 있다. 예를 들어, 상기 듀티 감지 회로(420)에 의해 상기 제 2 클럭 신호(CLK2)가 상대적으로 빠른 위상을 갖고 50:50의 듀티 비를 유지하지 못하는 것으로 감지되었을 때, 상기 듀티 감지 회로(420)는 상기 위상 보정 신호의 제 1 비트(PEN<1>), 제 3 비트(PEN<3>) 및 제 4 비트(PEN<4>)를 로직 로우 레벨로 유지시키고, 제 2 비트(PEN<2>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 데이터 보정 회로(430)는 상기 위상 보정 신호(PEN<1:4>)에 기초하여 상기 제 1 클럭 신호(CLK1), 상기 제 3 클럭 신호(CLK3) 및 상기 제 4 클럭 신호(CLK4)에 각각 동기된 상기 제 1 정렬 데이터(AD11, AD13, AD14)의 지연 시간을 유지하고 상기 제 2 클럭 신호(CLK2)에 동기된 상기 제 1 정렬 데이터(AD12)의 지연 시간을 증가시켜 상기 출력 데이터(DQ1<1:4>)를 생성할 수 있다. 따라서, 상기 복수의 제 1 정렬 데이터(AD11, AD12, AD13, AD14)에 기초하여 생성된 상기 제 1 출력 데이터(DQ1<1:4>)의 듀레이션은 동일해질 수 있다. 상기 제 1 출력 회로(330-1)는 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 위상 감지 결과에 따라 상기 복수의 제 1 정렬 데이터(AD11, AD12, AD13, AD14)를 가변 지연시킴으로써, 상기 제 1 내지 제 4 클럭 신호(CLK1, CLK2, CLK3, CLK4)의 듀티 비 및 위상 스큐에 따라 상기 제 1 출력 데이터(DQ1<1:4>)의 듀레이션이 변화되는 것을 보상할 수 있다. 상기 제 2 내지 제 n 출력 회로도 상기 제 1 출력 회로와 같이 로컬 듀티 보정 동작을 수행하여 출력 데이터를 생성할 수 있다.
상기 로컬 듀티 제어 회로(440)는 상기 위상 보정 신호(PEN<1:4>)에 기초하여 상기 제 1 로컬 보정 신호(LCF1<1:4>)를 생성할 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 보정 신호(PEN<1:4>)의 각 비트가 로직 하이 레벨로 생성되는 횟수를 카운팅할 수 있다. 상기 로컬 듀티 제어 회로(440)는 상기 위상 보정 신호의 제 2 비트(PEN<2>)가 로직 하이 레벨로 생성되는 횟수가 임계 값에 도달하면 상기 제 1 로컬 보정 신호의 제 2 비트(LCF1<2>)를 로직 하이 레벨로 천이시킬 수 있다. 상기 카운팅된 횟수가 임계 값에 도달하면, 전원 전압 또는 다른 환경적인 요인에 따라 상기 제 2 클럭 신호(CLK2)의 위상 및/또는 듀티 비가 일시적으로 변동된 것이 아니라, 상기 제 1 출력 회로(330-1)의 특성에 따라 상기 제 2 클럭 신호의 위상 및/또는 듀티 비가 변동된 것으로 판단할 수 있다. 상기 제 2 내지 제 n 출력 회로(330-2, 330-n) 또한 로컬 듀티 보정 동작을 수행하면서 상기 제 2 내지 제 n 로컬 보정 신호(LCF2<1:4>, LCFn<1:4>)를 생성할 수 있다.
상기 글로벌 듀티 보정 회로(321)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)를 수신하여 글로벌 듀티 보정 동작을 수행할 수 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)를 수신할 수 있다. 상기 제 2 클럭 신호(CLK2)의 위상 및/또는 듀티 비의 변화는 상기 클럭 분배 네트워크(320)의 특성에 기인할 수도 있고, 상기 복수의 출력 회로(330-1, 330-2, 330-n)의 특성에 기인할 수도 있다. 상기 글로벌 듀티 제어 회로(630)는 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)의 각 비트의 과반이 로직 하이 레벨일 때만 상기 제 1 내지 제 4 글로벌 보정 신호(GCF<1:4>)를 인에이블시킬 수 있다. 예를 들어, 상기 제 1 출력 회로(330-1)로부터 출력된 제 1 로컬 보정 신호의 제 2 비트(LCF1<2>)가 로직 하이 레벨을 갖고 상기 제 2 내지 제 n 출력 회로(330-2, 330n)로부터 출력된 제 2 내지 제 n 로컬 보정 신호의 제 2 비트(LCF2<2>, LCFn<2>)는 로직 로우 레벨을 가지면, 상기 제 2 클럭 신호(CLK2)의 위상 및/또는 듀티 비의 변화는 상기 클럭 분배 네트워크(320)의 특성에 기인한 것이라기 보다는 상기 제 1 출력 회로(330-1) 자체의 특성에 기인한 것으로 판단될 수 있다. 따라서, 상기 글로벌 듀티 보정 회로(321)는 상기 글로벌 듀티 보정 동작을 수행하지 않을 수 있다. 상기 글로벌 듀티 보정 회로(321)가 제 2 클럭 신호(CLK2)의 위상 및/또는 듀티 비를 변화시키면, 상기 제 1 출력 회로(330-1)에서 출력되는 제 1 출력 데이터(DQ1<1:m>)의 듀레이션이 동일해지는 대신, 상기 제 2 내지 제 n 출력 회로(330-2, 330-n)에서 출력되는 제 2 내지 제 n 출력 데이터(DQ2<1:m>, DQn<1:m>)의 듀레이션은 변화되기 때문이다.
상기 제 1 내지 제 n 로컬 보정 신호의 제 2 비트(LCF1<2>, LCF2<2>, LCFn<2>)의 과반이 로직 하이 레벨을 가지면, 상기 글로벌 듀티 보정 회로(321)는 상기 제 2 클럭 신호(CLK2)의 위상 및/또는 듀티 비의 변화가 상기 제 1 내지 제 n 출력 회로(330-1, 330-2, 330-n)의 특성에 기인한 것이 아닌 상기 클럭 분배 네트워크(320)의 특성에 기인한 것이라고 판단할 수 있다. 따라서, 상기 듀티 제어 신호 생성 회로(810)는 상기 제 2 글로벌 보정 신호(GCF<2>)를 인에이블시킬 수 있고, 상기 제 1 지연 제어 신호(DC1), 상기 제 3 지연 제어 신호(DC3) 및 상기 제 4 지연 제어 신호(DC4)의 로직 값을 유지시키고, 상기 제 2 지연 제어 신호(DC2)의 로직 값을 증가시킬 수 있다. 상기 가변 지연 회로(620)는 상기 제 2 분주 클럭 신호(DCLK2)를 추가적으로 지연시켜 상기 제 2 클럭 신호(CLK2)가 출력되는 타이밍을 조절할 수 있다. 상기 리셋 신호 생성 회로(820)는 상기 제 2 글로벌 보정 신호(GCF<2>)에 따라 상기 보정 플래그(CF)가 인에이블되고, 상기 동작 정보 신호(RD)가 디스에이블되었을 때 상기 리셋 신호(RST)를 인에이블시킬 수 있다. 상기 제 1 내지 제 n 출력 회로(330-1, 330-2, 330-n)의 로컬 보정 회로들(331-1, 331-2, 331-n)은 상기 리셋 신호(RST)에 기초하여 상기 제 1 내지 제 n 로컬 보정 신호(LCF1<1:4>, LCF2<1:4>, LCFn<1:4>)를 각각 초기화시킬 수 있다. 이후, 상기 글로벌 듀티 보정 회로(321)에 의해 상기 상기 제 2 클럭 신호(CLK2)의 위상 및/또는 듀티 비가 보정되면, 상기 제 1 내지 제 n 출력 회로(330-1, 330-2, 330-n)로부터 출력되는 출력 데이터(DQ1<1:m>, DQ2<1:m>, DQn<1:m>)는 일정한 듀레이션을 가질 수 있다. 본 발명의 실시예에 따른 반도체 장치(300)는 각각의 출력 회로에서 개별적으로 로컬 듀티 보정 동작을 수행하여 출력 회로의 특성에 따라 클럭 신호의 위상 및 듀티 비가 변화되는 것을 보상할 수 있다. 상기 반도체 장치는 출력 회로들의 과반에서 클럭 신호의 위상 및 듀티 비가 변화되는 것이 감지되면, 상기 출력 회로들로 클럭 신호를 제공하는 글로벌 듀티 보정 회로에서 글로벌 듀티 보정 동작이 수행되도록 할 수 있다. 따라서, 각각의 출력 회로가 개별적으로 로컬 변동을 보상하는 로컬 듀티 보정 동작을 수행하면서, 필요한 경우에만 글로벌 듀티 보정 동작을 수행하도록 하여 로컬 듀티 보정 동작을 수행하는 출력 회로의 개수를 감소시키고, 듀티 보정 동작의 효율을 증가시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (19)
- 내부 클럭 신호에 기초하여 적어도 제 1 클럭 신호 및 제 2 클럭 신호를 출력하고, 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 클럭 신호 중 적어도 하나의 출력 타이밍을 조절하는 글로벌 듀티 보정 동작을 수행하는 글로벌 듀티 보정 회로; 및
상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 제 1 및 제 2 클럭 신호에 각각 동기된 제 1 정렬 신호 및 제 2 정렬 신호 중 적어도 하나를 가변 지연시켜 로컬 듀티 보정 동작을 수행하고, 상기 로컬 듀티 보정 동작 횟수를 카운팅하여 상기 로컬 보정 신호를 생성하는 로컬 듀티 보정 회로를 포함하는 듀티 보정 장치. - 제 1 항에 있어서,
상기 글로벌 듀티 보정 회로는 상기 글로벌 듀티 보정 동작을 수행한 후 리셋 신호를 생성하고,
상기 로컬 듀티 보정 회로는 상기 리셋 신호에 기초하여 상기 로컬 보정 신호를 초기화시키는 듀티 보정 장치. - 제 1 항에 있어서,
상기 로컬 듀티 보정 회로는, 상기 로컬 듀티 보정 횟수가 임계 값에 도달했을 때 상기 로컬 보정 신호를 인에이블시키는 듀티 보정 장치. - 제 1 항에 있어서,
상기 로컬 듀티 보정 회로는, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 위상 보정 신호를 생성하고, 상기 위상 보정 신호의 생성 횟수를 카운팅하여 상기 로컬 보정 신호를 생성하는 듀티 보정 장치. - 로컬 듀티 보정 회로에 의해 제 1 클럭 신호 및 제 2 클럭 신호의 위상을 감지하여 상기 제 1 및 제 2 클럭 신호에 각각 동기된 제 1 정렬 신호 및 제 2 정렬 신호를 가변 지연시켜 로컬 듀티 보정 동작을 수행하는 단계;
상기 로컬 듀티 보정 회로에 의해 상기 로컬 듀티 보정 동작이 수행된 횟수가 임계 값에 도달했을 때 로컬 보정 신호를 글로벌 듀티 보정 회로로 제공하는 단계; 및
상기 글로벌 듀티 보정 회로에 의해 상기 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 클럭 신호에 대한 글로벌 듀티 보정 동작을 수행하는 단계를 포함하는 듀티 보정 방법. - 제 5 항에 있어서,
상기 로컬 듀티 보정을 수행하는 단계는, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 위상 보정 신호를 생성하는 단계; 및
상기 위상 보정 신호에 기초하여 상기 제 1 및 제 2 정렬 신호 중 적어도 하나를 가변 지연시키는 단계를 포함하는 듀티 보정 방법. - 제 5 항에 있어서,
상기 로컬 보정 신호를 글로벌 듀티 보정 회로로 제공하는 단계는, 상기 위상 보정 신호의 생성 횟수를 카운팅하는 단계; 및
상기 위상 보정 신호의 생성 횟수가 상기 임계 값에 도달했을 때, 상기 로컬 보정 신호를 인에이블시키는 단계를 포함하는 듀티 보정 방법. - 제 5 항에 있어서,
상기 글로벌 듀티 보정 동작을 수행하는 단계는, 상기 로컬 보정 신호에 기초하여 지연 제어 신호를 생성하는 단계; 및
상기 지연 제어 신호에 기초하여 상기 제 1 및 제 2 클럭 신호 중 적어도 하나를 가변 지연시키는 단계를 포함하는 듀티 보정 방법. - 제 5 항에 있어서,
상기 글로벌 듀티 보정 동작을 수행하는 단계 이후에, 상기 글로벌 듀티 보정 회로에 의해 리셋 신호를 생성하는 단계; 및
상기 로컬 듀티 보정 회로에 의해, 상기 리셋 신호에 기초하여 상기 로컬 보정 신호를 초기화시키는 단계를 더 포함하는 듀티 보정 방법. - 기준 클럭 신호에 대한 지연 고정 동작을 수행하여 지연 클럭 신호를 생성하는 클럭 생성 회로;
상기 지연 클럭 신호에 기초하여 적어도 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 적어도 제 1 로컬 보정 신호 및 제 2 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 클럭 신호 중 적어도 하나의 출력 타이밍을 조절하는 클럭 분배 네트워크;
복수의 제 1 데이터 신호를 상기 제 1 및 제 2 클럭 신호에 동기시켜 복수의 제 1 정렬 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 복수의 제 1 정렬 신호 중 적어도 하나를 가변 지연시켜며, 상기 복수의 제 1 정렬 신호 중 적어도 하나를 가변 지연시킨 횟수를 카운팅하여 상기 제 1 로컬 보정 신호를 생성하는 제 1 출력 회로; 및
복수의 제 2 데이터 신호를 상기 제 1 및 제 2 클럭 신호에 동기시켜 복수의 제 2 정렬 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 복수의 제 2 정렬 신호 중 적어도 하나를 가변 지연시켜며, 상기 복수의 제 2 정렬 신호 중 적어도 하나를 가변 지연시킨 횟수를 카운팅하여 상기 제 2 로컬 보정 신호를 생성하는 제 2 출력 회로를 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 클럭 분배 네트워크는, 상기 내부 클럭 신호의 주파수를 분주하여 상기 제 1 및 제 2 분주 클럭 신호를 생성하는 클럭 분주 회로; 및
상기 제 1 및 제 2 로컬 보정 신호에 기초하여 상기 제 1 및 제 2 분주 클럭 신호를 가변 지연시켜 상기 제 1 및 제 2 클럭 신호를 생성하는 글로벌 듀티 보정 회로를 포함하는 반도체 장치. - 제 11 항에 있어서,
상기 글로벌 듀티 보정 회로는, 상기 제 1 및 제 2 로컬 보정 신호 중에서 상기 제 1 클럭 신호와 관련된 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 1 클럭 신호의 지연 시간을 변화시키고, 상기 제 1 및 제 2 로컬 보정 신호 중에서 상기 제 2 클럭 신호와 관련된 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 2 클럭 신호의 지연 시간을 변화시키는 반도체 장치. - 제 11 항에 있어서,
상기 글로벌 듀티 보정 회로는, 상기 제 1 로컬 보정 신호 및 상기 제 2 로컬 보정 신호에 기초하여 제 1 지연 제어 신호 및 제 2 지연 제어 신호를 생성하는 글로벌 듀티 제어 회로; 및
상기 제 1 지연 제어 신호에 기초하여 상기 제 1 분주 클럭 신호를 가변 지연시켜 상기 제 1 클럭 신호를 생성하고, 상기 제 2 지연 제어 신호에 기초하여 상기 제 2 분주 클럭 신호를 가변 지연시켜 상기 제 2 클럭 신호를 생성하는 가변 지연 회로를 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 글로벌 듀티 제어 회로는, 상기 제 1 및 제 2 로컬 보정 신호의 제 1 비트의 과반이 인에이블되었을 때 제 1 글로벌 보정 신호를 인에이블시켜 상기 제 1 지연 제어 신호의 로직 값을 변화시키고, 상기 제 1 및 제 2 로컬 보정 신호의 제 2 비트의 과반이 인에이블되었을 때 제 2 글로벌 보정 신호를 인에이블시켜 상기 제 2 지연 제어 신호의 로직 값을 변화시키는 듀티 제어 신호 생성 회로; 및
상기 제 1 글로벌 보정 신호, 상기 제 2 글로벌 보정 신호 및 동작 정보 신호에 기초하여 리셋 신호를 생성하는 리셋 신호 생성 회로를 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 제 1 출력 회로는, 상기 복수의 제 1 데이터 신호를 상기 제 1 및 제 2 클럭 신호에 동기시켜 상기 복수의 제 1 정렬 데이터 신호를 출력하는 데이터 정렬 회로; 및
상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 복수의 제 1 정렬 데이터 신호 중 적어도 하나를 지연시키며, 상기 적어도 하나를 지연시킨 횟수를 카운팅하여 상기 제 1 로컬 보정 신호를 생성하는 로컬 듀티 보정 회로를 포함하는 반도체 장치. - 제 15 항에 있어서,
상기 로컬 듀티 보정 회로는, 상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 위상 보정 신호를 생성하는 듀티 감지 회로;
상기 위상 보정 신호에 기초하여 상기 복수의 제 1 정렬 데이터 신호를 가변 지연시켜 제 1 출력 데이터를 생성하는 데이터 보정 회로; 및
상기 위상 보정 신호에 기초하여 상기 제 1 로컬 보정 신호를 생성하고, 리셋 신호에 기초하여 상기 제 1 로컬 보정 신호를 초기화시키는 로컬 듀티 제어 회로를 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 제 2 출력 회로는, 상기 복수의 제 2 데이터 신호를 상기 제 1 및 제 2 클럭 신호에 동기시켜 상기 복수의 제 2 정렬 데이터 신호를 출력하는 데이터 정렬 회로; 및
상기 제 1 및 제 2 클럭 신호의 위상을 감지하여 상기 복수의 제 2 정렬 데이터 신호 중 적어도 하나를 지연시키며, 상기 적어도 하나를 지연시킨 횟수를 카운팅하여 상기 제 2 로컬 보정 신호를 생성하는 로컬 듀티 보정 회로를 포함하는 반도체 장치. - 내부 클럭 신호에 기초하여 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호와 관련된 복수의 로컬 보정 신호의 과반이 인에이블되었을 때 상기 제 1 및 제 2 클럭 신호에 대해 글로벌 듀티 보정 동작을 수행하는 글로벌 듀티 보정 회로; 및
상기 제 1 및 제 2 클럭 신호에 동기하여 복수의 출력 데이터를 각각 출력하고, 상기 제 1 및 제 2 클럭 신호에 위상을 감지하여 상기 복수의 출력 데이터가 출력되는 시점을 각각 조절하며, 상기 복수의 출력 데이터가 출력되는 시점이 조절된 횟수가 임계 값에 도달했을 때 상기 복수의 로컬 보정 신호를 각각 인에이블시키는 복수의 로컬 듀티 보정 회로를 포함하는 반도체 장치. - 제 18 항에 있어서,
상기 글로벌 듀티 보정 회로는 상기 글로벌 듀티 보정 동작을 수행한 후 리셋 신호를 생성하고,
상기 복수의 로컬 듀티 보정 회로는 상기 리셋 신호에 기초하여 상기 복수의 로컬 보정 신호를 각각 초기화시키는 반도체 장치.
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