KR101068567B1

KR101068567B1 - 데이터 출력 회로

Info

Publication number: KR101068567B1
Application number: KR1020100017980A
Authority: KR
Inventors: 정진일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2011-09-30
Also published as: US20130300480A1; US8736330B2; KR20110098389A; US20110210773A1; US8508272B2

Abstract

본 발명은 지터 특성이 향상된 데이터 출력회로에 관한 것으로서, 본 발명에 따른 출력회로는, 데이터스트로브신호의 기초가 되는 출력클럭의 듀티비를 보정하기 때문에, 상기 출력회로가 출력하는 데이터 스트로부 신호 및 데이터가 지터특성이 향상되고, 데이터 마진이 확보되는 효과를 제공한다. 이를 위해 본 발명은 제1 내부클럭의 듀티비 보정 동작이 종료되면 상기 보정 인에이블 신호를 출력하는 지연고정루프; 상기 보정 인에이블 신호가 활성화 되면, 상기 제1 내부클럭의 듀티비를 보정하여 출력클럭으로 출력하는 듀티비 보정회로 및 상기 출력클럭의 듀티비를 감지하여 듀티비 감지신호를 생성하여 상기 듀티비 보정회로로 출력하고, 상기 출력클럭에 응답해 데이터스트로브신호를 출력하는 출력부를 포함한다.

Description

데이터 출력 회로{DATA OUTPUT CIRCUIT}

본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 출력클럭의 듀티비를 보정하기 위한 데이터 출력 회로에 관한 것이다.

동기식(synchronous) 반도체 메모리 장치는 외부에서 주어지는 클럭과 동기되어 동작한다. 특히 DDR(double data rate) 동기식 메모리 장치는 외부에서 입력되는 클럭의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기되어 한 클럭 주기 동안 연속적으로 두 비트의 데이터를 처리한다. 상기 DDR 동기식 메모리 장치는 데이터 입출력의 정확한 타이밍을 구현하기 위하여, 지연고정루프를 사용한다.

한편 상기 동기식 반도체 메모리 장치에서 클럭의 듀티비가 정확하게 제어되는 것은 매우 중요하다. 클럭의 듀티비가 정확하게 제어되지 않으면 데이터의 마진이 확보되지 않아 데이터가 왜곡될 수 있다.

듀티비는 클럭의 한 주기 동안 하이레벨 구간이 점유하는 시간과 로우레벨 구간이 점유하는 시간의 비를 의미한다. 예를 들어 예를들어 50:50의 듀티비는 1클럭 주기동안 하이레벨 구간과 로우레벨 구간이 각각 점유하는 시간이 동일하다는 것을 의미한다.

도 1은 종래의 데이터 출력회로의 구성도이다.

도 1에 도시된 바와 같이, 종래의 데이터 출력회로는 지연고정루프(110), 리피터(130), 출력제어부(170) 및 출력부(190)를 포함한다.

상기 지연고정루프(110)는 외부클럭(CLK)과 내부클럭의 위상을 비교하고, 상기 내부클럭의 위상을 외부클럭(CLK)과 일치시키고, 상기 내부클럭의 듀티비를 예를들어, 50:50으로 보정하여 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)으로 출력한다.

상기 리피터(130)는 상기 지연고정루프(110)에서 출력되는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 왜곡을 제거하여 출력클럭(RCLK_DO, FCLK_DO)으로 출력한다.

상기 출력부(190)는 데이터 출력부(193) 및 데이터스트로브신호출력부(191)를 포함하고, 출력클럭(RCLK_DO, FCLK_DO)에 응답하여 데이터 스트로브 신호(DQS, DQSB) 및 데이터(DQ)를 출력한다. 상기 데이터스트로브신호출력부(191)는 상기 출력클럭(RCLK_DO, FCLK_DO)를 이용하여 데이터 스트로브신호(DQS,DQSB)를 생성하고 이를 예를들어, 메모리 컨트롤러(미도시)로 출력한다. 상기 데이터 출력부(193)는 상기 상기 출력클럭(RCLK_DO, FCLK_DO) 및 데이터 스트로브 신호(DQS, DQSB)에 응답하여, 데이터(DQ)를 메모리 컨트롤러(미도시)로 출력한다.

상기 데이터 출력부(193) 및 데이터 스트로브신호 출력부(191) 각각은 출력클럭(RCLK_DO, FCLK_DO)에 응답하여 데이터(DQ) 및 데이터 스트로브신호(DQS, DQSB)를 출력하므로, 상기 데이터(DQ) 및 데이터 스트로브신호(DQS, DQSB)의 위상은 서로 일치한다. 상기 메모리 컨트롤러는 상기 데이터 스트로브신호 출력부(191)으로부터 출력된 데이터 스트로브신호(DQS, DQSB)에 기초하여 데이터 출력부(193)으로부터 출력된 데이터(DQ)를 수신한다.

상기 출력 제어부(170)는 반도체 메모리 장치의 동작(예를 들면, 읽기동작)을 나타내는 클럭인에이블신호(CKEN)에 응답해 상기 출력부(190) 및 리피터(130)를 제어한다.

도 2은 도 1에 도시된 지연고정루프(110)회로의 구성도이다.

상기 지연고정루프(110)는 위상비교부(201), 지연조절부(203), 레플리카 모델부(205) 및 듀티비 보정부(207)를 포함한다.

상기 위상비교부(201)는 상기 외부클럭(CLK)과 상기 반도체 메모리 장치 내부의 클럭 지연을 모델링하는 상기 레플리카 모델부(205)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교하고, 상기 외부클럭(CLK)과 피드백클럭(FB_CLK)의 위상차를 나타내는 비교신호(CMP)를 지연조절부(203)로 출력한다.

상기 지연조절부(203)는 상기 비교신호(CMP)에 응답해 상기 외부클럭(CLK)과 상기 피드백클럭(FB_CLK)의 위상이 일치하도록 외부클럭(CLK)을 제1지연량(DD_1, 도 3에 도시됨)만큼 지연시켜 지연클럭(CLK_DD)을 출력한다. 상기 지연클럭(CLK_DD)은 상기 듀티비 보정부(207)에 의해 듀티비가 보정된 후 레플리카 모델부(205)로 입력된다.

결국 상기의 과정들을 통하여, 상기 레플리카 모델부(205)로부터 출력되는 피드백클럭(FB_CLK)은 지연조절부(203)에 의한 지연 및 레플리카 모델부(205)에 의한 지연이 반영되어 외부클럭(CLK)과 위상이 일치된다. 이 때 상기 지연조절부(203)에 의한 지연이 반영된 지연클럭(CLK_DD)은 지연 고정(락킹)된다.

상기 듀티비 보정부(207)는 보정부(209) 및 감지부(211)를 포함한다.

상기 감지부(211)는 상기 보정부(209)가 출력하는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비를 감지해 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비를 나타내는 감지신호(DCC, DCCB)를 생성한다.

상기 보정부(209)는 상기 감지신호(DCC, DCCB)에 응답해 상기 지연조절부(203)가 출력하는 상기 지연클럭(CLK_DD)의 듀티비를 보정하여, 서로 위상이 반대이면서 듀티비가 예를들어 50:50으로 보정된 제1 내부클럭(RCLK_DLL, FCLK_DLL)을 출력한다.

하지만 상기 듀티비 보정부(209)가 보정할 수 있는 듀티비 보정범위보다 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비가 더 많이 틀어져 있는 경우, 종래의 지연고정루프(110)는 듀티비가 완벽히 예를들어 50:50으로 보정되지 않은 제1 내부클럭(RCLK_DLL, FCLK_DLL)을 출력하였다. 그리고 종래의 데이터 출력회로는 상기 듀티비가 완벽히 보정되지 않은 제1 내부클럭(RCLK_DLL, FCLK_DLL)을 데이터를 출력하기 위한 출력클럭(RCLK_DO, FCLK_DO)으로 사용하여, 결국, 데이터 출력부(190)가 듀티비가 왜곡된 데이터 스트로브신호에 기초하여 데이터를 출력함으로써 데이터 마진이 줄어들어 반도체 메모리 장치로 출력되는 데이터가 왜곡되는 문제가 있었다.

또한 하지만 상기 보정부(209)가 제1 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 완벽히 보정했다고 하더라도, 상기 제1 내부클럭(RCLK_DLL, FCLK_DLL) 다양한 내부회로들을 거치는 동안 외부잡음, 전송라인 왜곡 또는 PVT 변동에 의해 듀티비가 틀어질 가능성이 있어, 데이터 마진이 줄어들어 반도체 메모리 장치로 출력되는 데이터가 왜곡되는 문제가 있었다.

도 3는 도 1의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도이다.

상기 지연고정루프(110)는 외부클럭(CLK)을 제1지연량(DD_1)만큼 지연시켜 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)을 생성한다. 상기 외부클럭(CLK)의 듀티비는 예를들어 50:50이 되지 않지만, 제1 내부클럭(RCLK_DLL1, FCLK_DLL)1는 듀티비 보정부(207)에 의해 듀티비가 예를들어 50:50으로 보정된다.

그러나 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)이 리피터(130)를 포함한 여러 내부회로들을 거치는 동안 외부잡음, 전송라인 왜곡 또는 PVT 변동에 의해 듀티비가 틀어지게 된다. 이때, 상기 데이터 출력회로는 듀티비가 왜곡된 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)을 출력클럭(FLCK_DO, RCLK_DO)으로 사용하게된다. 따라서, 상기 출력부(190)는 상기 듀티비가 왜곡된 출력클럭(FLCK_DO, RCLK_DO)의 라이징 에지에 응답해 데이터(DQ)를 출력하기 때문에, 데이터 마진이 감소되어 지터(jitter) 특성이 나빠져 외부 데이터(DQ)가 왜곡될 수 있는 문제가 있다.

결국, 종래의 데이터 출력회로는, 데이터 출력부(190)가 듀티비가 왜곡된 데이터 스트로브신호에 기초하여 데이터를 출력함으로써 데이터 마진이 줄어들어, 반도체 메모리 장치로 출력되는 데이터가 왜곡되는 문제를 야기했다.

본 발명은 지터 특성이 향상되고 데이터 마진이 확보되는 데이터 출력회로를 제공한다.

본 발명은 데이터스트로브신호(DQS, DQSB)의 기초가 되는 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 보정하기 때문에, 상기 출력회로가 출력하는 데이터 및 데이터스트로브 신호가 지터특성이 향상되고, 데이터 마진이 확보된다.

본 발명은 데이터 출력회로에 포함된 지연고정루프에서 출력되는 내부클럭의 듀티비가 맞지 않더라도, 듀티비가 맞는 데이터 스트로브신호에 기초하여 데이터를 출력할 수 있는 데이터 출력회로를 제공한다.

본 발명의 일 실시 예에 따른 데이터 출력회로는 제1 내부클럭의 듀티비 보정 동작이 종료되면 보정 인에이블 신호를 출력하는 지연고정루프; 상기 보정 인에이블 신호에 응답하여, 상기 제1 내부클럭의 듀티비를 듀티비 감지신호를 이용하여 보정하고, 이를 출력클럭으로 출력하는 듀티비 보정회로; 및 상기 출력클럭의 듀티비를 감지하여 상기 듀티비 감지신호를 생성하여 상기 듀티비 보정회로로 출력하고, 상기 출력클럭에 응답해 데이터스트로브신호를 출력하는 출력부 를 포함하는 데이터 출력회로를 제공한다.

또한 본 발명의 일 실시 예에 따른 데이터 출력방법은 제1 내부클럭의 듀티비 보정 동작을 종료하면 상기 제1 내부클럭을 출력클럭으로 출력함과 동시에 보정 인에이블 신호를 출력하는 단계; 클럭인에이블 신호(CKE)에 응답하여, 상기 출력클럭의 듀티비를 감지하여 듀티비 감지신호를 생성하는 단계; 및 상기 보정 인에이블 신호에 응답하여, 상기 듀티비 감지신호에 따른 듀티비 보정코드를 생성하는 단계; 및 상기 생성된 듀티비 보정코드에 응답해 상기 출력클럭의 듀티비를 보정하는 단계를 포함한다.

본 발명의 일 실시 예에 따른 데이터 출력회로는 내부클럭이 지연고정루프에서 듀티비가 보정되어 출력된 이후부터 출력부에 입력되기까지 발생할 수 있는 듀티비 왜곡을 보정할 수 있으므로 데이터의 마진이 확보되고 데이터 출력회로의 지터특성이 향상된다.

또한 본 발명의 일 실시 예에 따른 데이터 출력회로에 포함되는 지연고정루프에서 출력되는 내부클럭의 듀티비가 맞지 않더라도, 듀티비가 맞는 데이터 스트로브신호에 기초하여 데이터를 출력할 수 있다.

또한 본 발명의 일 실시 예에 따른 데이터 출력회로는 내부클럭이 지연고정루프에서 듀티비가 보정되어 출력된 이후부터 출력부에 입력되기까지 발생할 수 있는 내부클럭의 듀티비 왜곡을 보정할 수 있으므로 데이터의 마진이 확보되고 데이터 출력회로의 지터특성이 향상된다.

삭제

도 1은 종래의 데이터 출력회로의 구성도,
도 2은 도 1의 데이터 출력회로에 포함된 지연고정루프의 구성도,
도 3는 도 1의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도,
도 4은 본 발명의 일실시예에 따른 데이터 출력회로의 구성도,
도 5은 도 4의 데이터 출력회로에 포함된 지연고정루프의 구성도,
도 6은 도 4의 데이터 출력회로에 포함된 데이터 스트로브신호 출력부의 구성도,
도 7은 도 4의 데이터 출력회로에 포함된 듀티비 제어부의 구성도,
도 8은 도 4의 데이터 출력회로에 포함된 듀티비 보정부의 구성도,
도 9는 도 8의 듀티비 보정부에 포함된 지연부의 구성도,
도 10은 도 4의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시 예에 따른 데이터 출력회로의 구성도이다.

도 4에 도시된 바와 같이, 본 발명에 따른 데이터 출력회로는 지연고정루프(410), 듀티비 보정부(450), 출력제어부(470), 듀티비 제어부(480) 및 출력부(490)를 포함한다.

상기 지연고정루프(410)는 외부클럭(CLK)과 내부클럭의 위상을 비교하여 상기 내부클럭의 위상을 상기 외부클럭(CLK)의 위상과 일치시키고, 듀티비를 예를들어 50:50으로 보정하여 이를 제1 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)으로 출력한다.

그리고, 본 발명의 지연고정루프(410)는 보정 인에이블 신호(DCC_LOCK)를 상기 듀티비 제어부(480)로 출력한다.

상기 보정 인에이블 신호(DCC_LOCK)는 상기 지연고정루프(410)의 듀티비 보정동작의 종료를 나타내는 신호이다. 상기 보정 인에이블 신호(DCC_LOCK)가 활성화 되는 경우(즉, 상기 지연고정루프(410)의 듀티비 보정동작이 종료되는 경우)에 대해 구체적으로 살펴보기로 한다. 상기 보정 인에이블 신호(DCC_LOCK)는 상기 내부클럭의 듀티비 왜곡정도가 상기 지연고정루프(410)의 듀티비 보정범위를 넘게되어, 상기 지연고정루프(410)가 듀티비 보정동작을 멈춘 경우에 활성화된다. 이 경우, 상기 지연고정루프(410)는 듀티비가 보정되지 않은 내부클럭을 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)으로 출력한다. 그리고 상기 보정 인에이블 신호(DCC_LOCK)는 상기 지연고정루프(410)가 상기 내부클럭의 듀티비를 예를들어 50:50으로 보정동작을 종료한 경우에도 활성화된다. 이 경우, 상기 지연고정루프(410)는 듀티비가 보정된 내부클럭을 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)으로 출력한다.

상기 듀티비 보정부(450)는 상기 듀티비 제어부(480)로부터 출력되는 듀티비 보정코드(DLY_CODE<0:1>)에 응답하여, 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 예를들어 50:50으로 보정하여 출력한다.

그리고 본 발명에서는, 도시하지는 않았지만, 상기 지연고정루프(410)에서 출력되는 1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 신호왜곡을 제거하기 위해 리피터(미도시)를 더 포함할 수도 있다.

상기 출력부(490)는 데이터 출력부(493) 및 데이터스트로브신호출력부(491)를 포함하고, 상기 출력클럭(RCLK_DO, FCLK_DO)를 이용하여, 데이터 스트로브 신호(DQS, DQSB)를 생성하고, 이에 응답하여, 데이터(DQ)를 출력한다.

상기 데이터스트로브신호출력부(491)는 상기 출력클럭(RCLK_DO, FCLK_DO)를 이용하여 데이터 스트로브신호(DQS, DQSB)를 생성하고 이를 메모리 컨트롤러(미도시)로 출력한다. 상기 데이터 스트로브신호 출력부(491)는 반도체 메모리 장치의 동작모드에 따라 데이터를 출력하기 위해 상기 출력제어부(470)로부터 클럭인에이블신호(CKEN)을 수신한다.

그리고 상기 데이터 스트로브신호 출력부(491)는 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 감지하고, 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)를 생성하여 상기 듀티비 제어부(480)로 출력한다.

상기 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)는 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비의 보정방향을 나타내는 신호이다.

이와 같이, 본 발명은 데이터스트로브신호출력부(491)가 데이터 스트로브 신호(DQS, DQSB)를 출력하기 직전에, 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 감지하기 때문에 듀티비가 보정된 출력클럭(RCLK_DO, FCLK_DO)에 기초하여, 데이터 스트로브 신호(DQS, DQSB)를 출력할 수 있다.

상기 데이터 출력부(493)는 상기 출력클럭(RCLK_DO, FCLK_DO) 및 데이터 스트로브 신호(DQS, DQSB)에 응답하여, 데이터(DQ)를 메모리 컨트롤러(미도시)로 출력한다.

상기 데이터 출력부(493) 및 데이터 스트로브신호 출력부(491) 각각은 출력클럭(RCLK_DO, FCLK_DO)에 응답하여 데이터(DQ) 및 데이터 스트로브신호(DQS, DQSB)를 출력하므로, 상기 데이터(DQ) 및 데이터 스트로브신호(DQS, DQSB)의 위상은 서로 일치한다. 상기 메모리 컨트롤러는 상기 데이터 스트로브신호 출력부(191)으로부터 출력된 데이터 스트로브신호(DQS, DQSB)에 기초하여 데이터 출력부(193)으로부터 출력된 데이터(DQ)를 수신한다.

상기 듀티비 제어부(480)는 상기 활성화되는 보정 인에이블 신호(DCC_LOCK)에 응답하여 인에이블 된다. 그리고 상기 듀티비 제어부(480)는 상기 데이터스트로브신호출력부(491)로부터 수신한 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)을 이용하여, 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 보정하기 위한 듀티비 보정코드(DLY_CODE<0:1>)를 생성하여 듀티비 보정부(450)로 출력한다.

그리고 상기 듀티비 보정코드(DLY_CODE<0:1>)를 수신한 듀티비 보정부(450)는 상기 듀티비 보정코드(DLY_CODE<0:1>)에 응답하여 출력클럭(RCLK_DO, FCLK_DO)의 하이레벨 구간의 폭을 증가시킬지 로우레벨 구간의 폭을 증가시킬지 결정하여, 듀티비를 예를들어 50:50으로 보정한다.

출력 제어부(470)는 반도체 메모리 장치의 동작(예를 들면, 읽기동작)에 따른 클럭인에이블신호(CKEN)에 응답해 상기 출력부(490) 및 리피터(430)를 제어한다.

정리하면, 본 발명에 따른 데이터 출력회로는 데이터스트로브신호(DQS,DQSB)의 출력 직전의 출력클럭(RCLK_DO, FCLK_DO)의 듀티비 왜곡을 보정함으로써 데이터 마진이 확보되고 지터특성이 향상된다.

도 5은 도 4의 데이터 출력회로에 포함된 지연고정루프(410)의 구성도이다.

상기 지연고정루프(410)는 위상비교부(501), 지연조절부(503), 레플리카 모델부(505) 및 듀티비 보정부(507)를 포함한다.

상기 위상비교부(501)는 외부클럭(CLK)과 반도체 메모리 장치 내부의 클럭 지연성분을 모델링한 레플리카 모델부(505)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교한다. 그리고 상기 위상비교부(501)는 상기 외부클럭(CLK)과 피드백클럭(FB_CLK)의 위상차를 나타내는 비교신호(CMP)를 지연조절부(503)로 출력한다.

상기 지연조절부(503)는 상기 비교신호(CMP)에 응답해 외부클럭(CLK)과 피드백클럭(FB_CLK)의 위상이 일치하도록 외부클럭(CLK)을 제1지연량(DD_1, 도 9에 도시됨)만큼 지연시켜 지연클럭(CLK_DD)을 출력한다. 상기 지연클럭(CLK_DD)은 듀티비 보정부(507)에 의해 듀티비가 보정된 후 레플리카 모델부(505)로 입력된다.

결국 상기의 과정들을 통해, 레플리카 모델부(505)로부터 출력되는 피드백클럭(FB_CLK)은 지연조절부(503)에 의한 지연 및 레플릭카 모델부(505)에 의한 지연이 반영되어 외부클럭(CLK)과 위상이 일치되며, 이 때 지연조절부(503)에 의한 지연이 반영된 지연클럭(CLK_DD)은 지연 고정 즉, 락킹(locking)된다.

상기 듀티비 보정부(507)는 보정부(509), 감지부(511) 및 보정 인에이블신호 출력부(513)으로 구성된다.

상기 감지부(511)은 상기 보정부(509)로부터 출력되는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비를 감지해 제1 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비를 나타내는 감지신호(DCC, DCCB)를 생성한다.

상기 보정부(509)은 상기 감지신호(DCC, DCCB)에 응답해 지연조절부(503)가 출력하는 지연클럭(CLK_DD)의 듀티비를 보정하여 위상이 서로 반대이고 듀티비가 보정된 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)을 출력한다.

그리고 상기 보정 인에이블신호 출력부(513)은 보정 인에이블 신호(DCC_LOCK)를 출력한다. 상기 보정 인에이블 신호(DCC_LOCK)는 상기 지연고정루프(410)의 듀티비 보정동작의 종료를 나타내는 신호이다. 상기 보정 인에이블 신호(DCC_LOCK)가 출력되는 경우(즉, 상기 지연고정루프(410)의 듀티비 보정동작이 종료되는 경우)에 대해 구체적으로 살펴보기로 한다. 상기 보정 인에이블 신호(DCC_LOCK)는 상기 내부클럭의 듀티비 왜곡정도가 상기 지연고정루프(410)의 듀티비 보정범위를 초과하여, 상기 지연고정루프(410)가 듀티비 보정동작을 종료한 경우에 활성화된다. 이 경우, 상기 지연고정루프(410)는 듀티비가 보정되지 않은 내부클럭을 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)으로 출력한다. 그리고 상기 보정 인에이블 신호(DCC_LOCK)는 상기 지연고정루프(410)가 상기 내부클럭의 듀티비를 예를 들어 50:50으로 보정을 하여, 보정동작을 종료한 경우에도 활성화된다. 이 경우, 상기 지연고정루프(410)는 듀티비가 보정된 내부클럭을 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)으로 출력한다.

도 6은 도 4의 출력부(490)에 포함된 데이터 스트로브신호 출력부(491)의 구성도이다.

도 6을 참조하면, 본 발명의 데이터 스트로브신호 출력부(491)는 듀티비 감지부(497) 및 드라이브부(499)를 포함한다.

상기 듀티비 감지부(497)는 클럭인에이블신호(CKEN)에 의해 인에이블되어, 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 감지하고, 감지결과를 나타내는 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)를 생성한다.

상기 듀티비 감지부(497)는 상기 출력클럭(RCLK_DO,FCLK_DO)의 듀티비가 예를들어 50:50인 경우, 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)를 "0,1" 또는 "1,0"으로 출력한다. 그리고, 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨구간이 로우레벨의 구간보다 큰 경우, 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)를 "1,1"로 출력한다. 그리고, 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨구간이 로우레벨의 구간보다 작은 경우, 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)를 "0,0"로 출력한다.

상기 드라이브부(499)는 상기 출력클럭(RCLK_DO, FCLK_DO)을 구동하여 데이터 스트로브신호(DQS, DQSB)로 출력한다.

이와 같이, 본 발명에 따른 데이터 출력회로는 출력부(490)에서 데이터 및 데이터 스트로부 신호(DQS,DQSB)가 외부로 출력되기 직전에 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 감지함으로써, 데이터 스트로브 신호 및 데이터의 마진이 확보되고 지터특성을 향상시킬 수 있다.

도 7은 도 4의 데이터 출력회로에 포함된 듀티비 제어부(480)의 구성도이다.

도 7을 참조하면, 상기 듀티비 제어부(480)는 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB), 래치 인에이에블 신호(DOUT_P) 및 보정 인에이블 신호(DCC_LOCK)를 수신하여, 보정 인에이블 신호(DCC_LOCK) 및 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)에 따른 듀티비 보정코드(DLY_CODE<0:1>)를 생성한다.

이를 위해 상기 듀티비 제어부(480)는 도 7에 도시된 바와 같이, 데이터 플립플롭(D-Flip Flop)으로 구현될 수 있으며, 듀티비 제어부(480)의 동작은 하기 표 1을 참조하여 설명하기로 한다.

듀티비락킹신호	듀티비감지신호		듀티비 보정코드
DCC_LOCK	DUTYUP_DQS	DUTYUP_DQSB	DLY_CODE<0:1>
0	-	-	<1:0>: DLY_CODE_INT
1	0	0	<1:1>
1	0	1	<0:1>
1	1	0	<1:0>
1	1	1	<0:0>

상기 듀티비 제어부(480)는 보정 인에이블 신호(DCC_LOCK)가 활성화되면, 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)에 따른 듀티비 보정코드(DLY_CODE<0:1>)를 생성한다. 그리고 상기 듀티비 제어부(480)는 보정 인에이블 신호(DCC_LOCK)가 비활성화되는 경우, 듀티비 보정코드(DLY_CODE<0:1>)의 초기화코드(DLY_CODE_INT) "<1:0>"을 생성한다.

상기 듀티비 제어부(480)는 상기 듀티비 감지부(497)에서 수신된 "0,1" 또는 "1,0"의 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)에 응답하여, 듀티비 보정코드(DLY_CODE<0:1>)를 "<0:1>" 또는 "<1:0>"로 출력한다. 상기 "<0:1>" 또는 "<1:0>"의 듀티비 보정코드(DLY_CODE<0:1>)는 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비가 예를 들어 50:50으로 이미 맞춰진 상태이기 때문에, 듀티비 제어부(450)가 더 이상의 듀티비를 보정할 필요가 없음을 나타낸다.

상기 듀티비 감지부(497)에서 수신된 "1,1" 의 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQSB)에 응답하여 상기 듀티비 제어부(480)는 듀티비 보정코드(DLY_CODE<0:1>)를 "<0:0>"으로 출력한다. 상기 "<0:0>"의 듀티비 보정코드(DLY_CODE<0:1>)는 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨구간이 로우레벨의 구간보다 크기 때문에, 듀티비 제어부(450)가 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨 구간을 감소시켜 듀티비를 예를들어 50:50으로 보정해야 함을 나타낸다.

상기 듀티비 감지부(497)에서 수신된 "0,0" 의 듀티비 감지신호(DUTYUP_DQS, DUTYUP_DQS)에 응답하여 상기 듀티비 제어부(480)는 듀티비 보정코드(DLY_CODE<0:1>)를 "<1:1>"로 출력한다. 상기 "<1:1>"의 듀티비 보정코드(DLY_CODE<0:1>)는 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨구간이 로우레벨의 구간보다 작기 때문에, 듀티비 제어부(450)가 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨 구간을 증가시켜 듀티비를 예를들어 50:50으로 보정해야 함을 나타낸다.

도 8은 본 발명의 듀티비 보정부(450)를 설명하기 위한 구성도이며, 및 도 9는 상기 듀티비 보정부(450)에 포함된 더미 보정부(451) 및 가변 보정부(452)의 구성도이다.

도 8을 참조하면, 본 발명의 듀티비 보정부(450)는 듀티비 제어부(480)로부터 수신된 듀티비 보정코드(DLY_CODE<0:1>)에 응답하여, 상기 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비를 보정하여 이를 출력클럭(RCLK_DO, FCLK_DO)으로 출력한다.

이를 위해, 본 발명의 듀티비 보정부(450)는 더미 보정부(451), 제1 출력클럭 생성부(453), 가변 보정부(452) 및 제2 출력클럭 생성부(455)를 포함한다.

상기 더미 보정부(451)는 제1 라이징 내부클럭(RCLK_DLL1) 및 듀티비 보정코드(DLY_CODE<0:1>)의 초기화코드(DLY_CODE_INT) "<1:0>"을 수신하여, 상기 제1 라이징 내부클럭(RCLK_DLL1)의 듀티비 보정동작을 수행하지 않는다. 다만, 상기 더미 보정부(451)는 상기 제1 라이징 내부클럭(RCLK_DLL)의 위상이 하기 제2 폴링 내부클럭(RCLK_DLL)과 일치하도록, 지연동작만 수행하여, 제2 라이징 내부클럭(RCLK_DLL2) 으로 출력한다.

상기 가변 보정부(452)는 제1 폴링 내부클럭(RCLK_DLL1) 및 듀티비 보정코드(DLY_CODE<0:1>) "<1:1>,<0:1>,<1:0> 및 <0:0>"을 수신하여, 상기 제1 폴링 내부클럭(RCLK_DLL)의 듀티비를 보정하여 제2 폴링 내부클럭(RCLK_DLL2)으로 출력한다.

본 발명에서, 제1 라이징 내부클럭(RCLK_DLL1)의 듀티비는 보정하지 않고, 제1 폴링 내부클럭(RCLK_DLL1)의 듀티비만 보정하는 이유는, 두 신호의 듀티비를 보정하다가 위상고정루프(410)에 의해 고정된 위상이 틀어지는 것을 방지하기 위함이다.

이를 위해 상기 더미 보정부(451) 및 제2 가변 보정부(452)는 도 9에 도시되는 바와 같이, 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2)를 포함한다.

하기 [표 2] 및 도 9를 참조하여 듀티비 보정코드(DLY_CODE<0:1>)에 따른 듀티비 보정부(450)의 동작을 설명하기로 한다.

듀티비 보정코드 (DLY_CODE<0:1>)	제1 게이트 캐패시터 (GC1)	제2 게이트 캐패시터 (GC2)	듀티비 보정부(450)의 동작
<1:1>	턴온	턴온	듀티비 증가동작수행
<0:1>	턴오프	턴온	듀티비 보정 미수행
<1:0>	턴온	턴오프	듀티비 보정 미수행
<0:0>	턴오프	턴오프	듀티비 감소동작수행

듀티비 보정코드(DLY_CODE<0:1>)가 "<0:1>" 또는 "<1:0>" 이라는 것은, 상기 출력클럭(RCLK_DO,FCLK_DO)의 듀티비가 예를들어 50:50으로 이미 맞춰진 상태이기 때문에, 듀티비 제어부(450)가 더 이상의 듀티비를 보정할 필요가 없음을 나타낸다. 즉, 상기 "<0:1>" 또는 "<1:0>"의 듀티비 보정코드(DLY_CODE<0:1>)가 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2) 의 게이트로 각각 입력되면, 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2)중 하나만 선택적으로 턴온된다. 결국, 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2)중 하나는 충전되고, 나머지 하나는 방전되어, 상기 출력클럭(RCLK_DO, FCLK_DO)의 듀티비는 기존의 듀티비를 유지하게 된다.

듀티비 보정코드(DLY_CODE<0:1>)가 "<0:0>"이라는 것은, 상기 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨구간이 로우레벨의 구간보다 크기 때문에, 듀티비 제어부(450)가 하이레벨 구간을 감소시켜 듀티비를 예를들어 50:50으로 보정해야 함을 나타낸다. 즉, 상기 "<0:0>"의 듀티비 보정코드(DLY_CODE<0:1>)가 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2) 의 게이트로 각각 입력되면, 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2)는 모두 턴오프되어, 결과적으로 제2 내부클럭(FCLK_DLL2)의 충전이 일어나지 않고 방전만 됨에따라, 하이레벨구간이 감소되어 듀티비가 예를들어 50:50으로 보정된다.

듀티비 보정코드(DLY_CODE<0:1>)가 "<1:1>"이라는 것은, 상기 출력클럭(RCLK_DO,FCLK_DO)의 하이레벨구간이 로우레벨의 구간보다 작기 때문에, 듀티비 제어부(450)가 하이레벨 구간을 증가시켜 듀티비를 예를들어 50:50으로 보정해야 함을 나타낸다. 즉, 상기 "<1:1>"의 듀티비 보정코드(DLY_CODE<0:1>)가 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2) 의 게이트로 각각 입력되면, 상기 제1 게이트 캐패시터 (GC1) 및 제2 게이트 캐패시터 (GC2)는 모두 턴온되어, 결과적으로 제2 내부클럭(FCLK_DLL2)의 방전이 일어나지 않고 충전만 됨에따라, 하이레벨 구간이 증가되어 듀티비가 예를들어 50:50으로 보정된다.

상기 제1 및 제2 출력클럭 생성부(453,455)는 상기 클럭인에이블신호(CKE)에 응답하여, 상기 더미 보정부(451) 및 가변 보정부(452)로부터 출력되는 제2 라이징 내부클럭(RCLK_DLL2) 및 제2 폴링 내부클럭(RCLK_DLL2)을 출력클럭(RCLK_DO, FCLK_DO)으로 출력한다.

이를 위해 상기 제1 및 제2 출력클럭 생성부(453,455)는 낸드게이트(ND1, ND2) 및 인버터(IV1, IV2)로 구성될 수 도 있다. 상기 낸드게이트(ND1, ND2)는 출력 제어부(470)로부터 수신된 클럭인에이블신호(CKEN) 및 상기 지연부(451,452)로부터 수신된 제3 지연클럭(RCLK_DLL3, FCLK_DLL3)을 낸드(NAND)연산한다. 상기 인버터(IV1, IV2)는 상기 낸드게이트(ND1, ND2)의 출력을 반전하여 출력클럭(RCLK_DO, FCLK_DO)으로 출력한다.

도 10은 도 4의 데이터 출력회로의 데이터 출력 동작을 설명하기 위한 타이밍 도이다.

상기 지연고정루프(410)는 듀티비가 예를들어 50:50인 외부클럭(CLK)을 제1지연량(DD_1)만큼 지연시켜 제1 내부클럭(RCLK_DLL, FCLK_DLL)을 생성한다.

이때, 상기 제1 내부클럭(RCLK_DLL, FCLK_DLL)의 듀티비 보정범위가 지연고정루프(410)에 포함된 보정부(209)의 보정능력을 넘어서 듀티비 보정이 종료되지 않은 채로 출력될 수 있다. 또는 상기 지연고정루프(410)에 의해 듀티비가 보정된 상기 제1 내부클럭(RCLK_DLL, FCLK_DLL)가 출력부(490)까지 전송되는 과정에서 유입되는 외부잡음 등에 의해 듀티비가 왜곡될 수도 있다.

이를 위해, 본 발명의 출력부(490)에 포함된 데이터스트로브신호 출력부(491)는 데이터스트로브신호(DQS,DQSB)를 출력하기 이전에, 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 감지한다.

그리고 본 발명의 듀티비 제어부(480)는 상기 데이터스트로브 신호가 출력되기 직전에 듀티비가 왜곡된 출력클럭(RCLK_DO, FCLK_DO) 듀티비를 듀티비 보정부(450)가 보정하도록하여 듀티비가 예를들어 50:50으로 보정된 출력클럭(RCLK_DO, FCLK_DO)을 출력하여, 데이터의 마진이 확보되고 데이터 출력회로의 지터특성이 향상된다.

따라서 도 3와 달리 본 발명의 데이터 출력부(493)은 듀티비가 보정된 출력클럭(RCLK_DO, FCLK_DO)의 라이징 에지에 데이터 마진을 확보하여 데이터(DATA)를 래치하므로 왜곡되지 않은 데이터스트로브신호(DQS,DQSB)를 출력한다.

한편, 외부 데이터(DQ)와 데이터 스트로브신호(DQS, DQSB)는 외부클럭(CLK)과 위상이 일치된다.

상기 기재한 바와같이 본 발명에 따른 출력회로는, 데이터스트로브신호(DQS, DQSB)의 듀티비 감지하여, 상기 데이터스트로브신호(DQS, DQSB)의 기초가 되는 출력클럭(RCLK_DO, FCLK_DO)의 듀티비를 보정하기 때문에, 상기 출력회로가 출력하는 데이터가 지터특성이 향상되고, 데이터 마진이 확보되는 효과를 제공한다.

본 발명에 따른 데이터 출력회로는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)이 지연고정루프(410)에서 듀티비가 보정되어 출력된 이후부터 출력부(490) 에 입력되기까지 발생할 수 있는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비 왜곡을 보정할 수 있으므로 데이터의 마진이 확보되고 데이터 출력회로의 지터특성이 향상된다.

또한 본 발명은 지연고정루프(410)에서 출력되는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비가 맞지 않더라도, 듀티비가 맞는 데이터 스트로브신호에 기초하여 데이터를 출력할 수 있다.

따라서 본 발명에 따른 데이터 출력회로는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)이 지연고정루프(410)에서 듀티비가 보정되어 출력된 이후부터 출력부(490) 에 입력되기까지 발생할 수 있는 제1 내부클럭(RCLK_DLL1, FCLK_DLL1)의 듀티비 왜곡을 보정할 수 있으므로 데이터의 마진이 확보되고 데이터 출력회로의 지터특성이 향상된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

410:지연고정루프, 450:듀티비 보정부, 470:출력 제어부, 480:듀티비 제어부, 490:출력부, 491:데이터 스트로브신호 출력부, 493:데이터 출력부
501:위상 비교부, 503:지연조절부, 505:레플리카 모델부, 507:듀티비 보정부, 509:보정부, 511:감지부, 513:보정 인에이블신호 출력부
497:듀티비 감지부, 499:드라이브부
451:더미 보정부, 452:가변 보정부, 453:제1 출력클럭 생성부, 455: 제2 출력클럭 생성부

Claims

제1 내부클럭의 듀티비 보정 동작이 종료되면 보정 인에이블 신호를 출력하는 보정인에이블신호 출력부를 포함하고, 상기 제1 내부클럭의 듀티비의 듀티비를 보정 하는 지연고정루프;
상기 보정 인에이블 신호에 응답하여, 상기 제1 내부클럭의 듀티비를 듀티비 감지신호를 이용하여 보정하고, 이를 출력클럭으로 출력하는 듀티비 보정회로; 및
상기 출력클럭의 듀티비를 감지하여 상기 듀티비 감지신호를 생성하여 상기 듀티비 보정회로로 출력하고, 상기 출력클럭에 응답해 데이터스트로브신호를 출력하는 출력부를 포함하며,
상기 보정 인에이블 신호는 상기 제1 내부클럭의 듀티비 왜곡이 상기 지연고정루프의 보정범위를 벗어나는 경우 활성화되는 것을 특징으로 하는 데이터 출력회로.
삭제
제 1항에 있어서,
상기 보정 인에이블 신호는 상기 제1 내부클럭의 듀티비가 보정된 경우 활성화되는 것을 특징으로 하는 데이터 출력회로.
제 1항에 있어서,
상기 지연고정루프는,
상기 제1 내부클럭의 듀티비를 감지하여 감지신호를 출력하는 감지부; 및
상기 감지신호에 응답해 상기 제1 내부클럭의 듀티비 보정동작을 수행하고, 보정동작이 종료되면 상기 제1 내부클럭 및 상기 보정 인에이블 신호를 출력하는 보정부를 포함하는 것을 특징으로 하는 데이터 출력회로.
제 1항에 있어서,
상기 듀티비 보정회로는,
상기 보정 인에이블 신호에 의해 인에이블되고 상기 듀티비 감지신호에 대응하는 듀티비 보정코드를 생성하는 듀티비 제어부; 및
상기 듀티비 보정코드에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 상기 출력클럭으로 출력하는 듀티비 보정부를 포함하는 데이터 출력회로.
제 1항에 있어서,
상기 출력부는
상기 출력클럭에 응답하여 데이터를 출력하는 것을 특징으로 하는 데이터 출력회로
제 6항에 있어서,
상기 출력부는
클럭인에이블 신호(CKE)에의해 인에이블되어, 상기 듀티비 감지신호를 출력하는 것을 특징으로 하는 데이터 출력회로.
제 5항에 있어서,
상기 듀티비 보정부는,
상기 제1 내부클럭을 상기 듀티비 보정코드에 응답하여 듀티비를 보정하여 제2 내부클럭으로 출력하는 지연부를 포함하는 데이터 출력회로.
제 8항에 있어서,
상기 지연부는
상기 제1 내부클럭의 제1 폴링클럭을 상기 듀티비 보정코드에 응답하여 듀티비를 보정하여 제2 폴링 내부클럭으로 출력하는 가변 보정부; 및
상기 제1 내부클럭의 제1 라이징 내부클럭을 상기 제2 폴링 내부클럭에 동기하여 제2 라이징 내부클럭으로 출력하는 더미 보정부를 포함하는 데이터 출력회로.
제 9항에 있어서,
상기 더미 보정부 및 가변 보정부는
상기 듀티비 보정코드의 로직레벨에 따라 턴온/턴오프되는 직렬로 연결된 적어도 두개의 게이트 캐패시터들을 포함하는 데이터 출력회로.
제 10항에 있어서,
상기 더미 보정부는
상기 게이트 캐패시터들중 턴온되는 게이트 캐패시터들과 턴오프되는 게이트 캐패시터들의 개수를 동일하게 제어하기 위한 듀티비 보정코드에 응답하여 동작하는 것을 특징으로 하는 데이터 출력회로.
제 10항에 있어서,
상기 가변 보정부는
상기 듀티비 보정코드에 응답하여, 상기 게이트 캐패시터의 턴온에 따른 충전동작을 수행하여 상기 제2 내부클럭의 하이레벨 구간을 증가시키고, 상기 게이트 캐패시터가 턴오프에 따른 방전동작을 수행하여 상기 제2 내부클럭의 하이레벨 구간이 감소시키는 것을 특징으로 하는 데이터 출력회로.
제 9항에 있어서,
상기 듀티비 보정부는,
상기 제2 라이징 내부클럭을 라이징 출력클록으로 출력하는 제1 출력클럭 생성부; 및
상기 제2 폴링 내부클럭을 폴링 출력클록으로 출력하는 제2 출력클럭 생성부을 포함하는 데이터 출력회로.
제 5항에 있어서,
상기 듀티비 제어부는
상기 보정 인에이블 신호에 의해 인에이블되고, 상기 듀티비 감지신호에 따른 듀티비 보정코드를 생성하는 데이터 플립플롭(D-Flip Flop)을 포함하는 것을 특징으로 하는 데이터 출력회로.
제1 내부클럭의 듀티비 보정 동작을 종료하면 상기 제1 내부클럭을 출력클럭으로 출력함과 동시에 보정 인에이블 신호를 출력하는 단계;
클럭인에이블 신호(CKE)에 응답하여, 상기 출력클럭의 듀티비를 감지하여 듀티비 감지신호를 생성하는 단계; 및
상기 보정 인에이블 신호에 응답하여, 상기 듀티비 감지신호에 따른 듀티비 보정코드를 생성하는 단계; 및
상기 생성된 듀티비 보정코드에 응답해 상기 출력클럭의 듀티비를 보정하는 단계를 포함하는 데이터 출력방법.
제 15항에 있어서,
상기 보정 인에이블 신호는 상기 제1 내부클럭의 듀티비 보정동작의 보정범위를 벗어나는 경우 활성화되는 것을 특징으로 하는 데이터 출력방법.
제 15항에 있어서,
상기 보정 인에이블 신호는 상기 제1 내부클럭의 듀티비가 보정된 경우 활성화되는 것을 특징으로 하는 데이터 출력방법.
제 15항에 있어서,
상기 출력클럭으로 출력하는 단계는
상기 듀티비가 보정된 출력클럭에 응답하여 데이터 스트로브 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 출력방법.
제 15항에 있어서,
상기 출력클럭의 듀티비를 보정하는 단계는
상기 제1 내부클럭의 폴링클럭을 상기 듀티비 보정코드에 응답하여 듀티비를 보정하는 단계; 및
상기 제1 내부클럭의 라이징클럭을 상기 폴링클럭과 동기하는 단계
를 포함하는 것을 특징으로 하는 데이터 출력방법.
제19항에 있어서,
상기 듀티비를 보정하는 단계는
상기 듀티비 보정코드에 응답하여, 게이트 캐패시터의 충방전 동작에 따라 상기 제1 라이징 내부클럭의 하이레벨 구간을 조정하는 단계를 포함하는 것을 특징으로 하는 데이터 출력방법.