KR20090041006A - 지연고정루프 회로 - Google Patents

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KR20090041006A
KR20090041006A KR1020070106478A KR20070106478A KR20090041006A KR 20090041006 A KR20090041006 A KR 20090041006A KR 1020070106478 A KR1020070106478 A KR 1020070106478A KR 20070106478 A KR20070106478 A KR 20070106478A KR 20090041006 A KR20090041006 A KR 20090041006A
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Abstract

본 발명은 지연고정루프 오프 모드에서도 클럭의 듀티를 보정할 수 있는 지연고정루프 회로에 관한 것으로서, 본 발명에 따른 지연고정루프 회로는 동작 모드에 따라 외부 클럭에 동기된 내부 클럭을 제 1 클럭으로 출력하거나, 상기 내부 클럭의 듀티를 보정하여 제 2 클럭으로 출력하는 입력 버퍼부; 상기 제 1 클럭을 지연 및 고정하는 지연고정부; 및 상기 지연 고정된 클럭 또는 상기 제 2 클럭을 버퍼링하여 출력하는 출력 드라이버;를 포함하는 것을 특징으로 한다.

Description

지연고정루프 회로{Delay Locked Loop Circuit}
본 발명은 지연고정루프(Delay Locked Loop; DLL) 회로에 관한 것으로서, 특히 지연고정루프 오프 모드에서도 클럭의 듀티를 보정할 수 있는 지연고정루프 회로에 관한 것이다.
일반적으로, 지연고정루프(delay locked loop)란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 외부 클럭과 내부 클럭 또는 외부 클럭과 데이터 간에 스큐(skew)가 발생하는데, 이러한 스큐를 줄이기 위해 지연고정루프가 사용된다.
DDR SDRAM(Double Date Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러와 같은 외부 장치로부터 입력되는 외부 클럭 신호에 동기되어 고정된 내부 클럭 신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준 클럭 신호와 데이터간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안 정적인 전송을 위해서는 데이터를 전송하는 각 구성요소들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다. 이러한 역할을 수행하는 클럭 동기회로로는 위상 고정 루프(Phase Locked Loop, PLL)와 지연고정루프(DLL) 회로가 있으며, 외부 클럭 신호의 주파수와 내부 클럭 신호의 주파수가 서로 다른 경우에는 주파수 채배 기능을 사용하여 함으로 위상 고정 루프를 주로 사용하고, 외부 클럭 신호와 내부 클럭 신호의 주파수가 동일한 경우에는 대부분 지연고정루프를 사용한다.
지연고정루프 회로(DLL)는 위상 고정 루프 회로에 비해 잡음이 적고 작은 면적으로 구현할 수 있는 장점이 있어 반도체 메모리 장치에서는 동기 회로로서 일반적으로 사용된다.
이러한 지연고정루프 회로는 외부 클럭을 라이징 클럭과 폴링 클럭으로 지연 및 고정하기 위한 지연 고정부와 상기 지연 고정된 클럭들 간의 듀티를 보정하는 듀티 사이클 보정(Duty Cycle Correction:DCC, 이하 'DCC'라고 함)부를 포함한다.
내부 클럭 신호의 듀티 사이클이 정확히 50%를 유지하지 않는 경우, 50%에서 벗어나게 되는 오프셋만큼의 에러는 고성능 메모리 시스템의 타이밍 마진을 감소시키는 등의 문제점이 있기 때문에 듀티 사이클 보정 회로가 필요하고 많은 연구가 진행되고 있으며 다양한 형태의 보정 회로가 사용되고 있다.
도 1은 종래 기술에 따른 DLL 회로의 구성을 나타낸 블럭도이다.
도시된 것과 같이 DLL 회로는 입력 버퍼부(10), 지연 고정부(20) 및 출력 드 라이버(30)를 포함한다.
상기 입력 버퍼부(10)는 외부 클럭 신호를 입력 받아 버퍼링하여 동위상의 클럭 신호를 출력하는 클럭 버퍼 및 드라이버(14)와 상기 클럭 버퍼를 반도체 장치의 동작 모드에 맞게 버퍼를 컨트롤하는 버퍼 제어부(12)를 포함한다. 또한, 상기 입력 버퍼부는 상기 클럭 버퍼에서 출력되는 내부 클럭 신호 ICLKR/F를 버퍼링하여 제 1 클럭을 상기 지연고정부(20)로 출력하는 제 1 출력 드라이버(16)와 상기 내부 클럭 신호를 버퍼링하여 제 2 클럭을 상기 출력 드라이버(30)로 직접 출력하는 제 2 출력 드라이버(18)를 포함한다.
본 발명에서, 상기 제 1 클럭은 지연고정부(20)로 출력되므로 지연고정 클럭이라고 하고 상기 제 2 클럭은 지연고정부(20)를 거치지 않고 직접 출력 드라이버(30)로 출력되므로 다이렉트 클럭이라고 부르기로 한다.
상기 버퍼 제어부(12)는 클럭 인에이블 신호의 반전 신호, 모드 레지스터 세팅(MRS)의 파워 다온 모드 정보(미도시), 프리차지 정보(미도시), 지연고정루프 디스에이블 신호 DISDLL을 입력받아 클럭 버퍼를 제어하는 클럭 버퍼 인에이블 신호(미도시) 및 지연고정루프 인에이블 신호 DLL_EN를 출력한다.
지연고정루프 디스에이블 신호 DISDLL이 인에이블 되면 지연고정루프 인에이블 신호 DLL_EN은 디스에이블되고 상기 제 1 클럭 드라이버가 턴 온 되어 지연고정 클럭이 출력되고 반대의 경우는 제 클럭 드라이버가 턴 온 되어 다이렉트 클럭이 출력된다.
보다 상세하게 살펴보면, 상기 제 1 클럭 드라이버(16)는 상기 내부 클럭 신 호(iCLK)와 상기 지연고정루프 인에이블 신호(DLL_EN)를 입력 신호로 하고, 상기 제 2 클럭 드라이버(18)는 상기 내부 클럭 신호와 상기 DLL 인에블 신호의 반전 신호를 입력 신호로 한다. 따라서 입력 버퍼부(10)는 DLL 인에이블 신호(DLL_EN)의 하이 또는 로우에 따라 지연고정(LCLK)을 출력하거나 다이렉트 클럭 DIRCLK을 출력하게 된다.
따라서 상기 지연고정루프 디스에이블 신호 DISDLL이 온 되면 DLL 인에이블 신호 DLL_EN은 디스에이블 되고 지연고정 클럭이 출력되고 반대의 경우에는 다이렉트 클럭이 출력된다.
상기 지연고정부(20)는 지연라인(22), 듀티 사이클 보정부(23), 지연 복제 모델부(24), 위상 감지부(25), 및 지연 라인 제어부(26)을 포함하고, 상기 제 1 클럭 드라이버(16)에서 출력되는 지연고정 클럭을 입력받아 이를 지연 및 고정하고 듀티 사이클 보정부(23)에서 듀티 사이클을 보정하여 DLL 클럭 드라이버(30)로 출력하게 된다.
상기 지연라인(22)은 상기 지연고정 클럭을 소정 시간 지연시키고 상기 듀티 보정부(23)는 입력되는 라이징 클럭과 폴링 클럭을 이용하여 클럭의 듀티 사이클을 보정한다.
상기 지연 복제 모델부(24)는 상기 듀티 보정부의 출력 신호를 피드백 받아 칩 외부의 클럭이 들어와 나갈 때까지의 지연 요소들을 모델링함으로써 외부 클럭과 실제 내부 클럭 간의 시간 차이를 보상한다.
상기 위상 검출부(25)는 지연 복제 모델부(24)로부터 피드백 신호와 입력 버 퍼부(10)에서 출력되는 기준 클럭을 비교하여 위상 차이를 검출하여 검출 신호로 출력한다.
상기 지연라인 제어부(26)는 상기 검출 신호에 따라 지연 정도를 결정하고 상기 지연라인(22)을 제어한다. 즉, 검출 신호의 값에 따라 패스트 모스(fast mode), 코스 모드(course mode), 파인 모드(fine mode)를 결정하고 그 모드에 따라 지연라인을 제어한다.
상기와 같은 구성에 의해 입력 버퍼부에서 출력된 신호는 지연되고 듀티 사이클이 보정된 후 상기 출력 드라이버(30)로 출력된다.
상기 출력 드라이버(30)는 상기 지연고정부(20)를 통해 듀티 사이클이 보정된 신호나 상기 입력 버퍼부(10)에서 직접 출력되는 다이렉트 클럭(DIRCLK)과 상기 DLL 인에이블 신호(DLL_EN)를 수신하여 라이징 DLL 클럭(RCKDLL)과 폴링 DLL 클럭(FCKDLL)을 출력한다.
상기와 같은 구성을 가지는 DLL 회로의 동작을 살펴보면, 상기 클럭 버퍼 및 드라이버(14)는 클럭 버퍼 제어부(12)의 제어에 의해 클럭 버퍼(15)와 클럭 드라이버가 모두 턴 오프 되거나, 클럭 버퍼(15)는 온되고 클럭 드라이버는 오프되거나, 클럭 버퍼(14)와 클럭 클럭 드라이버가 모두 온 되는 동작으로 나누어진다. 이때 상기 클럭 버퍼(14)가 온되는 경우에는 상기 DLL 인에이블 신호(DLL_EN)에 따라 상기 제 1 클럭 드라이버가 온 되거나 상기 제 2 클럭 드라이버가 온 된다. 즉, DLL 인에이블 신호(DLL_EN)가 하이인 경우에는 상기 제 1 클럭 드라이버(16)가 온되어 지연고정 클럭이 상기 지연고정(20)로 입력되어 지연 및 듀티 보정이 된 후 출력 드라이버(30)를 통해 DLL 클럭으로 출력되고 DLL, 인에이블 신호(DLL_EN)가 로우인 경우 제 2 클럭 드라이버(18)가 온되어 다이렉트 클럭이 지연고정부를 그치지 않고 출력 드라이버(30)를 통해 출력된다.
따라서 지연고정루프 디스에이블 신호 DISDLL이 오프되는 경우는 클럭이 지연 라인을 통과하면서 지연 값이 고정(locking)되고, 출력이 듀티 보정부를 통해 SI(Signal Integrity)가 보장된 클럭이 출력하게 되어 문제가 없지만, 지연고정루프 디스에이블 신호 DISDLL가 온 되는 경우에는 클럭이 입력 버퍼를 통해 출력 드라이버로 직접 입력되고 듀티 사이클의 보정 없이 바로 출력 핀으로 보내지게 된다. 따라서 메모리 장치의 오동작을 일으키거나 시스템의 타이밍 마진을 감소시키는 등의 문제를 발생시킬 수 있다.
본 발명은 DLL 회로가 오프 되는 경우에도 클럭의 듀티를 보정하여 SI가 향상된 클럭을 제공하는 것을 목적으로 한다.
본 발명에 따른 지연고정루프 회로는 동작 모드에 따라 외부 클럭에 동기된 내부 클럭을 제 1 클럭으로 출력하거나, 상기 내부 클럭의 듀티를 보정하여 제 2 클럭으로 출력하는 입력 버퍼부; 상기 제 1 클럭을 지연 및 고정하는 지연고정부; 및 상기 지연 고정된 클럭 또는 상기 제 2 클럭을 버퍼링하여 출력하는 출력 드라이버;를 포함하는 것을 특징으로 한다.
상기 입력 버퍼부는 지연고정루프 인에이블 신호에 응답하여, 상기 지연고정루프 인에이블 신호가 인에이블 되면 상기 제 1 클럭 신호를 출력하고, 상기 지연고정루프 인에이블 신호가 디스에이블되면 상기 제 2 클럭을 출력하한다.
상기 입력 버퍼부는 외부 클럭 신호에 동기된 내부 클럭 신호를 출력하는 클럭 버퍼; 상기 내부 클럭 신호와 상기 지연고정루프 인에이블 신호를 버퍼링하여 상기 제 1 클럭을 출력하는 제 1 클럭 드라이버; 상기 내부 클럭 신호와 상기 지연고정루프 인에이블 신호를 입력으로 하여 상기 내부 클럭의 듀티 사이클을 보정하는 듀티 보정부; 및 상기 듀티 보정부의 출력 신호를 버퍼링하여 상기 제 2 클럭을 출력하는 제 2 클럭 드라이버를 포함한다.
상기 입력 버퍼부는 상기 지연고정루프 인에이블 신호의 위상을 반전하여 상 기 듀티 보정부로 출력하는 인버터를 더 포함한다.
상기 듀티 보정부는 상기 내부 클럭을 지연 조합하여 펄스를 발생시키는 펄스 발생부; 상기 펄스의 에지에 트리거되는 트리거 신호를 출력하는 트리거부; 상기 트리거 신호를 래치하여 출력하는 래치부를 포함한다.
상기 펄스 발생부는 외부 클럭 신호에 동기된 라이징 클럭을 지연 조합하는 제 1 펄스 발생부와 반전 외부 클럭 신호에 동기된 폴링 클럭을 지연 조합하는 제 2 펄스 발생부를 포함하고, 상기 트리거부는 상기 제 1 펄스와 상기 제 2 펄스를 반전하여 조합하는 제 1 트리거부와 상기 제 1 펄스를 반전하고 상기 제 2 펄스를 반전하여 조합하는 제 2 트리거부를 포함하고, 상기 래치부는 상기 제 1 트리거부와 제 2 트리거부의 출력단에 각각 결합된 제 1 및 제 2 래치부를 포함한다.
상기 펄스 발생부는 내부 클럭 신호의 위상을 지연 반전하는 다수의 인버터와 상기 인버터의 출력신호와 상기 내부 클럭 신호를 낸드 연산하여 펄스를 발생하는 낸드 게이트를 포함한다.
상기 제 1 트리거부는 상기 제 2 펄스 신호의 위상을 반전하는 제 1 인버터;
상기 제 1 펄스를 게이트 입력으로 하는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터; 상기 제 1 인버터의 출력 신호를 게이트 입력으로 하고 상기 제 1 NMOS 트랜지스터와 직렬로 연결된 제 2 NMOS 트랜지스터를 포함한다.
상기 제 2 트리거부는 상기 제 1 펄스 신호의 위상을 반전하는 제 2 인버터;
상기 제 2 펄스를 게이트 입력으로 하는 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터; 상기 제 2 인버터의 출력 신호를 게이트 입력으로 하고 상기 제 3 NMOS 트랜지스터와 직렬로 연결된 제 4 NMOS 트랜지스터를 포함한다.
상기 래치부는 반전된 상기 지연고정루프 인에이블 신호에 의해 제어되는 리셋부를 포함한다.
또한, 본 발명에 따른 지연고정루프 장치의 입력 버퍼회로는 외부 클럭 신호에 동기된 내부 클럭 신호를 출력하는 클럭 버퍼; 지연고정루프 디스에이블 신호를 입력받아 상기 클럭 버퍼를 제어하는 클럭 버퍼 제어부; 상기 지연고정루프 디스에이블 신호가 디스에이블될 때 상기 내부 클럭 신호를 버퍼링하여 제 1 클럭을 출력하는 제 1 클럭 드라이버; 상기 지여고정루프 디스에이블 신호를 인에이블될 때 상기 내부 클럭의 듀티 사이클을 보정하는 듀티 보정부; 및 상기 듀티 보정부의 출력 신호를 버퍼링하여 제 2 클럭을 출력하는 제 2 클럭 드라이버를 포함하는 것을 특징으로 한다.
상기 듀티 보정부는 상기 제 2 클럭의 라이징 클럭을 지연 조합하여 제 1 펄스를 발생시키는 제 1 펄스 발생부; 상기 제 2 클럭의 폴링 클럭을 지연 조합하여 제 2 펄스를 발생시키는 제 2 펄스 발생부; 상기 1 펄스와 상기 제 2 펄스를 조합하여 상기 펄스들에 에지에 트리거되어 상기 에지의 위상과 반대된 레벨의 신호를 출력하는 트리거부; 상기 트리거부의 출력 신호를 래치하되, 지연고정루프 인에이블 신호의 제어에 의해 초기화되는 래치부;를 포함한다.
상기 트리거부는 상기 제 1 펄스와 반전된 상기 제 2 펄스를 조합하는 제 1 트리거부와 반전된 상기 제 1 펄스와 상기 제 2 펄스를 조합하는 제 2 트리거부를 포함한다.
상기 제 1 트리거부는 상기 제 1 펄스를 외부 전압에 응답하여 전달하는 전달 게이트; 상기 제 2 펄스의 위상을 반전하는 인버터; 및 상기 제 1 펄스의 에지 또는 반전된 상기 제 2 펄스의 에지에 트리거되어 하이 또는 로우 레벨의 트리거 신호를 출력하는 트리거 신호 출력부를 포함한다.
상기 제 2 트리거부는 상기 제 2 펄스를 외부 전압에 응답하여 전달하는 전달 게이트; 상기 제 1 펄스의 위상을 반전하는 인버터; 및 상기 제 1 펄스의 에지 또는 반전된 상기 제 2 펄스의 에지에 트리거되어 하이 또는 로우 레벨의 트리거 신호를 출력하는 트리거 신호 출력부를 포함한다.
본 발명에 의하면, 입력 버퍼부에 듀티 보정부를 추가하여 지연고정루프 오프 모드에서도 듀티 사이클을 보정할 수 있다.
또한, 본 발명은 그래픽 메모리와 같은 DDR2 SDRAM 이상의 고주파에서 동작하는 장치에서도 사용될 수 있다.
또한, 본 발명에 의하면
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 살펴보도록 한다.
도 3은 본 발명에 따른 DLL 회로의 일 실시예를 나타낸 블럭도이다.
도시된 것과 같이, 본 발명에 따른 DLL 회로는 입력버퍼부(100), 지연고정부(200) 및 출력 드라이버(300)를 포함한다.
상기 입력 버퍼부(100)는 동작 모드에 따라 클럭 버퍼의 온/오프를 를 제어하는 버퍼 제어부(101), 상기 버퍼 제어부에 의해 온/오프가 제어되고, 외부 클럭 CLK와 반전 외부 클럭 CLKB를 입력받아 버퍼링하여 내부 클럭 iCLK을 출력하는 클럭 버퍼(110), 상기 내부 클럭과 DLL 인에이블 신호 DLL_EN를 입력으로 하여 지연고정 클럭을 출력하는 제 1 클럭 드라이버(120), 상기 내부 클럭 신호(iCLK)와 상기 DLL 인에이블 신호 DLL_EN를 조합하여 상기 내부 클럭 신호 iCLK의 듀티를 보정하는 듀티 보정부(130), 및 상기 듀티 보정부의 출력 신호를 입력 받아 버퍼링하여 다이렉트 클럭 DIRCLK을 출력하는 제 2 클럭 드라이버(150)를 포함한다. 상기 버퍼 제어부는 지연고정루프 디스에이블 신호 DISDLL를 입력 받아 그 값에 따라 지연고정루프 인에이블 신호 DLL_EN을 출력한다.
상기 내부 클럭 ICLKR/F는 라이징 클럭 ICLKR과 폴링 클럭 ICLKF을 모두 포함한다. 라이징 클럭은 외부 클럭 CLK에 동기된 신호이고 폴링 클럭은 반전 외부 클럭 CLKB에 동기된 신호이다.
상기 듀티 보정부(130)의 전단에는 상기 DLL 인에이블 신호 DLL_EN의 위상을 반전하는 인버터(IV1)를 포함한다.
상기와 같이 제 2 클럭 드라이버의 전단에 듀티 보정부(130)을 둠으로써, 지연고정루프 오프 모드에서도 다이렉트 클럭 DIRCLK의 듀티를 보정하여 출력할 수 있다.
도 4는 상기 듀티 보정부(130)의 일 실시예를 나타낸 블럭도이고, 도 5는 상기 도 5의 상세 회로도이다.
상기 듀티 보정부(130)는 라이징 클럭 ICLKR의 듀티를 보정하는 라이징 듀티 보정부(131)와 폴링 클럭 ICLKF의 듀티를 보정하는 폴링 듀티 보정부(141)를 포함한다. 상기 라이징 클럭 보정부 및 폴링 클럭 보정부(131, 141)는 각각 펄스 발생부(132, 142), 트리거부(133, 143), 및 래치부(134, 144)를 포함한다. 상기 라이징 클럭 보정부(131)와 폴링 클럭 보정부(141)는 동일한 구성을 가지므로 이하에서는 라이징 클럭 보정부(131)에 대해서만 살펴보기로 한다.
상기 펄스 발생부(132)는 라이징 내부 클럭 ICLKR의 지연 반전된 신호와 상기 라이징 내부 클럭 ICLKR을 조합하여 라이징 펄스 RPULSE을 발생시킨다. 상기 펄스 RPULSE의 폭은 지연 정도를 조절하여 조절할 수 있다. 도시된 것과 같이, 펄스 발생부(132)는 다수의 인버터로 구성된 인버터 체인(IV2)과 상기 인버터 체인에 의해 지연된 신호와 라이징 내부 클럭 ICLKR을 조합하는 낸드 게이트(ND1)를 포함한다. 상기 인버터 체인(IV2)는 홀수 개의 인버터로 구성되는 것이 바람직하다.
상기 트리거부(133)는 상기 펄스 발생부(132)에서 발생된 라이징 펄스 RPULSE와 펄스 발생부(142)에서 발생된 폴링 펄스 FPULSE를 조합하여 상기 펄스들의 에지에 의해 트리거 되는 신호를 출력한다. 상기 트리거부(133)는 전압 VDD와 접지전압 VSS에 응답하는 상기 라이징 펄스 RPULSE를 전달하는 전달 게이트 TG1과 상기 전달 게이트 TG1에 의해 전달된 펄스 신호를 게이트 입력으로 하는 PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1, 상기 펄스 FPULSE의 위상을 반전하는 인버터 IV3, 및 상기 인버터 IV3의 출력을 게이트 입력으로 하는 NMOS 트랜지스터 N2를 포함할 수 있다. 상기 트리거부는 인버터와 유사한 구성을 가지지만 노드 B에 하이 레벨의 신호가 입력되는 경우에만 NMOS 트랜지스터가 턴 온 되어 인버터와 동일하게 동작하는 것을 확인할 수 있다. 상기 전송 게이트 TG1은 게이트의 단수를 맞춰주기 위해 추가한 것이다.
상기 트리거부(133)는 A 노드에서의 쇼트 펄스에 의해 라이징 클럭 CLKR의 하이 구간을 열어주고, B 노드에서의 펄스에 의해서 라이징 클럭 CLKR의 로우 구간을 열어준다.
상기 래치부(134)는 상기 트리거된 신호를 래치하여 출력 신호가 일정한 레벨을 유지할 수 있도록 한다. 상기 래치부(134)는 상기 트리거된 신호를 래치하는 래치회로 LAT1와 래치회로 LAT1의 출력 신호의 위상을 반전하는 인버터를 포함할 수 있다.
상기 리셋부(135)는 상기 래치회로(LAT1)의 입력단에 연결되어 DLL 인에이블 신호(DLL_EN)가 활성화되는 경우 래치회로의 입력부를 VSS 레벨로 초기화 시킨다.
도 6은 상기와 같은 듀티 보정부(130)에 의해 노드 A, B, C, D의 신호 파형 및 듀티가 보정된 클럭(CLKR, CLKF)을 나타낸 그래프이다.
상기 도 5 및 도 6을 참조하여 듀티 보정부의 동작을 설명하면 다음과 같다.
먼저, 라이징 클럭을 출력하는 부분(131)을 살펴보면, 라이징 클럭 ICLKR이 펄스 발생부(132)를 통해 라이징 펄스 RPULSE로 변하고 노드 A에서와 같은 파형을 띄게 되고, 폴링 클럭 ICLKR에 의한 폴링 펄스 FPULSE는 인버터 IV3에 위상이 반전되어 노드 B에서와 같은 파형을 가지게 된다.
상기 노드 A 신호의 펄스 구간, 즉 로우 레벨로 떨어지게 되면 PMOS 트랜지 스터 P1이 턴 온되고 VDD 레벨의 하이 레벨의 신호가 출력되고, 그리고 노드 B 신호의 펄스 구간, 즉 하이 레벨이 되면 NMOS 트랜지스터 N2가 턴 온되어 VSS 레벨의 로우 레벨 신호가 출력된다. 즉, 모스 트랜지스터 P1, N1, N2에 의해 펄스의 에지 부분에서 신호가 트리거된다.
트리거부(133)를 통해 출력된 신호는 래치회로 LAT1에 의해 래치되고 인버터 IV4에 의해 반전되어 듀티 사이클이 보정된 클럭 CLKR로 출력된다. 이때 DLL 인에이블 신호 DLL_EN이 인에이블되어 DLL 회로가 동작하는 경우, 즉 지연고정부(200)가 동작하는 경우에는 리셋회로 LAT1이 초기화되고 더 이상 클럭 신호는 출력되지 않는다.
따라서, 도시된 것과 같이 상기 라이징 클럭 CLKR은 입력신호(라이징 펄스 A나 폴링 펄스 B)의 에지 부분에서 위상의 천이가 일어나고 천이된 신호는 입력 신호의 변화가 없는 동안 래치부에 의해 일정한 값으로 고정되고 다음 펄스가 발생할 때까지 안정된 파형을 제공할 수 있다.
폴링 클럭 CLKF 또한 동일한 방법으로 생성되므로 자세한 설명은 생략하기로 한다. 파형을 참조하면, 위상만 반전된 동일한 형태의 클럭 신호가 출력되는 것을 확인할 수 있다.
상기와 같은 동작으로 상기 클럭 CLKR, CLKF는 출력 드라이버(300)를 통해 DLL 클럭 RCKDLL, FCKDLL으로 출력된다.
상기와 같이 입력버퍼부에 듀티 보정부를 형성함으로써 지연고정루프 디스에이블 신호 DISDLL이 온 되어 지연고정부가 동작하지 않는 경우에도 내부 클럭의 듀 티 사이클을 보정할 수 있다.
도 1은 종래 기술에 따른 지연고정루프 회로의 블럭도
도 2는 도 1의 입력 버퍼부(10)의 상세 회로도
도 3은 본 발명에 따른 지연고정루프 회로의 블럭도
도 4는 본 발명에 따른 듀티 보정부의 블럭도
도 5는 도 4의 블럭도의 상세 회로도
도 6은 본 발명에 따른 지연고정루프 회로에 의한 신호 타이밍도

Claims (15)

  1. 동작 모드에 따라 외부 클럭에 동기된 내부 클럭을 제 1 클럭으로 출력하거나, 상기 내부 클럭의 듀티를 보정하여 제 2 클럭으로 출력하는 입력 버퍼부;
    상기 제 1 클럭을 지연 및 고정하는 지연고정부; 및
    상기 지연 고정된 클럭 또는 상기 제 2 클럭을 버퍼링하여 출력하는 출력 드라이버;를 포함하는 것을 특징으로 하는 지연고정루프 회로.
  2. 제 1항에 있어서,
    상기 입력 버퍼부는 지연고정루프 인에이블 신호에 응답하여, 상기 지연고정루프 인에이블 신호가 인에이블 되면 상기 제 1 클럭 신호를 출력하고, 상기 지연고정루프 인에이블 신호가 디스에이블되면 상기 제 2 클럭을 출력하는 지연고정루프 회로.
  3. 제 2항에 있어서, 상기 입력 버퍼부는
    외부 클럭 신호에 동기된 내부 클럭 신호를 출력하는 클럭 버퍼;
    상기 내부 클럭 신호와 상기 지연고정루프 인에이블 신호를 버퍼링하여 상기 제 1 클럭을 출력하는 제 1 클럭 드라이버;
    상기 내부 클럭 신호와 상기 지연고정루프 인에이블 신호를 입력으로 하여 상기 내부 클럭의 듀티 사이클을 보정하는 듀티 보정부; 및
    상기 듀티 보정부의 출력 신호를 버퍼링하여 상기 제 2 클럭을 출력하는 제 2 클럭 드라이버를 포함하는 지연고정루프 회로.
  4. 제 3항에 있어서,
    상기 입력 버퍼부는 상기 지연고정루프 인에이블 신호의 위상을 반전하여 상기 듀티 보정부로 출력하는 인버터를 더 포함하는 지연고정루프 회로.
  5. 제 3항에 있어서,
    상기 듀티 보정부는 상기 내부 클럭을 지연 조합하여 펄스를 발생시키는 펄스 발생부;
    상기 펄스의 에지에 트리거되는 트리거 신호를 출력하는 트리거부;
    상기 트리거 신호를 래치하여 출력하는 래치부를 포함하는 지연고정루프 회로.
  6. 상기 제 5항에 있어서,
    상기 펄스 발생부는 외부 클럭 신호에 동기된 라이징 클럭을 지연 조합하는 제 1 펄스 발생부와 반전 외부 클럭 신호에 동기된 폴링 클럭을 지연 조합하는 제 2 펄스 발생부를 포함하고,
    상기 트리거부는 상기 제 1 펄스와 상기 제 2 펄스를 반전하여 조합하는 제 1 트리거부와 상기 제 1 펄스를 반전하고 상기 제 2 펄스를 반전하여 조합하는 제 2 트리거부를 포함하고,
    상기 래치부는 상기 제 1 트리거부와 제 2 트리거부의 출력단에 각각 결합된 제 1 및 제 2 래치부를 포함하는 지연고정루프 회로.
  7. 제 5항에 있어서,
    상기 펄스 발생부는 내부 클럭 신호의 위상을 지연 반전하는 다수의 인버터와 상기 인버터의 출력신호와 상기 내부 클럭 신호를 낸드 연산하여 펄스를 발생하는 낸드 게이트를 포함하는 지연고정루프 회로.
  8. 제 6항에 있어서, 상기 제 1 트리거부는
    상기 제 2 펄스 신호의 위상을 반전하는 제 1 인버터;
    상기 제 1 펄스를 게이트 입력으로 하는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터;
    상기 제 1 인버터의 출력 신호를 게이트 입력으로 하고 상기 제 1 NMOS 트랜지스터와 직렬로 연결된 제 2 NMOS 트랜지스터를 포함하는 지연고정루프 회로.
  9. 제 6항에 있어서, 상기 제 2 트리거부는
    상기 제 1 펄스 신호의 위상을 반전하는 제 2 인버터;
    상기 제 2 펄스를 게이트 입력으로 하는 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터;
    상기 제 2 인버터의 출력 신호를 게이트 입력으로 하고 상기 제 3 NMOS 트랜지스터와 직렬로 연결된 제 4 NMOS 트랜지스터를 포함하는 지연고정루프 회로.
  10. 제 5항에 있어서,
    상기 래치부는 반전된 상기 지연고정루프 인에이블 신호에 의해 제어되는 리셋부를 포함하는 지연고정루프 회로.
  11. 외부 클럭 신호에 동기된 내부 클럭 신호를 출력하는 클럭 버퍼;
    지연고정루프 디스에이블 신호를 입력받아 상기 클럭 버퍼를 제어하는 클럭 버퍼 제어부;
    상기 지연고정루프 디스에이블 신호가 디스에이블될 때 상기 내부 클럭 신호를 버퍼링하여 제 1 클럭을 출력하는 제 1 클럭 드라이버;
    상기 지여고정루프 디스에이블 신호를 인에이블될 때 상기 내부 클럭의 듀티 사이클을 보정하는 듀티 보정부; 및
    상기 듀티 보정부의 출력 신호를 버퍼링하여 제 2 클럭을 출력하는 제 2 클럭 드라이버를 포함하는 것을 특징으로 하는 지연고정루프 장치의 입력 버퍼회로
  12. 제 11항에 있어서, 상기 듀티 보정부는
    상기 제 2 클럭의 라이징 클럭을 지연 조합하여 제 1 펄스를 발생시키는 제 1 펄스 발생부;
    상기 제 2 클럭의 폴링 클럭을 지연 조합하여 제 2 펄스를 발생시키는 제 2 펄스 발생부;
    상기 1 펄스와 상기 제 2 펄스를 조합하여 상기 펄스들에 에지에 트리거되어 상기 에지의 위상과 반대된 레벨의 신호를 출력하는 트리거부;
    상기 트리거부의 출력 신호를 래치하되, 지연고정루프 인에이블 신호의 제어에 의해 초기화되는 래치부;를 포함하는 지연고정루프 장치의 입력 버퍼회로.
  13. 상기 12항에 있어서,
    상기 트리거부는 상기 제 1 펄스와 반전된 상기 제 2 펄스를 조합하는 제 1 트리거부와 반전된 상기 제 1 펄스와 상기 제 2 펄스를 조합하는 제 2 트리거부를 포함하는 지연고정루프 장치의 입력 버퍼회로.
  14. 제 13항에 있어서,
    상기 제 1 트리거부는 상기 제 1 펄스를 외부 전압에 응답하여 전달하는 전달 게이트;
    상기 제 2 펄스의 위상을 반전하는 인버터; 및
    상기 제 1 펄스의 에지 또는 반전된 상기 제 2 펄스의 에지에 트리거되어 하이 또는 로우 레벨의 트리거 신호를 출력하는 트리거 신호 출력부를 포함하는 지연고정루프 장치의 입력 버퍼 회로.
  15. 제 13항에 있어서,
    상기 제 2 트리거부는 상기 제 2 펄스를 외부 전압에 응답하여 전달하는 전달 게이트;
    상기 제 1 펄스의 위상을 반전하는 인버터; 및
    상기 제 1 펄스의 에지 또는 반전된 상기 제 2 펄스의 에지에 트리거되어 하이 또는 로우 레벨의 트리거 신호를 출력하는 트리거 신호 출력부를 포함하는 지연고정루프 장치의 입력 버퍼 회로.
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