KR20150107150A - 지연 고정 루프 - Google Patents

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KR20150107150A
KR20150107150A KR1020140029623A KR20140029623A KR20150107150A KR 20150107150 A KR20150107150 A KR 20150107150A KR 1020140029623 A KR1020140029623 A KR 1020140029623A KR 20140029623 A KR20140029623 A KR 20140029623A KR 20150107150 A KR20150107150 A KR 20150107150A
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Abstract

본 발명의 일 실시예에 의한 지연 고정 루프는 입력 신호와 출력 신호의 지연을 고정하는 지연 고정 루프로서, 입력된 신호를 지연하여 출력 신호를 출력하는 가변 지연부; 출력 신호를 지연하여 제 1 피드백 신호를 출력하는 지연 모델부; 입력 신호와 상기 제 1 피드백 신호의 위상차에 따라 가변 지연부의 지연량을 제어하는 제 1 위상 비교부; 추적 동작시 상기 입력 신호와 상기 제 1 피드백 신호에 따라 펄스 신호를 생성하는 펄스 생성부; 추적 동작시 가변 지연부의 출력 신호를 지연하여 제 2 피드백 신호를 생성하는 펄스 유지부; 추적 동작시 펄스 생성부에서 생성된 펄스 신호 또는 제 2 피드백 신호를 선택하여 가변 지연부의 입력 신호로서 제공하는 펄스 선택부; 및 추적 동작시 상기 펄스 선택부에서 선택된 신호와 출력 신호의 위상차에 따라 상기 가변 지연부의 지연량을 제어하는 지연 제어 신호를 생성하는 제 2 위상 비교부를 포함한다.

Description

지연 고정 루프{Delay Locked Loop}
본 발명은 지연 고정 루프에 관한 것으로서 보다 구체적으로는 추적 속도를 향상시킨 지연 고정 루프에 관한 것이다.
도 1은 종래의 지연 고정 루프를 도시한 블록도이다.
종래의 지연 고정 루프(10)는 제어 신호에 따라 입력 신호(iCLK)의 지연량을 조절하여 출력 신호를 생성하는 가변 지연부(1), 출력 신호(rCLK)를 지연하여 피드백 신호(fbCLK)를 출력하는 지연 모델부(2), 지연 모델부(2)에서 출력된 피드백 신호(fbCLK)와 입력 신호(iCLK)의 위상차에 따라 제어 신호(code)를 출력하는 위상 비교부(3)를 포함한다.
종래의 지연 고정 루프(10)는 동작 초기에 다수의 피드백 동작을 통해 가변 지연부(1)의 지연량을 결정하는 추적 절차를 수행하게 된다.
종래의 지연 고정 루프(10)는 가변 지연부(1)로부터의 출력 신호(rCLK)가 지연 모델부(2)의 지연량만큼 다시 지연된 이후에야 위상 비교부(3)에 제공된다.
추적을 완료하기 위해서는 다수의 피드백이 필요하나 매 피드백마다 지연 모델부(2)에서의 지연량이 누적되어 추적에 걸리는 시간이 증가하는 문제가 있다.
본 발명은 추적 시간을 단축시킨 지연 고정 루프를 제공한다.
본 발명의 일 실시예에 의한 지연 고정 루프는 입력 신호와 출력 신호의 지연을 고정하는 지연 고정 루프로서, 입력된 신호를 지연하여 출력 신호를 출력하는 가변 지연부; 출력 신호를 지연하여 제 1 피드백 신호를 출력하는 지연 모델부; 입력 신호와 상기 제 1 피드백 신호의 위상차에 따라 가변 지연부의 지연량을 제어하는 제 1 위상 비교부; 추적 동작시 상기 입력 신호와 상기 제 1 피드백 신호에 따라 펄스 신호를 생성하는 펄스 생성부; 추적 동작시 가변 지연부의 출력 신호를 지연하여 제 2 피드백 신호를 생성하는 펄스 유지부; 추적 동작시 펄스 생성부에서 생성된 펄스 신호 또는 제 2 피드백 신호를 선택하여 가변 지연부의 입력 신호로서 제공하는 펄스 선택부; 및 추적 동작시 펄스 선택부에서 선택된 신호와 출력 신호의 위상차에 따라 가변 지연부의 지연량을 제어하는 지연 제어 신호를 생성하는 제 2 위상 비교부를 포함할 수 있다.
본 발명의 일 실시예에 의한 지연 고정 루프에서 펄스 신호는 제 1 피드백 신호와 입력 신호 사이의 위상차와 가변 지연부의 초기 지연량의 합에 대응하는 펄스폭을 가질 수 있다.
본 발명의 일 실시예에 의한 지연 고정 루프에서 펄스 신호 생성부는 제 1 피드백 신호의 상승 에지에서 펄스 신호의 상승 에지를 생성하고, 입력 신호의 하강 에지로부터 가변 지연부의 초기 지연량이 경과한 지점에서 펄스 신호의 하강 에지를 생성할 수 있다.
본 발명의 일 실시예에 의한 지연 고정 루프에서 추적 동작시 펄스 선택부는 펄스 생성부에서 펄스 신호가 생성된 직후에는 펄스 생성부의 출력을 선택하고, 펄스 신호가 제 2 피드백 신호로서 피드백되는 경우에는 제 2 피드백 신호를 선택할 수 있다.
본 발명의 일 실시예에 의한 지연 고정 루프에서 제 2 위상 비교부는 가변 지연부에 입력되는 신호의 하강 에지와 출력 신호의 상승 에지가 정렬되는 경우 추적 동작을 완료할 수 있다.
본 발명의 일 실시예에 의한 지연 고정 루프는 가변 지연부에서 출력되는 신호의 듀티비를 제어하여 출력 신호로서 제공하는 듀티비 제어부를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 지연 고정 루프에서 듀티비 제어부는 펄스 유지부의 출력과 가변 지연부의 출력을 합성하여 출력 신호를 생성하는 합성부; 및 출력 신호와 제 2 피드백 신호의 위상차에 따라 펄스 유지부의 지연량을 제어하는 제 3 위상 비교부를 포함할 수 있다.
본 발명에 의한 지연 고정 루프를 통해 추적 시간을 단축할 수 있다.
도 1은 종래의 지연 고정 루프를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 지연 고정 루프를 나타내는 블록도.
도 3은 도 2의 펄스 생성부의 동작을 나타내는 파형도.
도 4는 도 2의 지연 고정 루프의 추적 동작을 설명하는 파형도.
도 5는 도 2의 펄스 생성부의 구성을 나타내는 블록도.
도 6은 도 2의 지연 고정 루프의 동작을 나타낸 파형도.
도 7 내지 도 9는 도 2의 가변 지연부의 구성을 나타낸 블록도.
도 10은 도 2의 지연 고정 루프의 추적 동작을 나타낸 순서도.
도 11은 본 발명의 다른 실시예에 의한 지연 고정 루프를 나타내는 블록도.
도 12는 도 11의 제 3 위상 비교부의 동작을 나타낸 파형도.
이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다. 이하의 개시에서 동일한 참조 번호는 실질적으로 동일한 구성을 지시한다.
도 2는 본 발명의 일 실시예에 의한 지연 고정 루프(100)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 지연 고정 루프(100)는 가변 지연부(110), 제 1 위상 비교부(120), 펄스 생성부(130), 펄스 유지부(140), 펄스 선택부(150), 지연 제어 신호 선택부(151), 지연 모델(12), 제 2 위상 비교부(13)를 포함한다.
지연 모델부(12), 제 2 위상 비교부(13) 및 가변 지연부(110)의 동작은 종래의 구성요소와 실질적으로 동일하다.
펄스 생성부(130)는 입력 신호(iCLK)와 제 1 피드백 신호(fbCLK)에 따라 펄스 신호(mCLK)를 생성한다. 펄스 생성부(130)는 추적 동작시 최초의 펄스 신호(mCLK)를 생성한다.
도 3을 참조하여 펄스 생성부(130)에서 펄스 신호(mCLK)를 생성하는 원리를 개시한다.
지연 고정 루프(100)의 동작 초기에 입력 신호(iCLK)가 가변 지연부(110)를 통과한 이후 출력 신호(rCLK)가 출력되고, 출력 신호(rCLK)가 모델링 된 지연량(tM)을 가지는 지연 모델(12)을 통과한 이후에 제 1 피드백 신호(fbCLK)가 출력된다.
종래 기술에 대한 설명에서 언급한 바와 같이 지연 고정 루프(100)에서의 추적 동작은 입력 신호(iCLK)와 제 1 피드백 신호(fbCLK)의 위상차(tC)가 0이 되도록 가변 지연부(110)의 지연량을 결정하는 동작이다.
도 3에서 출력 신호(rCLK)와 제 1 피드백 신호(fbCLK)의 위상차(tM)는 고정된 것이므로 입력 신호(iCLK)와 제 1 피드백 신호(fbCLK)의 위상차(tC)가 0이 되도록 하기 위해서는 가변 지연부(110)의 지연량을 초기 지연량(tD0)으로부터 위상차(tC)만큼 더 증가시키면 된다.
추적 동작 초기에 펄스 생성부(130)는 제 1 피드백 신호(fbCLK)의 상승 에지에서 상승 에지가 형성되고, 입력 신호(iCLK)의 상승 에지로부터 가변 지연부(110)의 초기 지연량(tD0)이 더 경과한 이후에 하락 에지가 형성되는 펄스 신호(mCLK)를 생성한다. 즉, 펄스 신호(mCLK)의 펄스 폭은 추적 동작이 완료되는 경우 가변 지연부(110)의 지연량과 동일하다.
이후의 추적 동작에서 펄스 신호(mCLK)는 가변 지연부(110)를 통과하여 출력 신호(rCLK)를 생성하게 되므로 본 발명에서는 도 4에 도시된 바와 같이 펄스 신호(mCLK)의 하강 에지와 출력 신호(rCLK)의 상승 에지가 일치하는지 여부를 기준으로 추적 동작의 완료 여부를 판단할 수 있다.
출력 신호(rCLK)의 상승 에지가 펄스 신호(mCLK)의 하강 에지보다 먼저 발생하는 경우에 제 1 위상 비교부(120)는 지연 제어 신호(Code) 값을 증가시켜 지연량을 증가시키고, 반대의 경우에는 지연 제어 신호(Code) 값을 감소시켜 지연량을 감소시킨다.
도 5는 도 2의 펄스 생성부(130)의 일 실시예를 나타낸 블록도이다.
제 1 위상 비교부(120)는 추적 동작시 제어 신호(MOD)를 1로 설정하고 추적 동작이 종료되면 제어 신호(MOD)를 0으로 설정한다.
추적 동작이 종료된 경우 선택부(132)는 입력 신호(iCLK)를 선택하여 출력한다.
추적 동작시 펄스 생성부(130)는 인버터(INV1)를 통과한 제 1 피드백 신호(fbCLK)에 따라 PMOS 트랜지스터(P1, P2)를 제어하고, 초기 가변 지연부 모델(131)의 출력 신호에 따라 NMOS 트랜지스터(N1, N2)를 제어하여 출력 신호(out)를 생성한다.
인버터체인(INVC1)에 의해 PMOS 트랜지스터(P1, P2)에 입력되는 신호의 위상이 반대가 되므로 제 1 피드백 신호(fbCLK)의 상승 에지가 입력되기 이전에 P1은 턴온 상태이고, P2는 턴오프 상태이다.
이때 제 1 피드백 신호(fbCLK)의 상승 에지가 입력되면 P2는 턴온 상태가 되고 P1은 턴오프 상태로 변하게 되는데 인버터체인(INVC1)에서의 지연으로 인하여 P1이 턴오프 상태로 변하게 되기 이전에 P1과 P2가 모두 턴온 상태가 되는 구간이 존재한다. 이 구간에서 출력 신호(out)는 하이 레벨이 되고 이는 래치(133)에 저장된다.
입력 신호(iCLK)에 대해서도 유사한 방식으로 동작하여 입력 신호(iCLK)의 상승 에지가 입력된 이후 초기 가변 지연부 모델(131)에서의 지연 이후에 NMOS 트랜지스터(N1, N2)가 동시에 턴온되는 구간이 존재하여 이 구간에서 출력 신호(out)는 로우 레벨로 방전되고 이는 래치(133)에 저장된다.
초기 가변 지연부 모델(131)은 가변 지연부(110)의 초기 지연량(tD0)과 동일한 지연량만큼 입력 신호(iCLK)를 지연하여 출력한다.
추적 동작시 출력되는 출력 신호(out)는 도 3에서 설명한 바와 같이 제 1 피드백 신호(fbCLK)의 상승 에지에서 상승 에지가 형성되고 입력 신호(iCLK)의 상승 에지에서 초기 지연량(tD0)이 경과한 이후 하강 에지가 생성되는 펄스 신호이다.
도 2에서 제 1 위상 비교부(120)는 추적 동작 초기에 제어 신호(SEL)를 활성화하여 펄스 선택부(150)가 펄스 생성부(150)에서 생성한 펄스 신호(mCLK)를 선택하도록 제어하고 그 이후에는 제어 신호(SEL)를 비활성화하여 펄스 선택부(150)가 펄스 유지부(140)에서 피드백되는 제 2 제어 신호(fCLK)를 선택하도록 제어한다.
추적 동작이 종료되면 제 1 위상 비교부(120)는 제어 신호(SEL)를 활성화하여 펄스 선택부(150)가 펄스 생성부(130)를 통과하는 입력 신호(iCLK)를 선택하여 가변 지연부(110)에 제공하도록 제어할 수 있다.
제 1 위상 비교부(120)는 가변 지연부(110)를 제어하기 위하여 제 1 지연 제어 신호(CCdoe)와 제 2 지연 제어 신호(FCode)를 출력할 수 있다.
제 1 지연 제어 신호(CCode)는 가변 지연부(110)의 지연량을 상대적으로 큰 폭으로 조절하고, 제 2 지연 제어 신호(FCode)는 가변 지연부(110)의 지연량을 상대적으로 작은 폭으로 조절한다.
따라서 제 1 위상 비교부는 제 1 지연 제어 신호(CCode)에 따라 가변 지연부(110)의 지연량이 조절된 이후에 제 2 지연 제어 신호(FCode)에 따라 가변 지연부(110)의 지연량을 더 정밀하게 조절하여 추적 동작을 수행할 수 있다.
추적 동작이 완료된 경우에는 제 2 위상 비교부(13)가 가변 지연부(110)의 지연량을 미세하게 조절할 수 있다.
따라서 지연 제어 선택부(151)는 제 1 위상 비교부(120)에서 출력되는 제어 신호(MOD)에 따라 제 1 위상 비교부(120)에서 출력되는 신호 또는 제 2 위상 비교부(13)에서 출력되는 신호를 제 2 지연 제어 신호(FCode)로 선택할 수 있다.
펄스 유지부(140)는 펄스 생성부(130)에서 생성된 펄스 신호(mCLK)가 가변 지연부(110)에 제공되어 출력되는 출력 신호(rCLK)를 피드백하여 제 2 피드백 신호(fCLK)를 생성한다.
펄스 유지부(140)는 출력 신호(rCLK)를 일정 시간 지연하여 제 2 피드백 신호(fCLK)를 출력한다.
이때 지연량은 제 1 위상 비교부(120)에서 지연 제어 신호를 갱신하는데 필요한 시간 및 갱신된 지연 제어 신호에 의해 가변 지연부(110)의 지연량이 조절되는데 필요한 시간 이상인 것이 바람직하다.
이 시간은 지연 모델(12)에 의한 지연 시간(tM)보다는 현저히 작으므로 추적 동작에 소요되는 시간이 종래에 비하여 줄어들게 된다.
도 6는 도 2의 지연 고정 루프(100)의 동작을 설명한 파형도이다.
동작 초기에 펄스 신호(mCLK)는 펄스 생성부(130)에 의해 제 1 피드백 신호(fbCLK)의 상승 에지에서 상승 에지를 가지고 입력 신호(iCLK)의 상승 에지에서 가변 지연부(110)의 초기 지연량(tD0)가 경과한 이후 하강 에지를 가지는 형태로 생성된다.
이를 위하여 해당 구간에서 펄스 선택부(150)의 제어 신호(SEL)가 1로 설정된다.
본 실시예에서 추적 동작 초기에 제 1 위상 비교부(120)는 제 1 지연 제어 신호(CCode)의 값을 "10000"으로 초기화한다.
이 값("10000")에 따라 정해진 가변 지연부(110)에서의 지연 시간(t1)만큼 펄스 신호(mCLK)가 지연되어 출력 신호(rCLK)가 출력된다.
이때 제 1 위상 비교부(120)는 출력 신호(rCLK)의 상승 에지에서 펄스 신호(mCLK)의 값을 관찰하여 제 1 지연 제어 신호(CCode)의 값을 설정한다.
도 6은 제 1 지연 제어 신호(CCode)의 값을 상위 비트부터 순차적으로 결정하는 이진 검색 기법에 대하여 개시하고 있으나 가변 지연부(110)의 구조나 지연 제어 신호(Code)의 값을 정하는 방법은 실시예에 따라 다양하게 설계 변경될 수 있다.
도 6에 도시된 실시예에서 제 1 위상 비교부(120)는 출력 신호(rCLK)의 상승 에지에서 펄스 신호(mCLK)의 값이 1이므로 지연량을 증가시키기 위하여 이 값을 지연 제어 신호의 4번 비트 값(Code[4])으로 결정한다.
이에 앞서 지연 제어 신호의 4번 비트 값은 3번 비트 값으로 쉬프트된다. 이 결과 제 1 지연 제어 신호(CCode)의 값은 "11000"으로 정해지며 이에 따라 가변 지연부(110)의 지연량이 조절된다.
이후 펄스 신호(mCLK)는 펄스 생성부(130)가 아닌 펄스 유지부(140)를 통과한 제 2 피드백 신호(fbCLK)로부터 생성되는데 이를 위하여 펄스 선택부(150)의 제어 신호(SEL)가 0으로 설정된다.
펄스 유지부(140)는 출력 신호(rCLK)를 지연하여 출력하는데 그 지연 시간(tPR)은 제 1 위상 비교부(120)에서 제 1 지연 제어 신호(CCode)를 갱신하는데 필요한 신호 처리 시간(tSP)과 갱신된 제 1 지연 제어 신호(CCode)가 적용되어 가변 지연부(110)의 지연 시간이 조절되기까지의 시간(tCA)을 합한 시간 이상인 것이 바람직하다.
이후의 동작은 전술한 바와 실질적으로 동일하게 진행된다.
가변 지연부(110)는 새로운 제 1 지연 제어 신호(CCode)의 값인 "11000"에 대응하는 시간(t2)동안 펄스 신호(mCLK)를 지연하여 출력 신호(rCLK)를 출력한다.
펄스 유지부(140)는 출력 신호(rCLK)를 일정 시간(tPR) 지연하여 제 2 피드백 신호(fCLK)를 생성하고 제 2 피드백 신호(fCLK)는 새로운 펄스 신호(mCLK)로 제공된다.
제 1 위상 비교부(120)는 출력 신호(rCLK)의 상승 에지에서 펄스 신호(mCLK)의 값이 1이므로 제 1 지연 제어 신호(CCode)의 3번 비트값을 1로 결정한다.
이에 앞서 지연 제어 신호의 3번 비트 값은 2번 비트 값으로 쉬프트 된다. 이 결과 제 1 지연 제어 신호(CCode)의 값은 "11100"으로 갱신되며 이에 따라 가변 지연부(110)의 지연 시간이 조정된다.
가변 지연부(110)는 새로운 제 1 지연 제어 신호(CCode)의 값인 "11100"에 대응하는 시간(t3)동안 펄스 신호(mCLK)를 지연하여 출력 신호(rCLK)를 출력한다.
펄스 유지부(140)는 출력 신호(rCLK)를 일정 시간(tPR) 지연하여 제 2 피드백 신호(fCLK)를 생성하고 제 2 피드백 신호(fCLK)는 새로운 펄스 신호(mCLK)로 제공된다.
제 1 위상 비교부(120)는 출력 신호(rCLK)의 상승 에지에서 펄스 신호(mCLK)의 값이 0이므로 제 1 지연 제어 신호(CCode)의 2번 비트값을 0으로 결정한다.
이에 앞서 지연 제어 신호의 3번 비트 값은 2번 비트 값으로 쉬프트 된다. 이 결과 제 1 지연 제어 신호(CCode)의 값은 "11010"으로 갱신되며 이에 따라 가변 지연부(110)의 지연 시간이 조정된다.
이러한 방식으로 제 1 지연 제어 신호(CCode)의 값이 결정된 이후에는 제 2 지연 제어 신호(FCode)의 값을 결정할 수 있다.
제 1 위상 비교부(120)는 최소값으로 초기화된 제 2 지연 제어 신호(FCode)를 순차적으로 증가시키거나 최대값으로 초기화된 제 2 지연 제어 신호(FCode)의 값을 순차적으로 감소시키면서 추적 동작을 진행할 수 있다.
제 2 지연 제어 신호(FCode)의 증감 여부는 전술한 바와 같이 출력 신호(rCLK)의 상승 에지에서 펄스 신호(mCLK)의 값에 따라 결정될 수 있다.
이와 같이 본 발명에서는 지연 모델(12)의 지연 시간보다 상대적으로 짧은 지연 시간을 갖는 펄스 유지부(140)를 통과하는 피드백 루프를 이용하여 추적 동작을 제어함으로써 종래의 지연 고정 루프에 비하여 매우 짧은 시간 내에 추적 동작을 완료할 수 있다.
도 7은 도 2의 가변 지연부(110)의 블록도이다.
가변 지연부(110)는 제 1 가변 지연부(111)와 제 2 가변 지연부(112)를 포함한다. 제 1 가변 지연부(111)는 제 1 지연 제어 신호(CCode)에 따라 더 큰 단위로 지연량이 조절되며, 제 2 가변 지연부(112)는 제 2 지연 제어 신호(FCode)에 따라 더 작은 단위로 지연량이 조절된다.
도 8은 제 1 가변 지연부(111)를 나타내는 블록도이다.
제 1 가변 지연부(111)는 다수의 단위 지연 노드(111-1)와 다수의 래치(111-2)를 포함한다.
단위 지연 노드(111-1)는 두 개의 AND 게이트(AND1, AND2)와 하나의 OR 게이트(OR1)를 이용하여 제어 신호(S[k], /S[k])에 따라 전 단계로부터 전달된 신호(tin[k-1])를 다음 단위 지연 노드로 출력하고(tin[k]) 다음 단위 지연 노드로부터 돌아온 출력(Out[k+1])을 출력하거나(Out[k]) 이전 단계로부터 전달된 신호(tin[k-1])를 되돌려 출력한다(Out[k]).
예를 들어 제어 신호 S[0] = 1, ...., S[k-1] = 1, S[k] = 0 인 경우 Out[k+1] = .... = Out[n] = 0이 되어 가변 지연부(110)의 지연량은 0번째부터 k번째까지의 단위 지연 노드(111-1)에 의해 결정될 수 있다.
래치(111-2)는 단위 지연 노드(111-1)에 대응한다. 즉 래치(111-2)는 제 1 지연 제어 신호(CCode)의 k번 비트값과 단위 지연 노드(111)의 출력값(Out[k])에 따라 제어 신호(S[k], /S[k])를 출력한다.
래치(112)는 단위 지연 노드(111)의 출력값(Out[k])이 로우 레벨인 상태에서 제 1 지연 제어 신호(Code)의 k번 비트값(Code[k])을 제어 신호(S[k])의 값으로 설정한다.
이를 통해 클럭 신호 형태의 입력 신호(in)가 지연 라인에 포함된 모든 단위 지연 노드(111)를 통과한 이후에 제어 신호(S[k])의 값들을 갱신하게 되어 글리치 발생 가능성을 줄일 수 있다.
도 9는 도 7의 제 2 가변 지연부(112)의 블록도이다.
제 2 가변 지연부(112)는 두 개의 인버터(INV1, INV2)와 그 사이에 병렬 연결된 다수의 용량 조절부(112-1)를 포함한다. 다수의 용량 조절부(112-1) 각각은 제 2 지연 제어 신호(FCode)의 대응하는 비트 값에 따라 용량이 조절된다.
도 9의 제 2 가변 지연부(112)에서는 제 2 지연 제어 신호(FCode)의 값이 증가함에 따라 두 인버터(INV1, INV2) 사이의 용량이 증가하여 지연 시간이 증가하게 된다.
도 10은 도 2의 지연 고정 루프의 추적 동작의 일 예를 나타낸 순서도이다.
인덱스(m)를 4로 초기화하고 제 1 지연 제어 신호(CCode)를 "10000"으로, 제 2 지연 제어 신호(FCode)를 "00000"으로 초기화한다(S100).
인덱스(m)는 제 1 지연 제어 신호(CCode)의 비트 번호를 나타낸다.
이후 추적이 완료되었는지 판단한다(S210).
추적이 완료된 경우 종료하고 그렇지 않은 경우 인덱스(m)가 0이하인지 판단한다(S220).
인덱스(m)가 0이하인 경우 제 2 지연 제어 신호(FCode)를 결정하기 위해 단계(S310)로 이동하고 그렇지 않은 경우 제 1 지연 제어 신호(CCode)의 m번 비트 값을 m-1 번 비트값으로 수정하고(S230), 출력 신호(rCLK)의 상승 에지에서 펄스 신호(mCLK)의 값에 따라 제 1 지연 제어 신호(CCode)의 m 번 비트값을 결정한다(S240).
다음으로 인덱스(m)를 1 감소시키고 단계(S210)로 이동하여 전술한 동작을 반복한다.
단계(S310)에서는 제 2 지연 제어 신호(FCode)가 최대값 이상인지 판단한다.
제 2 지연 제어 신호(FCode)가 최대값보다 작으면 제 2 지연 제어 신호(FCode)의 값을 1 증가하고(S320) 추적이 완료되었는지 판단한다(S330).
추적이 완료되었으면 종료하고 그렇지 않으면 단계(S310)로 이동하여 동작을 반복한다.
제 1 지연 제어 신호(CCode)와 제 2 지연 제어 신호(FCode)를 결정하는 방법은 전술한 실시예와 달리 실시예에 따라 다양하게 변경될 수 있다.
도 11은 본 발명의 다른 실시예에 의한 지연 고정 루프(100')를 나타내는 블록도이다.
도 11에 도시된 실시예에 의한 지연 고정 루프(100')는 도 2에 도시된 지연 고정 루프(100)와 추적 동작과 그 이후의 정상 상태 동작이 동일하다.
도 11의 지연 고정 루프(100')는 출력 신호(rCLK)의 듀티비를 제어하기 위한 듀티비 제어 동작을 추가로 수행할 수 있다.
듀티비 제어 동작은 추적 동작이 수행되기 이전에 수행될 수 있다.
듀티비 제어 동작을 위하여 제 2 피드백 신호(fCLK) 또는 가변 지연부(110)의 출력 신호(dCLK)를 선택적으로 통과시키는 전송 게이트(170)와 전송 게이트(170)의 출력과 가변 지연부(110)의 출력 신호(dCLK)를 합성하여 출력 신호(rCLK)를 생성하는 합성부(180)를 포함할 수 있다.
합성부(180)는 도 12에 도시된 바와 같이 가변 지연부(110)의 출력 신호(dCLK)의 상승 에지에서 출력 신호(rCLK)의 상승 에지를 형성하고, 전송 게이트(170)로부터 출력되는 제 2 피드백 신호(fCLK)의 상승 에지로부터 출력 신호(rCLK)의 하강 에지를 형성한다.
제 3 위상 비교부(160)는 제 2 피드백 신호(fCLK)와 출력 신호(rCLK)의 위상이 동일하게 되도록 펄스 유지부(140)의 지연량을 조절할 수 있다.
이때 펄스 유지부(140)의 지연량은 도 6에서 설명한 바와 같이 제 1 위상 비교부(110)에서 지연 제어 신호의 값을 결정하기 위한 시간(tSP)과 이에 따라 가변 지연부(110)의 지연량이 조절되기까지의 시간(tCA)의 합 이상이 유지되도록 해야 한다.
이상의 개시를 통해 본 발명의 일 실시예에 의한 지연 고정 루프의 구성 및 동작을 구체적으로 설명하였다. 이상의 개시는 본 발명의 설명을 위한 것으로서 본 발명의 권리범위가 이상의 개시에 의해 한정되는 것은 아니며 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의하여 정해진다.
10, 100, 100': 지연 고정 루프
11, 110: 가변 지연부
12: 지연 모델
13: 위상 비교부, 제 1 위상 비교부
120: 제 2 위상 비교부
130: 펄스 생성부
140: 펄스 유지부
150: 펄스 선택부
151: 지연 신호 선택부
160: 제 3 위상 비교부
170: 전송 게이트
180: 합성부

Claims (13)

  1. 입력 신호와 출력 신호의 지연을 고정하는 지연 고정 루프로서,
    입력된 신호를 지연하여 상기 출력 신호를 출력하는 가변 지연부;
    상기 출력 신호를 지연하여 제 1 피드백 신호를 출력하는 지연 모델부;
    상기 입력 신호와 상기 제 1 피드백 신호의 위상차에 따라 상기 가변 지연부의 지연량을 제어하는 제 1 위상 비교부;
    추적 동작시 상기 입력 신호와 상기 제 1 피드백 신호에 따라 펄스 신호를 생성하는 펄스 생성부;
    추적 동작시 상기 가변 지연부의 출력 신호를 지연하여 제 2 피드백 신호를 생성하는 펄스 유지부;
    추적 동작시 상기 펄스 생성부에서 생성된 펄스 신호 또는 상기 제 2 피드백 신호를 선택하여 상기 가변 지연부의 입력 신호로서 제공하는 펄스 선택부; 및
    추적 동작시 상기 펄스 선택부에서 선택된 신호와 상기 출력 신호의 위상차에 따라 상기 가변 지연부의 지연량을 제어하는 지연 제어 신호를 생성하는 제 2 위상 비교부
    를 포함하는 지연 고정 루프.
  2. 청구항 1에 있어서, 상기 펄스 신호는 상기 제 1 피드백 신호와 상기 입력 신호 사이의 위상차와 상기 가변 지연부의 초기 지연량의 합에 대응하는 펄스폭을 갖는 지연 고정 루프.
  3. 청구항 2에 있어서, 상기 펄스 신호 생성부는 상기 제 1 피드백 신호의 상승 에지에서 상기 펄스 신호의 상승 에지를 생성하고, 상기 입력 신호의 하강 에지로부터 상기 가변 지연부의 초기 지연량이 경과한 지점에서 상기 펄스 신호의 하강 에지를 생성하는 지연 고정 루프.
  4. 청구항 3에 있어서, 추적 동작이 종료된 이후 상기 펄스 신호 생성부는 상기 입력 신호와 동일한 파형의 신호를 출력하는 지연 고정 루프.
  5. 청구항 4에 있어서, 추적 동작이 종료된 이후 상기 펄스 선택부는 상기 펄스 생성부의 출력을 선택하는 지연 고정 루프.
  6. 청구항 1에 있어서, 추적 동작시 상기 펄스 선택부는 상기 펄스 생성부에서 상기 펄스 신호가 생성된 직후에는 상기 펄스 생성부의 출력을 선택하고, 상기 펄스 신호가 상기 제 2 피드백 신호로서 피드백되는 경우에는 상기 제 2 피드백 신호를 선택하는 지연 고정 루프.
  7. 청구항 2에 있어서, 추적 동작시 상기 제 2 위상 비교부는 상기 가변 지연부에 입력되는 신호의 하강 에지와 상기 출력 신호의 상승 에지가 정렬되는 경우 상기 추적 동작을 완료하는 지연 고정 루프.
  8. 청구항 1에 있어서, 상기 가변 지연부는 제 1 가변 지연부와 제 2 가변 지연부를 포함하고, 추적 동작시 상기 제 2 위상 비교부는 상기 제 1 가변 지연부 및 상기 제 2 가변 지연부의 지연량을 제어하고, 추적 동작이 완료된 경우 상기 제 1 위상 비교부는 상기 제 2 가변 지연부의 지연량을 제어하는 지연 고정 루프.
  9. 청구항 1에 있어서, 상기 펄스 지연부의 지연량은 상기 제 2 위상 비교부에서 상기 지연 제어 신호를 갱신하는 시간과 갱신된 상기 지연 제어 신호에 따라 상기 가변 지연부의 지연량이 갱신되는데 걸리는 시간의 합 이상인 값으로 설정되는 지연 고정 루프.
  10. 청구항 9에 있어서, 상기 펄스 지연부의 지연량은 상기 지연 모델의 지연량보다 작은 지연 고정 루프.
  11. 청구항 1에 있어서, 상기 가변 지연부에서 출력되는 신호의 듀티비를 제어하여 상기 출력 신호로서 제공하는 듀티비 제어부를 더 포함하는 지연 고정 루프.
  12. 청구항 11에 있어서, 상기 듀티비 제어부는
    상기 펄스 유지부의 출력과 상기 가변 지연부의 출력을 합성하여 상기 출력 신호를 생성하는 합성부; 및
    상기 출력 신호와 상기 제 2 피드백 신호의 위상차에 따라 상기 펄스 유지부의 지연량을 제어하는 제 3 위상 비교부
    를 포함하는 지연 고정 루프.
  13. 청구항 12에 있어서, 상기 합성부는 상기 가변 지연부에서 출력되는 신호와 상기 제 2 피드백 신호의 상승 에지에서 각각 상승 에지와 하강 에지를 갖도록 상기 출력 신호를 생성하는 지연 고정 루프.

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