CN112910445B - 用于调节多相位信号的相位的半导体器件 - Google Patents

用于调节多相位信号的相位的半导体器件 Download PDF

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Abstract

本申请公开了用于调节多相位信号的相位的半导体器件。该半导体器件包括：信号延迟电路，其被配置为通过根据多个延迟码而分别将多个多相位输入信号延迟来输出多个多相位输出信号；以及校准电路，其包括：误差检测电路，其被配置为根据可变延迟码来提供在从多个多相位输出信号之中选择的信号之间的相位差信息，以及滤波器，其被配置为提供多个延迟码和可变延迟码，其中，滤波器执行更新操作以更新可变延迟码或多个延迟码。

Description

用于调节多相位信号的相位的半导体器件
相关申请的交叉引用
本申请要求于2019年12月3日在韩国知识产权局提交的申请号为10-2019-0159451的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例总体而言涉及一种用于调节多相位信号的相位以使得在同相的相邻信号之间的相位差是恒定的半导体器件。
背景技术
在诸如四相时钟信号的多相位信号中，已经开发了用于调节多相位信号的相位的技术，以使得与相邻相位相对应的信号之间的相位差变得恒定。
例如，在韩国专利公开No.10-2016-0060515A中公开的惯用技术中，通过使用固定延迟电路来调节4相信号的相位，其中在4相信号的4个相位之中的仅3个相位被调节。
在这种情况下，四相信号的其余相位被固定为恒定值。该技术需要相对较长的延迟来调节相位，并且随着延迟量的增大，抖动会增大，并且四相信号的质量会降低。
因此，需要能够更有效地调节多相位信号的相位的新的半导体器件。
发明内容
根据本公开的一个实施例，一种半导体器件可以包括：信号延迟电路，其被配置为通过根据多个延迟码而分别将多个多相位输入信号延迟来输出多个多相位输出信号；以及校准电路，其包括：误差检测电路(error detection circuit)，该误差检测电路被配置为提供从多个多相位输出信号之中选择的信号之间的相位差信息，该相位差信息根据可变延迟码而被确定；以及滤波器，该滤波器被配置为提供多个延迟码和可变延迟码，其中该滤波器执行更新操作以更新可变延迟码或多个延迟码中的一个或多个。
附图说明
附图(在其中相同的附图标记指代遍及各个视图的相同或功能上类似的元件)连同下面的详细描述被并入说明书中并形成说明书的一部分，并且用于进一步图示各种实施例，并说明这些实施例的各种原理和优点。
图1示出根据本公开的一个实施例的半导体器件。
图2示出根据本公开的一个实施例的半导体器件的校准控制操作。
图3示出根据本公开的一个实施例的校准控制电路。
图4示出根据本公开的一个实施例的信号传输电路。
图5示出根据本公开的一个实施例的误差检测电路。
图6示出根据本公开的一个实施例的多路复用控制电路的操作。
图7示出根据本公开的一个实施例的滤波器的校准操作。
图8和图9示出根据本公开的一个实施例的滤波器的校准操作。
具体实施方式
以下详细描述在描述符合本公开的说明性实施例时参考了附图。提供实施例是为了说明的目的，并且不是穷举的。没有明确示出或描述的附加实施例是可能的。此外，可以在本教导的范围内对所呈现的实施例进行修改。详细描述并不意味着限制本公开。相反，本公开的范围根据权利要求及其等同物来限定。此外，遍及整个说明书，对“一个实施例”等的引用不一定仅是一个实施例，并且对任何这种短语的不同引用不一定是(一个或多个)相同的实施例。
在下文中，使用四相信号或四相时钟信号作为示例公开了一种用于调节多个多相位信号的相位的技术。然而，实施例不限于四相信号。
四相信号按相位顺序被表示为I、Q、IB和QB，并且可以将表示输入信号的IN或表示输出信号的OUT添加为下标。
图1示出了根据本公开的一个实施例的半导体器件的框图。
半导体器件包括信号延迟电路100、校准控制电路200和校准电路300。
信号延迟电路100包括多个延迟电路110、120、130和140，它们分别根据延迟码CI、CQ、CIB和CQB来对多相位信号IIN、QIN、IBIN和QBIN进行延迟。
第一延迟电路110根据第一延迟码CI而对第一输入信号IIN进行延迟并输出第一输出信号IOUT。
第二延迟电路120根据第二延迟码CQ而对第二输入信号QIN进行延迟并输出第二输出信号QOUT。
第三延迟电路130根据第三延迟码CIB而对第三输入信号IBIN进行延迟并输出第三输出信号IBOUT。
第四延迟电路140根据第四延迟码CQB而对第四输入信号QBIN进行延迟并输出第四输出信号QBOUT。
校准控制电路200根据校准信号CAL而控制校准电路300，并且校准电路300更新第一延迟码至第四延迟码CI、CQ、CIB、CQB和CQUAD。
校准信号CAL可以被异步地控制。
当不执行校准操作时，校准控制电路200可以禁止校准电路300的至少一部分，以减少能量消耗。
图2是示出半导体器件的校准控制操作的时序图。
校准信号CAL在第一时间T0与第四时间T3之间被激活。
在本实施例中，校准控制电路200根据校准信号CAL来激活校准电路300。
第一激活信号ENA和第二激活信号ENB可以被用于控制校准电路300的组件的激活和/或校准电路300的组件的激活顺序。将在下面详细描述校准电路300的操作。
在本实施例中，当校准信号CAL在第一时间T0被激活时，第二激活信号ENB在自第一时间T0起经过了预定时间之后的第二时间T1被激活，并且第一激活信号ENA在自第二时间T1起经过了预定时间之后的第三时间T2被激活。
这将在下面更详细地描述。
在该实施例中，在校准信号CAL被激活之后，校准控制电路200响应于第一输出信号IOUT的第一上升沿而在第二时间T1激活第二激活信号ENB。
在该实施例中，在校准信号CAL被激活之后，，校准控制电路200响应于第一时钟信号CLK1的第二下降沿而在第三时间T2激活第一激活信号ENA。
在校准操作正在进行中的情况下，在校准电路300内部产生第一时钟信号CLK1。
在该实施例中，在第二激活信号ENB被激活的时间段期间，在第一输出信号至第四输出信号IOUT、QOUT、IBOUT和QBOUT之中交替选择的信号被延迟并划分(divide)以产生第一时钟信号CLK1。
下面将参考图5详细描述产生第一时钟信号CLK1的方法。
在图2所示的实施例中，当校准信号CAL在第四时间T3被去激活时，第一激活信号ENA在自第四时间T3起经过了预定时间之后的第五时间T4被去激活，并且第二激活信号ENB在自第五时间T4起经过了预定时间之后的第六时间T5被去激活。
这将在下面更详细地描述。
在该实施例中，在校准信号CAL被去激活之后，校准控制电路200响应于第一时钟信号CLKl的第二下降沿而在第五时间T4将第一激活信号ENA去激活。
在该实施例中，在第一激活信号ENA被去激活之后，校准控制电路200响应于第一输出信号IOUT的第一上升沿而在第六时间T5将第二激活信号ENB去激活。
图3是示出校准控制电路200的电路图。
校准控制电路200包括第一触发器210、第二触发器220和第三触发器230以及多路复用器240。
如上所述，在本实施例中，在校准信号CAL被激活之后，第一激活信号ENA在第一时钟信号CLK1的第二下降沿被激活，并且在校准信号CAL被去激活之后，第一激活信号ENA在第一时钟信号CLK1的第二下降沿被去激活。
第一触发器210和第二触发器220同步于第一时钟信号CLKl的下降沿来锁存各自的输入信号。
校准信号CAL被输入到第一触发器210，第一触发器210的输出被输入到第二触发器220，并且第一激活信号ENA从第二触发器220被输出。
第三触发器230同步于第一输出信号IOUT的上升沿来锁存输入信号，并输出第二激活信号ENB。
当第一激活信号ENA处于高电平时，多路复用器240选择第二激活信号ENB，而当第一激活信号ENA处于低电平时，多路复用器240选择校准信号CAL。多路复用器240的输出被提供为第三触发器230的输入。
因此，当第一激活信号ENA处于低电平时，校准信号CAL被输入到第三触发器230，并且在校准信号CAL处于高电平的情况下，第二激活信号ENB在第一输出信号IOUT的上升沿变为高。
返回图1，校准电路300包括信号传输电路310、误差检测电路320和滤波器330。
在第二激活信号ENB被激活的时段期间，信号传输电路310将第一输出信号至第四输出信号IOUT、QOUT、IBOUT和QBOUT传输到误差检测电路320。
当通过信号传输电路310传输时，第一输出信号至第四输出信号IOUT、QOUT、IBOUT和QBOUT被称为第一信号至第四信号I、Q、IB和QB。
误差检测电路320从第一信号至第四信号I、Q、IB和QB产生第一时钟信号CLK1，提供在第一信号至第四信号I、Q、IB和QB的选择信号之间的相位差信息DESBBo，并产生与相位差信息DESBBo相对应的信号信息DESSEL1。
滤波器330使用相位差信息DESBBo和信号信息DESSEL1来执行更新第一延迟码至第四延迟码CI、CQ、CIB、CQB和第五延迟码CQUAD的更新操作。
在下文中，第五延迟码CQUAD可以被称为可变延迟码。
在该实施例中，滤波器330的更新操作同步于第二时钟信号CLK2来执行。
与门340对第一时钟信号CLK1和第一激活信号ENA执行与运算以输出第二时钟信号CLK2。
相应地，在自通过信号传输电路310传输信号起经过了预定时间之后，滤波器330执行更新操作。
图4是示出信号传输电路310的电路图。
信号传输电路310包括第一信号传输电路311、第二信号传输电路312、第三信号传输电路313和第四信号传输电路314，它们根据第二激活信号ENB而分别将第一输出信号IOUT、第二输出信号QOUT、第三输出信号IBOUT和第四输出信号QBOUT作为第一信号I、第二信号Q、第三信号IB和第四信号QB传输。
第一信号传输电路311包括并联耦接在第一电源VDD与第一节点N1之间的第一PMOS晶体管PM1和第二PMOS晶体管PM2。第一输出信号IOUT被输入到第一PMOS晶体管PM1的栅极，并且第二激活信号ENB被输入到第二PMOS晶体管PM2的栅极。
第一信号传输电路311包括串联耦接在第一节点N1与第二电源VSS之间的第一NMOS晶体管NM1和第二NMOS晶体管NM2。第二激活信号ENB被输入到第一NMOS晶体管NM1的栅极，并且第一输出信号IOUT被输入到第二NMOS晶体管NM2的栅极。
第一信号传输电路311还包括第三PMOS晶体管PM3和第三NMOS晶体管NM3，该第三PMOS晶体管PM3和第三NMOS晶体管NM3串联耦接在第一电源VDD与第二电源VSS之间，并且构成使第一节点N1的信号反相并在第二节点N2处输出第一信号I的反相器。
因此，当第二激活信号ENB处于低电平时，第一节点N1的电压被固定为高电平，并且第一信号I被固定为低电平。
当第二激活信号ENB处于高电平时，第一信号I对应于通过缓冲第一输出信号IOUT而获得的信号。即，第一信号传输电路311作为与门工作，其接收作为输入的第一输出信号IOUT和第二激活信号ENB并输出第一信号I。
因为第二信号传输电路312至第四信号传输电路314仅在输入信号和输出信号上不同，并且具有与第一信号传输电路311基本相同的配置，所以将不重复其公开。
图5是示出误差检测电路320的电路图。
误差检测电路320包括用于在第一信号至第四信号I、Q、IB和QB之中选择一个信号的第一多路复用器321和用于在第一信号至第四信号I、Q、IB和QB之中选择另一个信号的第二多路复用器322。
误差检测电路320包括多路复用控制电路323，该多路复用控制电路323将第一选择信号SEL0提供给第一多路复用器321，并将第二选择信号SEL1提供给第二多路复用器322。
多路复用控制电路323产生第一选择信号SEL0和第二选择信号SEL1，使得从第一多路复用器321输出的第一选择输出信号O1和从第二多路复用器322输出的第二选择输出信号O2来自于相位上相邻的两个信号。在图5所示的实施例中，多路复用控制电路323根据第一信号至第四信号I、Q、IB和QB以及由第一多路复用器321输出的第一选择输出信号O1来产生第一选择信号SEL0和第二选择信号SEL1。
例如，多路复用控制电路323可以控制第一多路复用器321，使得其在第二多路复用器322选择第二信号Q时选择第一信号I，在第二多路复用器322选择第三信号IB时选择第二信号Q，在第二多路复用器322选择第四信号QB时选择第三信号IB，并且在第二多路复用器322选择第一信号I时选择第四信号QB。
图6是示出第一信号至第四信号I、Q、IB和QB、第一选择信号SEL0、第二选择信号SEL1、第一选择输出信号O1和第二选择输出信号O2的时序图。
在该实施例中，第一选择信号SEL0是4比特位信号，当选择第一信号I时该第一选择信号SEL0为“1000”，当选择第二信号Q时该第一选择信号SEL0为“0100”，当选择第三信号IB时该第一选择信号SEL0为“0010”，并且当选择第四信号QB时该第一选择信号SEL0为“0001”。
在其他情况下，即，当第一信号I至第四信号QB都没有被第一多路复用器321选择时，第一多路复用器321的输出可以被设置为低电平，并且第一选择信号SEL0的值可以是“0000”，但是实施例不限于此。
在本实施例中，第二选择信号SEL1是4比特位信号，当选择第二信号Q时该第二选择信号SEL1为“1000”，当选择第三信号IB时该第二选择信号SEL1为“0100”，当选择第四信号QB时该第二选择信号SEL1为“1010”，并且当选择第一信号I时该第二选择信号SEL1为“0001”。
在其他情况下，即，当第一信号I至第四信号QB都没有被第二多路复用器322选择时，第二多路复用器322的输出可以设置为低电平，并且第二选择信号SEL1的值可以是“0000”，但是实施例不限于此。
与第一信号I至第四信号QB都没有被对应多路复用器选择的情况相对应的第一选择信号SEL0或第二选择信号SEL1的值可以被称为非选择值。在本实施例中，假定非选择值为值“0000”。
最初，假设第一选择信号SEL0为“1000”，则第一选择信号SEL0的值在第一信号I的下降沿转变为“0000”。
此后，第一选择信号SEL0在第二信号Q的下降沿被更新为“0100”，选择第二信号Q，并在第二信号Q的下一个下降沿转变为“0000”。
此后，第一选择信号SEL0在第三信号IB的下降沿被更新为“0010”，选择第三信号IB，并在第三信号IB的下一个下降沿转变为“0000”。
此后，第一选择信号SEL0在第四信号QB的下降沿被更新为“0001”，选择第四信号QB，以及然后在第四信号QB的下降沿转变为“0000”。
第二选择信号SEL1在自第一选择信号SEL0被更新起经过了一段时间之后被更新。该一段时间对应于第一信号至第四信号I、Q、IB和QB之中的两个所选信号之间的相位差，这将在下面详细公开。
最初，假设第二选择信号SEL1为“1000”，则第二选择信号SEL1的值在第二信号Q的下降沿转变为“0000”。
此后，第二选择信号SEL1在第三信号IB的下降沿被更新为“0100”，选择第三信号IB，并在第三信号IB的下一个下降沿转变为“0000”。
此后，第二选择信号SEL1在第四信号QB的下降沿被更新为“0010”，选择第四信号QB，并在第四信号QB的下一个下降沿转变为“0000”。
此后，第二选择信号SEL1在第一信号I的下降沿被更新为“0001”，选择第一信号I，以及然后在第一信号I的下一个下降沿转变为“0000”。
因此，依次从第一多路复用器321输出第一信号I、第二信号Q、第三信号IB和第四信号QB，并且依次从第二多路复用器322输出第二信号Q、第三信号IB、第四信号QB和第一信号I。
在本实施例中，第一选择信号SEL0和第二选择信号SEL1的初始值被设置为相同的值，但是实施例不限于此。
由于多路复用控制电路323根据初始值的操作方式基本相同，并且根据上述公开可以容易地确定其实施方式，所以将省略多路复用控制电路323的详细公开。
参考图5，误差检测电路320包括可变延迟电路324和固定延迟电路325。
可变延迟电路324通过根据可变延迟码(即，第五延迟码CQUAD)而将第一选择输出信号O1延迟来输出可变延迟信号O1D，并且固定延迟电路325通过根据固定延迟码fCode而将第二选择输出信号O2延迟来输出固定延迟信号O2D。
在该实施例中，固定延迟码fCode是在校准电路300的操作期间被固定的值，并且可以被设置为在可调范围内的最小值。
误差检测电路320包括相位比较器326。在一个实施例中，相位比较器326是Bang-Bang相位检测器(BBPD)。
在该实施例中，相位比较器326将从可变延迟电路324输出的可变延迟信号O1D的相位与从固定延迟电路325输出的固定延迟信号O2D的相位进行比较，以产生比较信号BBo。
在该实施例中，当可变延迟信号O1D的相位相对于固定延迟信号O2D超前时，相位比较器326输出低电平信号，而当固定延迟信号O2D的相位相对于可变延迟信号O1D超前时，相位比较器326输出高电平信号。在一个实施例中，当第一信号的上升沿出现在第二信号的下降沿之后但在第二信号的上升沿之前(该第二信号的上升沿跟随着第二信号的下降沿)时，第一信号的相位相对于第二信号的相位超前(即，第一信号的相位领先于第二信号的相位)。在另一个实施例中，当第一信号的下降沿出现在第二信号的上升沿之后但在第二信号的下降沿之前(该第二信号的下降沿跟随着第二信号的上升沿)时，第一信号的相位相对于第二信号的相位超前。
在该实施例中，误差检测电路320还包括第一并行化电路327、第二并行化电路328和分频器329。
第一并行化电路327根据固定延迟信号O2D而将与第一选择信号SEL1的最高有效位相对应的信号并行化为4比特位信号。
从第一并行化电路327输出的信号信息DESSEL1可以被用于识别针对相位差信息DESBBo的每个比特位而进行比较的那些信号。
第二并行化电路328根据固定延迟信号O2D而对比较信号BBo进行并行化以产生4比特位相位差信息DESBBo。
从第二并行化电路328输出的相位差信息DESBBo储存相邻信号之间的四个相位比较结果。
分频器329将固定延迟信号O2D进行四分频以产生第一时钟信号CLK1，其中4对应于多相位时钟信号中的相数。由于固定延迟信号O2D是通过依次选择第一信号至第四信号I、Q、IB和QB中的每一个而产生的，于是如图2所示，第一时钟信号CLK1的频率可以是第一信号至第四信号I、Q、IB和QB的频率的五分之一。
第一时钟信号CLK1变为用于校准操作的参考。在第一时钟信号CLK1的一个周期期间，分别将第一信号至第四信号I、Q、IB和QB的每个相邻对的相位进行比较，以产生相位差信息DESBBo的四比特位。
返回图1，与门340在第一激活信号ENA具有高电平的时段中通过使第一时钟信号CLK1经过该与门340来产生第二时钟信号CLK2。
滤波器330在第二时钟信号CLK2的上升沿上执行更新操作。具有高电平的第一激活信号ENA相对于具有高电平的第二激活信号ENB的延迟提供了由误差检测电路320产生更新操作所需的相位差信息DESBBo所需要的时间。
滤波器330使用相位差信息DESBBo并且使用信号信息DESSEL1来执行更新操作，该相位差信息DESBBo储存在相邻信号对之间的相位比较的结果，该信号信息DESSEL1指示哪些相邻信号对被比较以产生相位差信息DESBBo的每个比特位。例如，在一个实施例中，具有值“1000”的信号信息DESSEL1[3:0]可以指示：相差信息DESBBo的比特位3指示将第一信号I与第二信号Q进行比较的结果，比特位2表示将第二信号Q与第三信号IB进行比较的结果，比特位1指示将第三信号IB与第四信号QB进行比较的结果，以及比特位0指示将第四信号QB与第一信号I进行比较的结果；具有值“0100”的信号信息DESSEL1[3:0]可以指示：相位差信息DESBBo的比特位3指示将第二信号Q与第三信号IB进行比较的结果，比特位2指示将第三信号IB与第四信号QB进行比较的结果，比特位1指示将第四信号QB与第一信号I进行比较的结果，以及比特位0指示将第一信号I与第二信号Q进行比较的结果，等等。
图7是示出滤波器330的延迟码更新操作的流程图。
在图7的流程图中描述的操作之中，当在半导体器件的初始化期间首先执行初始化步骤或校准操作时，可以执行与步骤S100相对应的操作。
在一个实施例中，步骤S200的操作在第二时钟信号CLK2的上升沿开始，并且可以在第二时钟信号CLK2的一个时段期间执行直到步骤S350的操作。
在初始化步骤S100中，将方向标志UDS设置为DN，并且将第一延迟码至第五延迟码CI、CQ、CIB、CQB和CQUAD的值设置为相应的预定值。例如，预定值可以是0。
根据实施例，可以不同地确定第一延迟码至第五延迟码的初始值。
当更新操作开始时，在步骤S200处检查相位差信息DESBBo的所有比特位是否均为0(即，是否DESBBo＝“0000”)。
如果所有比特位均为0，则表明第五延迟码CQUAD应该增加，并且相应地，更新操作进行到步骤S210，以通过增加第五延迟码CQUAD来对其进行更新。否则，更新操作进行到步骤S220。
如果所有比特位都不为0，则在步骤S220处检查相位差信息DESBBo的所有比特位是否为1(即，是否DESBBo＝“1111”)。
如果所有比特位均为1，则这表明应该减小第五延迟码CQUAD，并且相应地，更新操作继续进行到步骤S230，以通过减小第五延迟码CQUAD来对其进行更新。
如果相位差信息DESBBo中的所有比特位都不都是1，即，如果相位差信息DESBBo中的一个或多个比特是0且一个或多个其他比特为是1，则更新操作继续进行到步骤S300。
首先，在步骤S300处检查第一延迟码至第四延迟码CI、CQ、CIB和CQB中的至少一个是否为0。当第一延迟码至第四延迟码CI、CQ、CIB和CQB中的至少一个为0时，更新操作继续进行到步骤S310；否则，更新操作继续进行到步骤S320。
当第一延迟码至第四延迟码中的至少一个为0时，更新操作继续进行到步骤S310，并且选择要被更新的延迟码，并且在步骤S310处根据信号信息DESSEL1、相位差信息DESBBo和方向标志UDS来为所选择的延迟码计算更新值。
当第一延迟码至第四延迟码都不为0时，在步骤S320处将方向标志UDS设置为DN，更新操作继续进行至步骤S310，并且选择要被更新的延迟码，并在步骤S310处为该所选择的延迟码计算更新值。
然后，在步骤S330处判断在为所选择的延迟码计算的更新值中是否发生下溢(underflow)。
下溢意味着用于所选择的延迟码的更新值已变得小于最小值，也就是说，它已变为负值。
当发生下溢时，更新操作继续进行到步骤S340，在步骤S340处将方向标志UDS设置为UP(向上)，然后更新操作返回到步骤S310，并且再次选择要被更新的延迟码并使用方向标志UDS的新值在步骤S310处计算新的更新值。
如果未发生下溢，则更新操作继续进行到步骤S350，并且在步骤S350处根据为该延迟码计算的更新值来更新第一延迟码至第四延迟码中的至少一个。
此后，更新操作返回到步骤S200，并且响应于第二时钟信号CLK2的下一个上升沿而重复在步骤S200处开始的操作。
在下文中，将详细描述在步骤S310中计算码的方法。
图8和图9示出在滤波器330中选择要被更新的码的操作。
在图8和图9中，可变延迟电路324的延迟量由tquad0来表示，并且固定延迟电路325的延迟量由tquad1来表示。
此外，相邻的垂直虚线彼此具有90度的相位差。
另外，在时序图中，虚线表示从可变延迟电路324输出的可变延迟信号O1D，并且实线表示从固定延迟电路325输出的固定延迟信号O2D。
假设如所示的那样，从信号信息DESSEL1和相位差信息DESBBo获得比较目标信号和相位比较结果。
(1)是由第一多路复用器321选择第一信号I并且由第二多路复用器322选择第二信号Q的情况。
此时，考虑到第一信号I和可变延迟电路324的延迟时间tquad0，将可变延迟信号O1D描述为I+tquad0，并且由时序图的第一行的虚线来表示。
另外，考虑到第二信号Q和固定延迟电路325的延迟时间tquad1，将固定延迟信号O2D描述为Q+tquad1，并且由时序图的第二行的实线来表示。
另外，可变延迟电路324的延迟时间tquad0与固定延迟电路325的延迟时间tquad1之间的差被表示为tquad。在实施例中，关于图7描述的更新操作运行以调节第五延迟码Cquad(即，可变延迟码)，使得tquad对应于多相位信号的相邻相位之间的期望时间差。
在情况(1)中，因为与可变延迟码对应的可变延迟信号O1D的相位(虚线，第1行)领先于与固定延迟码对应的固定延迟信号O2D的相位(实线，第2行)，所以比较信号的值具有低电平，即，值为“0”。
在这种情况下，为了使输入到相位比较器326的固定延迟信号O2D和可变延迟信号O1D对齐，可以调节第一延迟码至第五延迟码以增大针对第一信号I的延迟，以减小针对第二信号Q的延迟，或者通过增大由可变延迟电路324提供的延迟来增大可变延迟信号O1D的延迟。
为此，可以增大第一延迟码CI，可以减小第二延迟码CQ，或者可以增大第五延迟码CQUAD。
(2)是由第一多路复用器321选择第二信号Q并且由第二多路复用器322选择第三信号IB的情况。
在情况(2)中，因为与可变延迟码对应的可变延迟信号O1D的相位(虚线，第2行)落后于与固定延迟码对应的固定延迟信号O2D的相位(实线，第3行)，所以比较信号的值具有高电平，即，值“1”。
在这种情况下，为了使输入到相位比较器326的可变延迟信号O2D与固定延迟信号O1D对齐，可以调节第一延迟码至第五延迟码以减小针对第二信号Q的延迟，以增大针对第三信号IB的延迟，或者通过减小由可变延迟电路324提供的延迟来减小可变延迟信号O1D的延迟。
为此，可以减小第二延迟码CQ，可以增大第三延迟码CIB，或者可以减小第五延迟码CQUAD。
(3)是由第一多路复用器321选择第三信号IB并且由第二多路复用器322选择第四信号QB的情况。
在情况(3)中，因为与可变延迟码对应的可变延迟信号O1D的相位(虚线，第3行)领先于与固定延迟码对应的固定延迟信号O2D的相位(实线，第4行)，所以比较信号的值具有低电平，即，值为“0”。
在这种情况下，为了使输入到相位比较器326的信号对齐，可以调节第一延迟码至第五延迟码以增大针对第三信号IB的延迟，以减小针对第四信号QB的延迟，或者通过增大可变延迟电路324提供的延迟来增大可变延迟信号O1D的延迟。
为此，可以增大第三延迟码CIB，可以减小第四延迟码CQB，或者可以增大第五延迟码CQUAD。
(4)是由第一多路复用器321选择第四信号QB并且由第二多路复用器322选择第一信号I的情况。
在情况(4)中，因为与可变延迟码对应的可变延迟信号O1D的相位(虚线，第4行)领先于与固定延迟码对应的固定延迟信号O2D的相位(实线，第1行)，所以比较信号具有低电平，即，值为“0”。
在这种情况下，为了使输入到相位比较器326的信号对齐，可以调节第一延迟码至第五延迟码以增大针对第四信号QB的延迟，以减小针对第一信号I的延迟，或者通过增大可变延迟电路324提供的延迟来增大可变延迟信号O1D的延迟。
为此，可以增大第四延迟码CQB，可以减小第一延迟码CI，或者可以增大第五延迟码CQUAD。
如上所述，在情况(1)至(4)中，第一延迟码至第五延迟码中的每一个的更新方向可以是候选。
在图8中，因为相位差信息DESBBo中的一些是0(即，图7的“否”路径，S220)，而一些是1(即，图7的“否”路径，S200)，所以从第一延迟码到第四延迟码CI、CQ、CIB、CQB中选择要被更新的码，而不是更新第五延迟码CQUAD。
当方向标志UDS被设置为DN(向下)时，将选择可以在两种或更多种情况下在延迟量减小的方向上设置的候选。
因此，在图8的情况下，在候选之中，因为在情况(1)和情况(2)两种情况下第二延迟码CQ的减小是候选，所以当方向标志UDS被设置为DN时，确定减小第二延迟码CQ。
在这种情况下，第二延迟码CQ可以从现有值减少预定大小。例如，预定大小可以是单位大小1，但是可以根据实施例而被设置为不同的值。
当方向标志UDS被设置为UP时，选择可以在两种或更多种情况下在延迟量增大的方向上设置的候选。
在图8的情况下，因为在情况(2)和(3)这两种情况下第三延迟码CIB的增大都是候选，所以当方向标志UDS被设置为UP时，第三延迟码CIB被选择并增大。
在这种情况下，第三延迟码CIB可以从现有值增大预定大小。例如，预定大小可以是单位大小1，但是可以根据实施例而被设置为不同的值。
在图8中，信号信息DESSEL1被给定为“1000”，其指示最初由第二多路复用器322选择第二信号Q，以及然后，依次选择第三信号IB、第四信号QB和第一信号I。
在图8中，可以将图底部的表视为由滤波器330查询的用于更新操作的查找表的一部分。
查找表可以提前储存用于将相位差信息DESBBo、信号信息DESSEL1和方向标志UDS进行组合的一个或多个条目，每个条目指示要被选择的信号及其更新方向。
因此，在更新操作期间，滤波器330可以通过使用相位差信息DESBBo、信号信息DESSEL1和方向标志UDS访问查找表来快速确定要被更新的信号和更新方向。
在图9中，与图8不同，相位差信息DESBBo的所有值均为“0”。图9示出对于所有情况(1)至(4)中的第一延迟码至第五延迟码的更新候选。
图9示出相位差信息DESBBo为“0000”的情况，并且结果是第五延迟码CQUAD被更新为增大，而不管方向标志UDS如何。
在这种情况下，第五延迟码CQUAD可以从现有值增加预定大小。例如，预定大小可以是单位大小1，但是可以根据实施例而被设置为不同的值。
与在图8中类似地，在图9中，底部的表可以被视为由滤波器330查询的用于更新操作的查找表的一部分。
只要校准信号CAL不变为低电平，就可以与第二时钟信号CLK2同步地重复执行图7至图9的操作。
如上所述，可以从校准控制电路200的外部异步提供校准信号CAL。
然而，即使在执行更新操作时，如果第一延迟码至第五延迟码的值聚集于相应值的恒定集合附近，则可以停止校准。
在这种情况下，滤波器330可以监视第一延迟码至第五延迟码的值并提供锁定标志。
在这种情况下，当锁定标志被激活时，可以将校准控制电路200设计为以与当校准信号CAL被去激活时相同的方式进行操作。
例如，参考图3，可以另外提供用于根据锁定标志来选择0或校准信号CAL的多路复用电路，并且其输出可以被提供为第一触发器210的输入或者可以被提供给多路复用器240。
因此，可以另外提供一种装置，该装置可以在第一激活信号ENA和第二激活信号ENB二者都被去激活时强制地去激活校准信号CAL和锁定标志，这与当校准信号CAL被去激活时相类似。
在另一个实施例中，可以提供用于以有规律的时间间隔自动激活校准信号CAL的元件，使得可以调节多相位信号的相位而无需等待异步输入。
尽管已经图示和描述了各种实施例，但是在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对所描述的实施例进行各种改变和修改。

Claims (17)

1.一种半导体器件，包括：
信号延迟电路，其被配置为通过根据多个延迟码中的所有延迟码而分别将多个多相位输入信号中的所有多相位输入信号延迟来输出多个多相位输出信号；以及
校准电路，其包括：
误差检测电路，其被配置为提供在从所述多个多相位输出信号之中选择的信号之间的相位差信息，所述相位差信息根据可变延迟码而被确定，以及
滤波器，其被配置为提供所述多个延迟码和所述可变延迟码，
其中，所述滤波器执行更新操作以更新所述可变延迟码或所述多个延迟码中的一个或多个，以及
其中，所述误差检测电路包括：
可变延迟电路，其被配置为根据所述可变延迟码而将所述多个多相位输出信号之中的、相位相邻的两个信号中的一个信号延迟；
固定延迟电路，其被配置为将所述多个多相位输出信号之中的、相位相邻的两个信号中的另一个信号延迟固定的延迟；以及
相位比较器，其被配置为：将所述可变延迟电路的输出的相位与所述固定延迟电路的输出的相位进行比较，并且输出比较信号，当所述可变延迟电路的输出的相位领先于所述固定延迟电路的输出的相位时，所述比较信号具有低电平，而当所述固定延迟电路的输出的相位领先于所述可变延迟电路的输出的相位时，所述比较信号具有高电平，
其中，所述相位差信息是根据所述相位比较器的比较信号输出来产生的。
2.根据权利要求1所述的半导体器件，其中，所述误差检测电路还包括：
第一多路复用器，其被配置为根据第一选择信号来选择所述一个信号；
第二多路复用器，其被配置为根据第二选择信号来选择所述另一个信号；
多路复用控制电路，其提供所述第一选择信号和所述第二选择信号；
分频器，其被配置为通过将所述固定延迟电路的输出进行N分频来产生第一时钟信号；以及
第一并行化电路，其被配置为根据所述固定延迟电路的输出信号来将所述相位比较器的输出并行化，
其中，N对应于所述多个多相位输出信号的数量。
3.根据权利要求2所述的半导体器件，
其中，所述多路复用控制电路输出所述第一选择信号和所述第二选择信号，使得所述相位比较器依次输出N个比较信号，以及
其中，所述第一并行化电路对所述N个比较信号进行并行化以产生所述相位差信息。
4.根据权利要求3所述的半导体器件，
其中，当所述N个比较信号都具有低电平时，所述滤波器增大所述可变延迟码；
其中，当所述N个比较信号都具有高电平时，所述滤波器减小所述可变延迟码；以及
其中，当所述N个比较信号中的至少一个具有低电平而所述N个比较信号中的至少另一个具有高电平时，所述滤波器增大或减小所述多个延迟码中的一个。
5.根据权利要求4所述的半导体器件，其中，所述滤波器包括方向标志，
其中，当所述N个比较信号中的至少一个具有第一值、所述N个比较信号中的至少另一个具有第二值并且所述方向标志为对应于向上的值时，所述滤波器使所述多个延迟码中的一个增大；以及
其中，当所述N个比较信号中的至少一个具有第一值、所述N个比较信号中的至少另一个具有第二值并且所述方向标志为对应于向下的值时，所述滤波器使所述多个延迟码中的一个减小。
6.根据权利要求5的半导体器件，
其中，当所述多个延迟码都不具有为0的值时，所述滤波器将所述方向标志设置为与向下相对应的值；以及
其中，当所述方向标志具有与向下相对应并且使所述多个延迟码中的一个减小为将引起所述多个延迟码中的一个的下溢的值时，所述滤波器将所述方向标志设置为与向上相对应的值。
7.根据权利要求5所述的半导体器件，其中，所述滤波器还包括使用所述相位差信息和所述方向标志来查询的查找表，其中，所述查找表储存与所述相位差信息相对应的所述多个延迟码的更新信息。
8.根据权利要求3所述的半导体器件，还包括第二并行化电路，其被配置为根据所述固定延迟电路的输出信号来使所述第二选择信号并行化，以产生指示与所述N个比较信号中的每个相对应的被比较信号的信号信息。
9.根据权利要求1所述的半导体器件，其中，所述校准电路还包括：逻辑电路，其根据第一激活信号来控制所述滤波器；以及信号传输电路，其根据第二激活信号来将所述多个多相位信号传输至所述误差检测电路。
10.根据权利要求1所述的半导体器件，还包括校准控制电路，其根据校准信号来控制所述校准电路。
11.根据权利要求10所述的半导体器件，
其中，所述校准控制电路根据所述校准信号来产生第一激活信号和第二激活信号，
其中，所述第一激活信号和所述第二激活信号在所述校准信号被激活之后被激活，而在所述校准信号被去激活之后被去激活，以及
其中，所述第一激活信号在所述第二激活信号被激活之后被激活，而在所述第二激活信号被去激活之前被去激活。
12.一种用于半导体器件调节多个输入信号的相位的操作方法，所述方法包括：
利用多个延迟码将所述多个输入信号延迟以产生多个输出信号；
对于所述多个输出信号中的每个输出信号：
通过根据可变延迟码而将所述输出信号延迟来产生对应的可变延迟信号；
通过将对应于与所述输出信号相对应的相位相邻的相位的输出信号延迟固定延迟来产生对应的固定延迟信号，以及
通过将所述对应的可变延迟信号的相位与所述对应的固定延迟信号的相位进行比较来产生对应的比较信号，当所述对应的可变延迟信号的相位领先于所述对应的固定延迟信号的相位时，所述对应的比较信号具有第一值，而当所述对应的固定延迟信号的相位领先于所述对应的可变延迟信号的相位时，所述对应的比较信号具有第二值；以及
根据与所述多个输出信号相对应的所述比较信号，调节所述可变延迟码或所述多个延迟码中的一个或多个。
13.根据权利要求12所述的方法，其中，调节所述可变延迟码或所述多个延迟码的一个或多个的步骤包括：
当与所述多个输出信号相对应的所有比较信号都具有所述第一值时，增大所述可变延迟码；以及
当与所述多个输出信号相对应的所有比较信号都具有所述第二值时，减小所述可变延迟码。
14.根据权利要求12所述的方法，其中，调节所述可变延迟码或所述多个延迟码中的一个或多个的步骤包括：
当与所述多个输出信号相对应的所述比较信号中的至少一个具有所述第一值并且与所述多个输出信号相对应的所述比较信号中的至少另一个具有所述第二值时，增大或减小所述多个延迟码中的一个。
15.根据权利要求14所述的方法，其中，调节所述可变延迟码或所述多个延迟码中的一个或多个的步骤包括：
当方向标志具有对应于向上的值时，增大所述多个延迟码中的一个，以及
当所述方向标志具有对应于向下的值时，减小所述多个延迟码中的一个。
16.根据权利要求15所述的方法，还包括：
当所述多个延迟码都不具有为0的值时，将所述方向标志设置为与向下相对应的值，以及
当所述方向标志具有与向下相对应并且使所述多个延迟码中的一个减小为将引起所述多个延迟码中的一个的下溢的值时，将所述方向标志设置为与向上相对应的值。
17.根据权利要求14所述的方法，还包括：
使用查找表来判断所述多个延迟码中的一个是增大还是减小，以及判断是否增大或减小所述多个延迟码中的一个，所述查找表使用与所述多个输出信号相对应的所述比较信号和方向标志来查询。
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