KR100679261B1 - 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법 - Google Patents

위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법 Download PDF

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Abstract

본 발명은 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법에 관한 것으로, 본 발명에 따른 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호를 출력하는 위상 인터폴레이션 회로는, 출력노드를 전원전압레벨로 프리차아지시킨 상태에서, 상기 두개의 입력신호 중 제1입력신호가 입력되면 제1인터폴레이터 제어신호에 의해 상기 출력노드를 디스차아지 시키고, 이후 상기 두개의 입력신호중 나머지 입력신호인 제2입력신호가 입력되면 제2인터폴레이터 제어신호에 의해 추가적으로 상기 출력노드를 디스차아지시키는 인터폴레이터부와; 상기 인터폴레이터부의 출력노드의 전압레벨과 기준전압레벨을 비교하여 이에 대응되는 비교신호를 출력하는 비교부와; 상기 비교부의 출력신호에 응답하여 이에 대응되는 숏펄스를 발생시키는 숏펄스 발생부를 구비한다. 본 발명에 따르면 저전압 동작이 가능하며 에러없는 정확한 위상 인터폴레이션 신호의 발생이 가능하다.
위상, 인터폴레이션, 디더링, D/A컨버터, 숏펄스, 전류소스

Description

위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법{Phase interpolation circuits and method for generating interpolation signal therefore}
도 1은 일반적인 지연고정루프회로의 블록도
도 2는 종래의 위상 인터폴레이션 회로도
도 3은 3코드 디더링 발생시의 도 1의 위상 검출부 출력신호의 시간에 대한 위상변화도
도 4는 본 발명의 일 실시예에 따른 위상 인터폴레이션 회로의 블록도
도 5는 도 4의 비교부의 구현예를 나타낸 회로도
도 6은 도 4의 숏펄스 발생부의 구현예를 나타낸 회로도
도 7의 도 4의 인터폴레이터부의 구현예를 나타낸 회로도
도 8은 도 4의 타이밍도
도 9는 도 4에 추가되는 D/A컨버터 회로의 구현예
도 10은 3코드 디더링 검출회로의 구현예
도 11은 도 9의 D/A컨버터 회로의 로드부에 연결되는 디더링 제어회로의 구현예
도 12는 도 11이 적용된 경우 도 7의 인터폴레이터부의 출력신호들의 그래프
도 13은 3코드 디더링 발생시에 본 발명의 실시예가 적용된 경우의 도 1의 위상 검출부 출력신호의 시간에 대한 위상변화도
*도면의 주요 부분에 대한 부호의 설명*
100 : 인터폴레이터부 200 : 비교부
300 : 숏펄스 발생부 400 : D/A컨버터회로
500 : 위상 인터폴레이션 회로 600 : 3코드 디더링 검출회로
414 : 디더링 제어회로
본 발명은 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법에 관한 것으로, 더욱 구체적으로는 저전압에서 동작이 가능하고 3코드 디더링을 방지할 수 있는 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법에 관한 것이다.
반도체 기술의 빠른 진보에 힘입어, 수년 동안 개인용 컴퓨터, PDA(Portable Digital Assistant), 또는 휴대용 통신장치와 같은 현대 디지털 시스템은 성공적인 발전을 이루어 왔다.
하지만, 메모리, 통신장치, 또는 그래픽 장치와 같은 주변기기들의 속도 및 데이터 전송율의 개선에도 불구하고, 주변장치들의 동작속도는 마이크로 프로세서들의 동작속도를 따라 잡을 수 없었고, 항상 새로운 마이크로 프로세서들과 그들의 주변장치들 간에는 속도차가 존재해 왔다. 따라서, 고성능 디지털 시스템에서는 주변장치들의 대폭적인 속도개선이 요구되어 왔다.
예를 들어, 메모리 장치와 메모리 콘트롤러 간의 데이터 전송과 같이 클럭신호에 동기시켜 데이터를 전송하는 입출력방식에서는 버스의 부하가 커지고 전송주파수가 빨라짐에 따라 클럭신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로로는 위상고정루프(PLL;Phase Lock Loop)회로 및 지연고정루프(DLL;Delay Lock Loop)회로가 있다.
이러한 위상고정루프회로 및 지연고정루프에는 일반적으로 위상 인터폴레이션(Phase interpolation)회로가 구비된다. 상기 위상 인터폴레이션 회로는 두개의 서로 다른 위상의 클럭 신호를 적절히 컨트롤하여 두개의 클럭신호 사이의 임의의 클럭신호를 발생시키는 회로이다. 이러한 위상 인터폴레이션 회로는 원하는 위상을 정밀하게 출력할 수 있기 때문에 다양한 응용회로에서 사용된다. 일반적으로 반도체 메모리 장치에서는 지연고정루프회로가 많이 사용되므로 위상 인터폴레이션 회로가 사용된 지연고정루프회로의 일예를 블록도로 하여 도 1에 나타냈다.
도 1에 도시된 바와 같이, 종래의 지연고정루프 회로의 일예는 레퍼런스 루프(10), 위상선택부(20), 인터폴레이션부(30), 위상검출부(40), 및 제어부(50)를 구비한다. 여기서 상기 종래의 지연고정루프회로는 상기 인터폴레이션부(30)의 출 력신호의 듀티사이클(duty cycle)을 일정수준(예를들면 50%)으로 보정하기 위한 DCC(Duty Cycle Correction)회로가 더 구비될 수 있다.
상기 레퍼런스 루프(10)는 입력클럭인 외부클럭신호(C,Cb)의 주기(T)에 해당되는 만큼의 딜레이를 균등하게 배분하여 복수개의 딜레이유닛을 통하여 상기 외부클럭신호(C,Cb)를 딜레이시켜 복수개의 레퍼런스 클럭신호들을 발생시킨다. 예를들어, 상기 외부클럭신호(C,Cb)의 주기(T)를 8등분하는 경우 하나의 딜레이 유닛은 상기 외부클럭신호(C,Cb)를 T/8 만큼의 딜레이 시킨다. 따라서 하나의 딜레이 유닛을 통과한 신호는 T/8 만큼 딜레이되며, 두개의 딜레이 유닛을 통과한 신호는 T/4 만큼 딜레이되고 n(n은 1이상의 자연수)개의 딜레이유닛을 통과한 신호는 상기 외부클럭신호(C,C#)에 대하여 nT/8만큼의 딜레이를 가지게 된다. 이에 따라 서로 다른 딜레이를 가지는 복수개의 레퍼런스 클럭신호들이 출력되게 된다.
상기 위상선택부(20)는 적어도 하나 이상의 위상 먹스(Phase Mux; phase multiplexer)회로를 구비한다. 상기 위상 먹스회로들은 상기 제어부(50)에서 출력되는 선택제어신호들(SEL)에 의하여 제어된다. 각각의 위상먹스회로들은 상기 레퍼런스 클럭신호들 중 두개의 레퍼런스 클럭신호를 상기 제어부(60)에서 인가되는 동일한 선택제어신호들(SEL)에 응답하여 상기 외부클럭신호(C,Cb)에 가장 근접한 클럭신호를 선택하도록 구성된다.
상기 인터폴레이션부(30)는 적어도 하나 이상의 위상 인터폴레이션(phase interpolattion) 회로를 구비한다. 상기 위상 인터폴레이션 회로는 상기 위상 선택부(20)에서 선택된 두개의 레퍼런스 클럭신호를 상기 제어부(60)에서 인가되는 인터폴레이터 제어신호(VCNA,VCNB)에 응답하여 두개의 선택된 레퍼런스 클럭신호 사이에 있는 임의의 위상값을 가지는 위상 인터폴레이션 신호를 발생시킨다.
상기 위상 검출부(40)는 상기 위상 인터폴레이션 신호와 상기 외부클럭신호(C,Cb)의 위상을 비교하여 그 차이에 대응되는 검출신호(PHADV)를 상기 제어부(60)에 인가한다.
상기 제어부(50)는 카운터회로를 구비하는 FSM(Final State Machine)회로 및 D/A 컨버터 회로를 구비하여 상기 위상검출부(40)에서 인가되는 검출신호(PHADV)에 응답하여 선택제어신호들(SEL) 및 인터폴레이터 제어신호(VCNA,VCNB)를 발생시켜 상기 위상 선택부(20) 및 인터폴레이션부(30)를 제어한다.
이와 같은 동작은 상기 위상 검출부(40)에서 디더링(dithering) 현상이 일어날 때까지 지속되며 이러한 디더링 현상이 일어날 경우에 발생되는 신호가 위상 인터폴레이션 신호가 되며 이 때를 락킹(locking)되었다고 말한다.
도 1의 인터폴레이션부를 구성하는 종래의 위상 인터폴레이션 회로의 일예는 미합중국 등록특허 제6,359,486호에 개시되어 있다.
상기 미합중국 등록특허 제6,359,486호의 'FIG 6'에 도시된 위상 인터폴레이션 회로를 예를 들면 다음과 같은 문제점을 가지고 있다.
즉, 제1컨트롤 신호(VC)에 의해 제어되는 전류원과 제2컨트롤 신호(VCB)에 의해 제어되는 전류원 중 어느 한쪽의 전류원이 전혀 동작되지 않고 나머지 전류원만 동작될 경우에 전혀 동작되지 않는 쪽의 입력신호가 출력신호에 전혀 영향을 주지 말아야 한다. 예를 들어, 제1컨트롤 신호(VC)에 의해 제어되는 전류원이 전혀 동작되지 않는 경우에 제1입력신호(Φ0)가 입력되는 트랜지스터의 커패시티브 커플링(Capacitive coupling)에 의해 출력신호(OUT,OUTB)에 영향을 미치게 되고 이에 따라 위상 시프트(phase shift) 에러(error)가 발생되는 문제점이 있다. 또한, 로드(load)가 전송게이트(transfer gate)회로 등으로 구성되고 단위셀(unit cell)을 구성하는 전류원이 트랜지스터로 구성될 경우에 4개의 트랜지스터들이 직렬이 연결되게 되어 세츄레이션(saturation) 영역에서 동작하는 트랜지스터들이 많아짐에 따라 저전압에서의 동작에 한계가 있다는 문제점이 발생된다.
도 2는 종래의 다른예의 위상 인터폴레이션 회로를 나타낸 것이다.
종래의 다른예의 위상 인터폴레이션 회로는 로드들(L1,L2), 트랜지스터들(NM-NM4,N1-N6)을 구비하여 도 2에 도시된 바와 같은 결선구조를 가진다.
도 2의 위상 인터폴레이션 회로는, 입력신호가 출력신호에 영향을 주지 않도록 하기 위하여 전류원으로 동작되는 트랜지스터들(NM1-NM4)을 입력신호(S1,S1b,S2,S2b)가 입력되는 트랜지스터들(N1-N4)과 출력노드(OUT,OUTb)사이에 배치하여 입력과 출력을 아이솔레이션(isolation)시키고 있다.
이와 같은 경우에 상기 미합중국 등록특허 제6,359,486호의 'FIG 6'에 도시된 위상 인터폴레이션 회로와 같은 커패시티브 커플링 효과는 없으나, 레이아웃 사이즈가 크고 컨트롤 코드(ICTL,/ICTL)에 따라 전체적인 로드 값이 달라지게 되어 위상시프트가 비선형적(nonlinear)이다. 또한 4개의 트랜지스터들이 직렬이 연결되게 되어 세츄레이션(saturation) 영역에서 동작하는 트랜지스터들이 많아짐에 따라 저전압에서의 동작에 한계가 있다는 문제점은 여전히 발생된다.
도 3은 종래의 위상 인터폴레이션 회로들에서 발생될 수 있는 또 다른 문제점인 3코드 디더링현상을 설명하기 위한 도면이다. 도 3은 상기 도 1의 위상검출부(40)에서 발생되는 디더링 현상을 시간변화에 따른 위상의 변화를 통하여 나타낸 것이다.
도 3에 도시된 바와 같이, 디지터 제어방식에서는 위상이 이산적으로 양자화 되므로 에러가 전혀 없는 락킹(locking)을 행할 수는 없다. 따라서 일반적으로 출력이 레퍼런스 위상(Reference phase)을 기준으로 두개의 인접위상에서 디더링하는 경우(2코드 디더링(12)에 락킹을 행하는 것이 일반적이다. 그러나 이중 어느 하나의 위상이 상기 위상 검출부(도 1의 40)의 불확정 영역(uncertain region)에 있거나 정확히 레퍼런스 위상과 일치할 경우에는 도 3의 표시부분(14)에 도시된 바와 같이 세 개의 위상에서 디더링(3코드 디더링)하게 되는 문제점이 발생될 수 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법을 제공하는 데 있다.
본 발명의 다른 목적은 저전압에서도 동작가능한 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법을 제공하는데 있다.
본 발명의 또 다른 목적은 위상시프트 에러를 방지 또는 최소화할 수 있는 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법을 제공 하는데 있다.
본 발명의 또 다른 목적은 3코드 디더링 발생에 따른 문제점을 극복할 수 있는 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호를 출력하는 위상 인터폴레이션 회로는, 출력노드를 전원전압레벨로 프리차아지시킨 상태에서, 상기 두개의 입력신호 중 제1입력신호가 입력되면 제1인터폴레이터 제어신호에 의해 상기 출력노드를 디스차아지 시키고, 이후 상기 두개의 입력신호중 나머지 입력신호인 제2입력신호가 입력되면 제2인터폴레이터 제어신호에 의해 추가적으로 상기 출력노드를 디스차아지시키는 인터폴레이터부와; 상기 인터폴레이터부의 출력노드의 전압레벨과 기준전압레벨을 비교하여 이에 대응되는 비교신호를 출력하는 비교부와; 상기 비교부의 출력신호에 응답하여 이에 대응되는 숏펄스를 발생시키는 숏펄스 발생부를 구비한다.
상기 제1인터폴레이터 제어신호와 상기 제2인터폴레이터 제어신호는 상호 반비례하게 가변되는 신호들 일 수 있으며, 상기 인터폴레이터부는, 상기 제1입력신호 또는 상기 제2입력신호가 인가되지 않는 경우에 상기 출력노드를 전원전압레벨로 프리차아지 시키기 위한 프리차아지부와, 상기 제1입력신호가 인가되는 경우에 상기 출력노드를 디스차아지 시키기 위하여 상기 제1인터폴레이터 제어신호에 의해 구동되는 제1전류소스부와, 상기 제2입력신호가 인가되는 경우에 출력노드를 디스차아지 시키기 위하여 상기 제2인터폴레이터 제어신호에 의해 구동되는 제2전류소스부를 구비할 수 있다.
그리고, 상기 제1전류소스부는 상기 출력노드와 접지단자 사이에 직렬연결된 두개의 트랜지스터를 구비하며, 상기 두개의 트랜지스터 중 출력노드에 일단이 연결된 트랜지스터는 상기 제1인터폴레이터 제어신호에 의해 구동되는 전류소스로서 동작하고, 상기 두개의 트랜지스터 중 상기 접지단자에 일단이 연결된 트랜지스터는 상기 제1입력신호가 인가되는 경우에 동작되어 상기 전류소스의 스위칭을 담당할 수 있다. 또한, 상기 제2전류소스부는 상기 제1전류소스부와 병렬로 연결되고 상기 출력노드와 접지단자 사이에 직렬연결된 두개의 트랜지스터를 구비하며, 상기 두개의 트랜지스터 중 출력노드에 일단이 연결된 트랜지스터는 상기 제2인터폴레이터 제어신호에 의해 구동되는 전류소스로서 동작하고, 상기 두개의 트랜지스터 중 상기 접지단자에 일단이 연결된 트랜지스터는 상기 제2입력신호가 인가되는 경우에 동작되어 상기 전류소스의 스위칭을 담당할 수 있다.
상기 위상 인터폴레이션 회로는, 소정의 제어코드신호들에 응답하여 상기 제1인터폴레이터 제어신호 및 상기 제2인터폴레이터 제어신호를 출력하는 D/A컨버터회로를 더 구비할 수 있다. 상기 D/A컨버터 회로는, 동일한 전류가 흐르는 복수개의 전류제어소자들을 통하여 총 전류량을 복수개로 균등하게 배분하고, 상기 제어코드신호들 중 제1제어코드 신호에 응답하는 복수개의 스위칭소자들을 통하여 상기 복수개의 전류제어소자들 중 일정개수를 선택하여 제1노드로 흐르는 전류량을 제어 하고, 상기 제1제어코드 신호의 상보신호인 제2제어코드 신호에 응답하는 복수개의 스위칭소자들을 통하여 상기 제1제어코드신호에 의하여 선택되지 아니한 전류제어소자들을 선택하여 제2노드로 흐르는 전류량을 제어하는 로드부와, 상기 제1노드를 통하여 흐르는 전류량에 대응되는 상기 제1인터폴레이터 제어신호를 발생시키는 제1인터폴레이터 제어신호 발생부와, 상기 제2노드를 통하여 흐르는 전류량에 대응되는 상기 제2인터폴레이터 제어신호를 발생시키는 제2인터폴레이터 제어신호 발생부를 구비하는 신호발생부를 구비할 수 있다.
상기 D/A 컨버터의 신호발생부중 상기 제1인터폴레이터 제어신호 발생부와 상기 인터폴레이터부의 상기 제1전류소스부는 전류미러회로를 구성하고, 상기 제2인터폴레이터 제어신호발생부와 상기 인터폴레이터부의 상기 제2전류소스부는 전류미러회로를 구성할 수 있다. 그리고, 상기 위상인터폴레이션 회로는, 3코드 디더링 발생시 이를 검출하고 이에 대응되는 디더링 검출신호를 발생시키는 3코드 디더링 검출회로를 더 구비할 수 있다.
그리고, 상기 위상 인터폴레이션 회로는, 상기 3코드 디더링 검출회로에서 발생되는 디더링 검출신호들에 응답하여, 상기 D/A 컨버터 회로를 구성하는 복수개의 전류제어소자들 중 어느 하나의 전류제어소자를 통하여 흐르는 전류보다는 적은 양의 전류량으로 상기 제1노드 및 상기 제2노드의 전류량을 제어하여 상기 제1인터폴레이터 제어신호 또는 상기 제2인터폴레이터 제어신호를 제어하는 디더링 제어회로를 상기 D/A 컨버터회로의 로드부에 연결하여 더 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호의 발생방법은, 상기 입력신호들이 입력되지 않는 경우에 전원전압레벨로 프리차아지되어 있는 특정 노드를 준비하고, 상기 두개의 입력신호들 중 제1입력신호가 입력되는 경우에는 제1인터폴레이터 제어신호에 의해 전류량이 제어되는 제1전류소스를 통하여 상기 특정노드를 디스차아지시키고, 상기 두개의 입력신호들 중 제2입력신호가 입력되는 경우에는 제2인터폴레이터 제어신호에 의해 전류량이 제어되는 제2전류소스 및 상기 제1전류소스를 통하여 디스차아지시키는 단계와; 상기 노드의 전압레벨과 기준전압레벨을 비교하고 이에 대응되는 숏펄스를 발생시킴에 의하여 상기 위상 인터폴레이션 신호를 발생시키는 단계를 구비한다.
상기 숏펄스는 상기 출력노드의 전압레벨이 기준전압레벨과 같거나 낮은 경우에 발생될 수 있으며, 상기 제1전류소스의 전류량과 상기 제2전류소스의 전류량의 총합은 항상 일정한 값을 가질 수 있다.
또한, 3코드 디더링 발생시 이를 검출하고 이에 대응되는 디더링 검출신호를 발생시키는 단계를 더 구비할 수 있으며, 상기 디더링 검출신호 발생시에 이에 응답하여 상기 제1인터폴레이터 제어신호 및 상기 제2인터폴레이터 제어신호를 제어하여 상기 제1전류소스 및 상기 제2전류소스의 전류량을 변화시킴에 의하여 상기 특정노드의 디스차아지 시간을 제어하고 상기 특정노드를 통해 출력되는 신호의 위상을 변화시키는 단계를 더 구비할 수 있다.
상기한 구성에 따르면, 저전압 동작이 가능하며 위상의 에러없는 정확한 위 상 인터폴레이션 신호의 발생이 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본 발명의 일 실시예에 따른 위상 인터폴레이션 회로의 블록도를 나타낸 것이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 위상 인터폴레이션 회로(500)는 인터폴레이터부(100), 비교부(200), 및 숏펄스 발생부(300)를 구비한다.
상기 인터폴레이터부(100)는 출력노드(OUT)를 전원전압레벨(VDD)로 프리차아지(precharge)시킨 상태에서, 서로 다른 위상을 가지는 두개의 입력신호(INA,INB) 중 제1입력신호(INA)가 입력되면 제1인터폴레이터 제어신호(VCNA)에 의해 상기 출력노드(OUT)를 디스차아지(discharge) 시키고, 이후 상기 두개의 입력신호(INA,INB)중 나머지 입력신호인 제2입력신호(INB)가 입력되면 제2인터폴레이터 제어신호(VCNB)에 의해 상기 출력노드(OUT)를 디스차아지시킨다. 상기 제1인터폴레이터 제어신호(VCNA)와 상기 제2인터폴레이터 제어신호(VCNB)는 도 1의 제어부(50)를 구성하는 D/A 컨버터 회로에서 출력될 수 있으며 상호 반비례하게 가변되는 신호들일 수 있다.
상기 비교부(200)는 상기 인터폴레이터부(100)의 출력노드(OUT)의 전압레벨과 기준전압레벨(VREF)을 비교하여 이에 대응되는 비교신호를 출력한다. 예를들면 상기 인터폴레이션부(100)의 출력신호의 전압레벨이 기준전압레벨(VREF)보다 같거나 낮은 경우에 논리 로우(low) 신호를 출력하고 그 외에는 논리 하이(high) 신호를 출력한다.
상기 숏펄스 발생부(300)는 상기 비교부(200)의 출력신호에 응답하여 이에 대응되는 숏펄스를 발생시킨다. 예를 들어 상기 비교부(200)의 출력신호가 논리 로우 인 경우에 숏펄스를 발생시킨다.
도 5는 도 4의 비교부(200)의 구현예를 나타낸 것이다.
상기 비교부(200)는 복수개의 트랜지스터들(Q202,Q204,Q206,Q208,Q210)을 구비하여 도 5에 도시된 바와 같은 결선구조를 가진다. 상기 비교부(200)는 입력신호(IN)의 레벨과 기준레벨(VREF)을 비교하여 이에 대응되는 신호를 출력하는 구조로써 일반적인 전류미러형 차동증폭기의 구조를 가진다. 예를들어, 상기 입력신호(IN)가 상기 기준레벨(VREF)과 같거나 낮은 경우에 논리 로우 신호를 출력하도록 구성된다. 상기 비교부(200)는 이외에 다른 회로 구성을 가질 수도 있으며 본 발명의 기술분야에서 통상의 지식을 가진자에게 있어 잘 알려진 회로로 구성될 수 있다.
도 6은 도 4의 숏펄스 발생부(300)의 구현예를 도시한 것이다.
도 6에 도시된 바와 같이, 숏펄스 발생부(300)는 입력신호(IN)을 인버팅하여 출력하는 제1인버터(I302)와, 상기 제1인버터(I302)의 출력신호를 인버팅하고 딜레 이시켜 출력하는 3개의 직렬 연결된 인버터들(I304,I306,I308)과, 상기 딜레이된 신호와 상기 제1인버터(I302)의 출력신호를 논리 낸드 연산하여 출력하는 논리 낸드(NAND)회로(NA302)를 구비한다.
상기 숏펄스 발생부(300)는, 초기에는 입력신호(IN)가 논리 하이레벨이었다고 가정한 상태에서 논리 로우 신호가 입력되면, 상기 낸드회로(NA302)에 입력되는 두신호가 딜레이 차에 의하여 상기 딜레이에 해당되는 짧은 시간동안 논리 하이레벨을 가지게 되고 이에 따라 상기 낸드 회로의 출력신호는 숏펄스를 발생시키게 된다. 이러한 숏펄스는 상기 입력신호(IN)가 논리 하이레벨에서 논리 로우 레벨로 바뀌는 경우마다 발생하게 되어 클럭신호가 되며 이는 위상 인터폴레이션 신호가 된다.
도 7은 도 4의 인터폴레이터부(100)의 구현예를 나타낸 것이다.
도 7에 도시된 바와 같이, 상기 인터폴레이터부(100)는 프리차아지부(110), 제1전류소스부(120), 및 제2전류소스부(130)을 구비한다.
상기 프리차아지부(110)는 상기 제1입력신호(INA) 또는 상기 제2입력신호(INB)가 인가되지 않는 경우에 상기 출력노드(OUT)를 전원전압레벨(VDD)로 프리차아지시키기 위한 것이다. 상기 프리차아지부(110)는 제1입력신호(INA)를 인버팅하기 위한 제1인버터(I102)와, 상기 제2입력신호(INB)를 인버팅하여 출력하는 제2인버터(I104)와, 상기 제1인버터(I102)의 출력과 상기 제2인버터(I104)의 출력을 논리연산하여 출력하는 낸드회로(NA102)를 구비한다. 또한, 상기 낸드회로(NA102)의 출력신호에 의해 구동되며 전원전압 단자와 출력노드(OUT)사이에 구비되는 트랜지 스터(Q102)와, 상기 출력노드(OUT)와 접지단자사이에 구비되는 커패시터 로드(CL)을 구비한다.
상기 제1전류소스부(120)는 상기 출력노드(OUT)에 일단이 연결되며, 제1인터폴레이터 제어신호(VCNA)에 의해 구동되어 전류소스로서 동작하는 트랜지스터(Q104)와, 상기 제1입력신호(INA)의 버퍼링 신호에 의해 구동되며 상기 전류소스로서 동작하는 트랜지스터(Q104)와 접지단자 사이에 구비되어 상기 제1전류소스부(120)의 스위칭을 담당한다.
상기 제2전류소스부(130)는 상기 제1전류소스부(120)와 병렬로 구성된다. 즉, 상기 출력노드(OUT)에 일단이 연결되며, 제2인터폴레이터 제어신호(VCNB)에 의해 구동되어 전류소스로서 동작하는 트랜지스터(Q106)와, 상기 제2입력신호(INB)의 버퍼링 신호에 의해 구동되며 상기 전류소스로서 동작하는 트랜지스터(Q106)와 접지단자 사이에 구비되어 상기 제2전류소스부(130)의 스위칭을 담당한다.
상술한 바와 같은 본 발명의 일 실시예에 따른 위상 인터폴레이터 회로(500)는 전류소스(Q104,Q106)를 입력과 출력의 사이에 삽입하여 구성함에 의하여 입력신호에 따른 커패시티브 커플링 효과를 제거하고자 하였으며, 실제 동작시에 직렬연결되어 동작하는 트랜지스터들이 2개(Q104,q108 또는 Q106,Q110)이고 세츄레이션 (saturation)영역에서 동작하는 트랜지스터(Q104 또는 Q106)가 하나이므로 저전압동작이 가능한 회로에 응용이 가능하다.
도 8은 도 4의 동작타이밍도를 나타낸 것으로, 이하에서는 도 4 내지 도 8을 참고로 하여 위상 인터폴레이션 회로의 동작을 설명한다.
우선 제1입력신호(INA) 및 제2입력신호(INB)가 인가되기 전에는 상기 출력노드(OUT)는 상기 도 7의 프리차아지부(110)에 의하여 전원전압레벨(VDD)로 프리차아지된다. 이후에 위상이 앞서는 제1입력신호(INA)가 입력되면, 상기 제1입력신호의 인가시점(ta)에서 상기 출력노드(OUT)는 상기 제1전류소스부(120)를 통하여 -IA/CL의 기울기로 디스차아지 된다. 여기서 IA는 상기 제1전류소스부(120)를 통하여 흐르는 전류량으로 (1-W)Is 값을 가지게 된다. 여기서 IS는 상기 제1전류소스부(120) 및 상기 제2전류소스부(130)을 통하여 흐르는 총전류량이며, W 는 전류소스의 웨이트 팩터(weight factor)를 나타내는 것으로 제1인터폴레이터 제어신호(VCNA) 및 제2인터폴레이터 제어신호(VCNB)에 의하여 결정된다. 상기 출력노드(OUT)의 상기 제1전류소스부(120) 만에 의한 디스차아지는 상기 제2입력신호(INA)의 인가시점(tb)까지 계속되고 이에 따라 상기 출력노드(OUT)의 전압레벨은 전원전압레벨(VDD)에서 상기 제1전류소스부(120)에 의해 디스차아지된 일정시점(t)에서의 전압레벨(IA/CL*(t-ta))을 뺀 만큼의 전압레벨(VDD-IA/CL*(t-ta))을 가지게 된다. 따라서 상기 제2입력신호(INA)의 인가시점(tb)에서의 상기 출력노드(OUT)의 전압레벨(VM)은 VM=VDD-IA/CL*(tb-ta)의 전압레벨을 가지게 된다.
이후 상기 제1입력신호(INA)보다 위상이 늦은 제2입력신호(INB)가 입력되면, 상기 제1전류소스부(120) 및 상기 제2전류소스부(130)에 의하여 동시에 상기 출력노드(OUT)가 디스차아지된다. 여기서 상기 제1전류소스부(120)는 제1입력신호(INA) 가 계속 인가되고 있으므로 -IA/CL의 기울기로 상기 출력노드(OUT)를 디스차아지 시키고, 상기 제2전류소스부(130)는 -IB/CL의 기울기로 상기 출력노드(OUT)를 디스차아지 시키게 된다. 여기서 IB는 상기 제2전류소스부(130)를 통하여 흐르는 전류량으로 W*Is 값을 가지게 된다. 여기서 Is는 상기 제1전류소스부(120) 및 상기 제2전류소스부(130)을 통하여 흐르는 총전류량이며, W 는 전류소스의 웨이트 팩터(weight factor)를 나타내는 것으로 제1인터폴레이터 제어신호(VCNA) 및 제2인터폴레이터 제어신호(VCNB)에 의하여 결정된다.
상기 제2입력신호(INB)가 입력되는 시점(tb)부터 상기 출력노드(OUT)가 상기 제1전류소스부(120) 및 상기 제2전류소스부(130)에 의해 동시에 디스차아지 됨에 따라 상기 출력노드는 -Is/CL의 기울기로 상기 출력노드(OUT)를 디스차아지 시키게 된다. 상기 출력노드(OUT)의 상기 제1전류소스부(120) 및 제2전류소스부(130)에 의한 디스차아지에 따른 상기 출력노드(OUT)의 전압레벨은 상기 제2입력신호(INB)가 입력되는 시점(tb)의 상기 출력노드(OUT)의 전압레벨(VM)에서 상기 제1전류소스부(120) 및 상기 제2전류소스부(130)에 의해 디스차아지된 일정시점(t)에서의 전압레벨(Is/CL*(t-tb))을 뺀만큼의 전압레벨(VM-Is/CL*(t-tb))을 가지게 된다.
이때 상기 출력노드(OUT)의 전압레벨이 상기 비교부(200)의 기준전압레벨(VREF)과 같아지는 시점(tc)에서 상기 비교부(200)에 의해 논리 로우 신호가 발생되고 이에 따라 상기 숏펄스 발생부(300)에서는 숏펄스 클럭신호(SPG OUT)를 발생시 키게 된다.
여기서 상기 커패시터 로드(CL) 값은 다음의 식<1>에 의해 정해질 수 있다.
식 <1>
CL > T*Is.max/n(VDD-VREF)
(여기서 CL은 상기 인터폴레이터부의 커패시터로드, T는 입력신호의 주파수, Is.max는 인터폴레이션 회로의 전체전류량중 제일 큰값, n은 도 1의 레퍼런스 루프를 구성하는 딜레이 유닛들의 개수이다.)
본 발명의 다른 실시예에 따르면 상술한 바와 같은 위상 인터폴레이션회로(500)는 상기 인터폴레이션 회로(500)를 제어하는 제1인터폴레이터 제어신호(VCNA) 및 제2인터폴레이터 제어신호(VCNB)를 발생시키는 D/A컨버터회로를 더 구비할 수 있다. 상기 D/A 컨버터 회로는 도 1에 도시된 DLL회로의 제어부(50)를 구성하는 회로일 수 있으며, 상기 D/A컨버터 회로가 상기 위상 인터폴레이션 회로를 구성할 경우에 상기 도 1에 도시된 DLL회로를 구성하는 제어부(50)는 상기 D/A컨버터 회로를 포함하지 않는다.
도 9는 상기 D/A 컨버터 회로의 구현예를 나타낸 것이다.
도 9에 도시된 바와 같이, 본 발명에 따른 인터폴레이션 회로를 구성하는 D/A컨버터 회로(400)는, 로드부(410)와 신호발생부(430)를 구비한다.
상기 로드부(410)는 동일한 제어신호(VCP)에 의하여 제어되는 복수개(예를 들면 32개)의 전류제어소자들(M401-M432)을 통하여 총 전류량(Is)을 복수개(예를 들면 32)로 균등하게 배분하고, 인가되는 제어코드신호들(ICTL,ICTLb) 중 제1제어코드 신호(ICTL)에 응답하는 복수개(예를들면 32개)의 스위칭소자들(Q401-Q432)을 통하여 상기 복수개의 전류제어소자들(M401-M432) 중 일정개수를 선택하여 제1노드(n1)를 통하여 흐르는 전류량을 제어하고. 또한, 상기 제1제어코드 신호(ICTL)의 상보신호인 제2제어코드 신호(ICTLb)에 응답하는 복수개의 스위칭소자들(Q401b-Q432b)을 통하여 상기 제1제어코드신호(ICTL)에 의하여 선택되지 아니한 전류제어소자들을 선택하여 제2노드(n2)를 통하여 흐르는 전류량을 제어한다. 예를 들어, 상기 전류제어소자들(M401-M432)은 32개의 병렬로 연결된 트랜지스터들(M401-M432)일 수 있으며, 동일한 제어신호(VCP)로 제어하여 각각의 트랜지스터를 통하여 흐르는 전류가 각각 총전류량(Is)의 1/32배가 되도록 하여 구성될 수 있다. 상기 전류제어소자들(M401-M432)을 구동하는 동일한 제어신호는 도 1의 레퍼런스 루프를 구성하는 딜레이 유닛들을 구동하기 위한 제어신호일 수 있다.
그리고 상기 제1제어코드 신호(ICTL)에 의하여 구동되는 복수개의 스위칭 소자들(Q401-Q432)은 상기 전류제어소자들(M401-M432)의 개수와 동일한 개수로 구비되며, 상기 전류제어소자들(M401-M432) 각각에 하나씩 직렬로 연결된다. 이에 따라 제1제어코드 신호(ICTL)에 의하여 구동되는 스위칭소자들(Q401-Q432)을 통하여 일부의 전류제어소자들(예를 들면 M401-M420)을 선택할 수 있고 선택된 전류제어소자들(M401-M420)흐르는 전류들은 합해져서 상기 제1노드(n1)를 통하여 신호발생부(430)로 공급된다. 또한 상기 제2제어코드신호(ICTLb)에 의하여 구동되는 복수개의 스위칭 소자들(Q401b-Q432b)은 상기 전류제어소자들(M401-M432)의 개수와 동일한 개수로 구비되며, 상기 전류제어소자들(M401-M432) 각각에 하나씩 직렬로 연결된다. 이에 따라 제2제어코드 신호(ICTLb)에 의하여 구동되는 스위칭소자들(Q401b-Q432b)을 통하여 일부의 전류제어소자들(예를 들면 M421-M432)을 선택할 수 있고 선택된 전류제어소자들(M421-M432)을 통하여 흐르는 전류들은 합해져서 상기 제2노드(n2)를 통하여 신호발생부(430)로 공급된다.
상기 신호발생부(430)는 제1인터폴레이터 제어신호 발생부와 제2인터폴레이터 제어신호 발생부를 구비한다.
상기 제1인터폴레이터 제어신호 발생부는 상기 제1노드(n1)에 연결되는 다이오드구조의 트랜지스터(Tr402)와 상기 트랜지스터(Tr402)와 접지단자 사이에 연결되며 전원전압단자에 게이트가 연결되는 트랜지스터(Tr406)을 구비하며 상기 제1노드(n1)를 출력단으로 하여 제1인터폴레이터 제어신호(VCNA)를 발생시킨다.
상기 제2인터폴레이터 제어신호 발생부는 상기 제2노드(n2)에 연결되는 다이오드구조의 트랜지스터(Tr404)와 상기 트랜지스터(Tr404)와 접지단자 사이에 연결되며 전원전압단자에 게이트가 연결되는 트랜지스터(Tr408)를 구비하며 상기 제2노드(n2)를 출력단으로 하여 제2인터폴레이터 제어신호(VCNB)를 발생시킨다.
여기서 상기 제1인터폴레이터 제어신호 발생부와 도 7의 인터폴레이터부(100)를 구성하는 상기 제1인터폴레이터 제어신호(VCNA)에 의해 제어되는 제1전류소스부(120)는 전류미러회로를 구성하며, 이에 따라 상기 제1전류소스부(120)를 통하여 흐르는 전류량과 상기 제1노드(n1)을 통하여 상기 제1인터폴레이터 제어신호 발생부에 흐르는 전류량은 동일하게 된다. 또한, 상기 제2인터폴레이터 제어신호 발생부와 도 7의 인터폴레이터부(100)를 구성하는 상기 제2인터폴레이터 제어신호(VCNB)에 의해 제어되는 제2전류소스부(130)는 전류미러회로를 구성하며, 이에 따라 상기 제2전류소스부(130)를 통하여 흐르는 전류량과 상기 제2노드(n2)을 통하여 상기 제2인터폴레이터 제어신호 발생부에 흐르는 전류량은 동일하게 된다.
상기 본발명의 다른 실시예에 따르면 상기 위상 인터폴레이터 회로에 3코드 디더링 검출회로와 이를 방지하기 위한 회로가 추가적으로 구비될 수 있다.
도 10에서는 위상 인터폴레이션 회로에서 발생될 수 있는 3코드 디더링 현상을 검출하기 위한 3코드 디더링 검출회로가 도시된다.
상기 3코드 디더링 검출회로(600)는 복수개의 플립플롭(flipflop)회로들(D1-D8), 논리 앤드(AND)회로들(A502-A505), 논리 오어(OR)회로들(OR502,OR504), 및 숏펄스 발생기(P1)를 구비하여 도 10에 도시된 바와 같은 결선 구조를 가진다.
상기 3코드 디더링 검출회로는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 본 도 10에 도시된 회로와 동일한 역할을 할 수 있도록 다양하게 구현될 수 있다.
도 10에 도시된 바와 같이, 상기 3코드 디더링 검출회로(600)는 제어신호들(PHADV,CTO5,CTO5#)에 응답하여 3코드 디더링 검출신호들(HA,HB,HC,HD)을 발생시킨다. 여기서 제어신호(PHADV)는 도 1의 위상검출부(40)의 위상 검출신호이며 제어신호(CTO5,CTO5#)는 도 1의 제어부(50)를 구성하는 카운터의 6번째비트 신호일 수 있다.
일반적으로 2코드 디더링 발생시에 상기 위상검출부(40)의 출력은 논리 하이 레벨과 논리 로우 레벨의 신호가 번갈아 가며 발생된다.(예를들어, 논리 하이레벨을 '1'논리 로우레벨을 '0'이라고 일컬을 경우에, 상기 위상 검출부의 검출신호인 상기 제어신호(PHADV)는 '1 0 1 0 1 0'이 반복되게 된다.) 그러나 3코드 디더링이 일어나면 이와 달리 '1 1 0 0 1 1 0 0'이 반복된다. 따라서 상기 3코드 디더링 검출회로(600)는 상기 제어신호(PHADV)가 '1 1 0 0 1 1 0 0'으로 반복되어 입력될 경우에 이에 대응되는 3코드 디더링 검출신호들(HA,HB,HC,HD)을 발생시킨다.
상기 3코드 디더링 검출신호들(HA,HB,HC,HD)의 조합에 의하여 3코드 디더링 발생여부를 판단하게 되는데, 이의 논리표는 다음과 같다.
Figure 112005024400559-pat00001
상기 논리표에서와 같이 상기 3코드 디더링 검출신호들(HA,HB,HC,HD)이 3코드 디더링시의 논리 값을 가지는 경우에는 3코드 디더링 현상이 발생된 것으로 보며, 이 경우에는 디더링 제어회로를 구동함에 의하여 2코드 디더링이 발생하도록 한다. 상기 디더링 제어회로가 도 11에 도시되어 있다.
도 11에 도시된 바와 같이, 상기 디더링 제어회로(414)는 도 9에 도시된 D/A컨버터회로(400)의 로드부(410)에 추가적으로 구비될 수 있다. 즉 상기 디더링 제어회로(414)는 상기 로드부(410)를 구성하는 복수개의 전류제어소자들(M401-M432) 과는 병렬로 연결되는 전류제어소자들(M433,M434)을 구비한다. 즉, 상기 전류제어소자들(M433,M434)은 상기 로드부(410)를 구성하는 복수개의 전류제어소자들(M401-M432)과 같이 동일한 제어신호(VCP)에 의해 구동되며, 상기 로드부(410)를 구성하는 복수개의 전류제어소자들(M401-M432)에 각각 흐르는 전류(Isu)들 보다는 적은 양의 전류가 흐르도록 구성된다. 예를 들면, Isu/2의 전류가 흐르도록 구성될 수 있다. 상기 디더링 제어회로(414)를 구성하는 전류제어소자(M433,M434)중 제1전류제어소자(M433)와 상기 제1노드(n1)사이에는 디더링 검출신호(HA)에 의해 구동되는 제1스위칭 소자(Q433)가 구비되며, 상기 제1전류제어소자(M433)와 상기 제2노드(n2)사이에는 디더링 검출신호(HB)에 의하여 구동되는 제2스위칭 소자(Q433b)가 구비된다. 또한, 상기 전류제어소자(M433,M434), 상기 제1스위칭 소자(Q433) 및 상기 제2스위칭소자(Q433b)는 P채널 트랜지스터로 구성될 수 있다.
그리고, 상기 제1노드(n1)에 일단이 연결되며 디더링 검출신호(HC)에 의해 구동되는 제3스위칭소자(Q434)가 구비되며, 상기 제2노드(n2)에 일단이 연결되며 디더링 검출신호(HD)에 의해 구동되는 제4스위칭소자(Q434b)가 구비된다. 또한 상기 제3스위칭소자(Q434)의 타단과 상기 제4스위칭소자(Q434b)의 타단은 서로 연결된다. 상기 제3스위칭소자(Q434) 및 상기 제4스위칭소자(Q434b)는 N 채널 트랜지스터로 구성될 수 있다. 상기 제3스위칭소자(Q434)의 타단 및 상기 제4스위칭소자(Q434b)의 타단과 접지단자 사이에 연결되는 하나의 N채널 트랜지스터(Q435)가 구비되어, 상기 전류제어소자들(M433,M434)중 제2전류제어소자(M434)와 접지단자 사이에 연결되는 또 하나의 N채널 트랜지스터(Q436)와 전류미러회로를 형성한다.
상기 디더링 제어회로(414)는 상기 논리표에서 보는 바와 같이, 2코드 디더링이 발생되는 경우에는 동작하지 않으나 3코드 디더링이 발생되는 경우에는 다음과 같이 동작한다.
우선 제1의 3코드 디더링 발생시에는 제1전류제어소자(Q433)가 상기 제1스위칭소자(Q433)의 구동에 따라 선택되어 상기 제1노드(n1)를 통하여 흐르는 전류량이 Isu/2(=W*Is/2)만큼 증가하게 되고 이에 따라 제1인터폴레이터 제어신호(VCNA)는 레벨이 변화하게 된다, 이에 따라 도 7의 인터폴레이터 부(100)를 구성하는 제1전류소스부(120)를 통하여 흐르는 전류 또한 Isu/2(=W*Is/2) 만큼 더 증가하게 된다. 또한, 제4스위칭 소자(Q434b)가 구동되고 상기 디더링 제어회로를 구성하는 전류미러 회로의 동작에 의하여 상기 제2노드(n2)를 통하여 흐르는 전류량은 Isu/2(=W*Is/2)만큼 감소하게 되고 이에 따라 제2인터폴레이터 제어신호(VCNB)의 레벨이 변화하게 된다. 이에 따라 도 7의 인터폴레이터 부(100)를 구성하는 제2전류소스부(130)를 통하여 흐르는 전류 또한 Isu/2(=W*Is/2) 만큼 더 감소하게 된다.
다음으로 제2의 3코드 디더링 발생시에는 상기 제1전류소자(Q433)가 상기 제2스위칭 소자(Q433b)의 구동에 따라 선택되고 상기 제2노드(n2)를 통하여 흐르는 전류량이 Isu/2(=W*Is/2)만큼 증가하게 되고 이에 따라 제2인터폴레이터 제어신호(VCNB)는 레벨이 변화하게 된다, 이에 따라 도 7의 인터폴레이터 부(100)를 구성하는 제2전류소스부(130)를 통하여 흐르는 전류 또한 Isu/2(=W*Is/2) 만큼 더 증가하게 된다. 또한 제3스위칭 소자(Q434)가 구동되고 상기 디더링 제어회로를 구성하는 전류미러 회로의 동작에 의하여 상기 제1노드(n1)를 통하여 흐르는 전류량은 Isu/2(=W*Is/2)만큼 감소하게 되고 이에 따라 제1인터폴레이터 제어신호(VCNA)의 레벨이 변화하게 된다. 이에 따라 도 7의 인터폴레이터 부(100)를 구성하는 제1전류소스부(120)를 통하여 흐르는 전류 또한 Isu/2(=W*Is/2) 만큼 더 감소하게 된다. 따라서 제1전류소스부(120) 및 제2전류소스부(130)에 흐르는 총 전류량은 일정하게 된다.
이러한 동작에 의하여 상기 전류소스부들(120,130)의 전류량을 하프 비트(half bit) 만큼 변화시킴에 의하여 인터폴레이터부(100)의 출력신호의 위상을 종전의 최소위상의 1/2배 만큼 시프트시켜 3코드 디더링 현상을 해소할 수 있다.
도 12는 상기 디더링 검출회로가 동작되어 3코더 디더링현상을 제거한 경우의 인터폴레이터부(100)의 출력신호를 시간(time)에 대한 전압(Voltage)변화 그래프로 나타낸 것이다.
도 12에 도시된 바와 같이, 상기 인터폴레이터부(100)의 출력노드(OUT)를 통하여 출력되는 신호가 제1출력신호(116)인 경우에 3코드 디더링이 발생하게 되면, 3코드 디더링 검출회로(600)에서 발생되는 디더링 검출신호들(HA,HB,HC,HD)은 상기 논리표의 제2의 3코드 디더링발생시의 논리 레벨들을 가지게 된다. 이에 따라 디더링 제어회로(414)를 통하여 3코드 디더링 현상이 제거되어 상기 인터폴레이터부(100)의 출력노드(OUT)를 통하여 출력되는 신호는 제2출력신호(116a)가 된다. 또한, 상기 인터폴레이터부(100)의 출력노드(OUT)를 통하여 출력되는 신호가 제3출력신호(118)인 경우에 3코드 디더링이 발생하게 되면, 3코드 디더링 검출회로(600)에서 발생되는 디더링 검출신호들(HA,HB,HC,HD)은 상기 논리표의 제1의 3코드 디더링 발생시의 논리 레벨들을 가지게 된다. 이에 따라 디더링 제어회로(414)를 통하여 3코드 디더링 현상이 제거되어 상기 인터폴레이터부(100)의 출력노드(OUT)를 통하여 출력되는 신호는 제4출력신호(118a)가 된다. 이와 같은 동작을 통하여 3코드 디더링 현상이 해소되게 된다.
도 13은 3디더링 현상이 발생된 후 이를 해소하는 과정을 보이기 위한 도면이다. 도 13은 상기 도 1의 위상검출부(40)에서 발생되는 디더링 현상을 시간변화에 따른 위상의 변화를 나타낸 것이다.
도 13에 도시된 바와 같이, 본 발명의 실시예들에 따른 위상 인터폴레이션 회로에서는, 락킹이 발생하였음에도 불구하고 3코드 디더링 현상이 발생된 경우(동그라미 표시부분(514))에 상기 디더링 검출회로(600)에서 이를 검출하고 이를 해소하기 위한 동작을 행한다. 즉, 디더링제어회로(414)를 구동함에 의하여 특정시점(T1)에서부터는 3코드 디더링 현상이 해소되고 2코드 디더링 현상이 발생되어 위상 시프트 에러 없이 정확한 위상을 가지는 위상 인터폴레이션 신호를 발생할 수 있게 된다.
상술한 바와 같은 본 발명의 실시예들에 따른 위상 인터폴레이션 회로에 따르면, 저전압에서도 동작가능하며, 위상시프트 에러를 방지 또는 최소화할 수 있는 장점이 있으며, 3코드 디더링 발생에 따른 문제점을 극복할 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발 명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 본 발명의 실시예에 따른 위상 인터폴레이터 회로는 전류소스를 입력과 출력의 사이에 삽입하여 구성함에 의하여 입력신호에 따른 커패시티브 커플링 효과를 제거하고자 하였으며, 실제 동작시에 직렬 연결되어 동작하는 트랜지스터들의 개수가 적어 세츄레이션 (saturation)영역에서 동작하는 트랜지스터 또한 개수가 적어지므로 저전압동작이 가능한 회로에 응용이 가능하다. 또한, 3코드 디더링 현상이 발생되는 경우에 이를 해소할 수 있어 정확한 위상을 가지는 위상 인터폴레이션 신호의 발생할 수 있게 된다.

Claims (17)

  1. 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호를 출력하는 위상 인터폴레이션 회로에 있어서:
    출력노드를 전원전압레벨로 프리차아지시킨 상태에서, 상기 두개의 입력신호 중 제1입력신호가 입력되면 제1인터폴레이터 제어신호에 의해 상기 출력노드를 디스차아지 시키고, 이후 상기 두개의 입력신호중 나머지 입력신호인 제2입력신호가 입력되면 제2인터폴레이터 제어신호에 의해 추가적으로 상기 출력노드를 디스차아지시키는 인터폴레이터부와;
    상기 인터폴레이터부의 출력노드의 전압레벨과 기준전압레벨을 비교하여 이에 대응되는 비교신호를 출력하는 비교부와;
    상기 비교부의 출력신호에 응답하여 이에 대응되는 숏펄스를 발생시키는 숏펄스 발생부를 구비함을 특징으로 하는 위상 인터폴레이션 회로.
  2. 제1항에 있어서,
    상기 제1인터폴레이터 제어신호와 상기 제2인터폴레이터 제어신호는 상호 반비례하게 가변되는 신호들임을 특징으로 하는 위상 인터폴레이션 회로.
  3. 제2항에 있어서, 상기 인터폴레이터부는,
    상기 제1입력신호 또는 상기 제2입력신호가 인가되지 않는 경우에 상기 출력노드를 전원전압레벨로 프리차아지 시키기 위한 프리차아지부와,
    상기 제1입력신호가 인가되는 경우에 상기 출력노드를 디스차아지 시키기 위하여 상기 제1인터폴레이터 제어신호에 의해 구동되는 제1전류소스부와,
    상기 제2입력신호가 인가되는 경우에 출력노드를 디스차아지 시키기 위하여 상기 제2인터폴레이터 제어신호에 의해 구동되는 제2전류소스부를 구비함을 특징으로 하는 위상 인터폴레이션 회로.
  4. 제3항에 있어서,
    상기 제1전류소스부는 상기 출력노드와 접지단자 사이에 직렬연결된 두개의 트랜지스터를 구비하며, 상기 두개의 트랜지스터 중 출력노드에 일단이 연결된 트랜지스터는 상기 제1인터폴레이터 제어신호에 의해 구동되는 전류소스로서 동작하고, 상기 두개의 트랜지스터 중 상기 접지단자에 일단이 연결된 트랜지스터는 상기 제1입력신호가 인가되는 경우에 동작되어 상기 전류소스의 스위칭을 담당함을 특징으로 하는 위상 인터폴레이션 회로.
  5. 제4항에 있어서,
    상기 제2전류소스부는 상기 제1전류소스부와 병렬로 연결되고 상기 출력노드와 접지단자 사이에 직렬연결된 두개의 트랜지스터를 구비하며, 상기 두개의 트랜지스터 중 출력노드에 일단이 연결된 트랜지스터는 상기 제2인터폴레이터 제어신호에 의해 구동되는 전류소스로서 동작하고, 상기 두개의 트랜지스터 중 상기 접지단자에 일단이 연결된 트랜지스터는 상기 제2입력신호가 인가되는 경우에 동작되어 상기 전류소스의 스위칭을 담당함을 특징으로 하는 위상 인터폴레이션 회로.
  6. 제5항에 있어서, 상기 위상 인터폴레이션 회로는,
    소정의 제어코드신호들에 응답하여 상기 제1인터폴레이터 제어신호 및 상기 제2인터폴레이터 제어신호를 출력하는 D/A컨버터회로를 더 구비함을 특징으로 하는 위상 인터폴레이션 회로.
  7. 제6항에 있어서, 상기 D/A컨버터 회로는,
    동일한 전류가 흐르는 복수개의 전류제어소자들을 통하여 총 전류량을 복수개로 균등하게 배분하고, 상기 제어코드신호들 중 제1제어코드 신호에 응답하는 복수개의 스위칭소자들을 통하여 상기 복수개의 전류제어소자들 중 일정개수를 선택 하여 제1노드로 흐르는 전류량을 제어하고, 상기 제1제어코드 신호의 상보신호인 제2제어코드 신호에 응답하는 복수개의 스위칭소자들을 통하여 상기 제1제어코드신호에 의하여 선택되지 아니한 전류제어소자들을 선택하여 제2노드로 흐르는 전류량을 제어하는 로드부와,
    상기 제1노드를 통하여 흐르는 전류량에 대응되는 상기 제1인터폴레이터 제어신호를 발생시키는 제1인터폴레이터 제어신호 발생부와, 상기 제2노드를 통하여 흐르는 전류량에 대응되는 상기 제2인터폴레이터 제어신호를 발생시키는 제2인터폴레이터 제어신호 발생부를 구비하는 신호발생부를 구비함을 특징으로 하는 위상인터폴레이션 회로.
  8. 제7항에 있어서,
    상기 D/A 컨버터의 신호발생부중 상기 제1인터폴레이터 제어신호 발생부와 상기 인터폴레이터부의 상기 제1전류소스부는 전류미러회로를 구성하고, 상기 제2인터폴레이터 제어신호발생부와 상기 인터폴레이터부의 상기 제2전류소스부는 전류미러회로를 구성함을 특징으로 하는 위상 인터폴레이션 회로.
  9. 제8항에 있어서, 상기 위상인터폴레이션 회로는,
    3코드 디더링 발생시 이를 검출하고 이에 대응되는 디더링 검출신호를 발생 시키는 3코드 디더링 검출회로를 더 구비함을 특징으로 하는 위상 인터폴레이션 회로.
  10. 제9항에 있어서, 상기 위상 인터폴레이션 회로는,
    상기 3코드 디더링 검출회로에서 발생되는 디더링 검출신호들에 응답하여, 상기 D/A 컨버터 회로를 구성하는 복수개의 전류제어소자들 중 어느 하나의 전류제어소자를 통하여 흐르는 전류보다는 적은 양의 전류량으로 상기 제1노드 및 상기 제2노드의 전류량을 제어하여 상기 제1인터폴레이터 제어신호 또는 상기 제2인터폴레이터 제어신호를 제어하는 디더링 제어회로를 더 구비함을 특징으로 하는 위상 인터폴레이션 회로.
  11. 제10항에 있어서,
    상기 디더링 제어회로는 상기 D/A 컨버터 회로의 로드부에 연결되어 구비됨을 특징으로 하는 위상 인터폴레이션 회로.
  12. 제11항에 있어서,
    상기 D/A컨버터를 구성하는 복수개의 전류제어소자들 각각에 흐르는 전류량 은 상기 디더링 제어회로를 구성하는 전류제어소자에 흐르는 전류량의 2배임을 특징으로 하는 위상 인터폴레이션 회로.
  13. 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호의 발생방법에 있어서:
    상기 입력신호들이 입력되지 않는 경우에 전원전압레벨로 프리차아지되어 있는 특정 노드를 준비하고, 상기 두개의 입력신호들 중 제1입력신호가 입력되는 경우에는 제1인터폴레이터 제어신호에 의해 전류량이 제어되는 제1전류소스를 통하여 상기 특정노드를 디스차아지시키고, 상기 두개의 입력신호들 중 제2입력신호가 입력되는 경우에는 제2인터폴레이터 제어신호에 의해 전류량이 제어되는 제2전류소스 및 상기 제1전류소스를 통하여 디스차아지시키는 단계와;
    상기 노드의 전압레벨과 기준전압레벨을 비교하고 이에 대응되는 숏펄스를 발생시킴에 의하여 상기 위상 인터폴레이션 신호를 발생시키는 단계를 구비함을 특징으로 하는 위상 인터폴레이션 신호의 발생방법.
  14. 제13항에 있어서,
    상기 숏펄스는 상기 출력노드의 전압레벨이 기준전압레벨과 같거나 낮은 경 우에 발생됨을 특징으로 하는 위상 인터폴레이션 신호의 발생방법.
  15. 제14항에 있어서,
    상기 제1전류소스의 전류량과 상기 제2전류소스의 전류량의 총합은 항상 일정한 값을 가짐을 특징으로 하는 위상 인터폴레이션 신호의 발생방법.
  16. 제15항에 있어서,
    3코드 디더링 발생시 이를 검출하고 이에 대응되는 디더링 검출신호를 발생시키는 단계를 더 구비함을 특징으로 하는 위상 인터폴레이션 신호의 발생방법.
  17. 제16항에 있어서,
    상기 디더링 검출신호 발생시에 이에 응답하여 상기 제1인터폴레이터 제어신호 및 상기 제2인터폴레이터 제어신호를 제어하여 상기 제1전류소스 및 상기 제2전류소스의 전류량을 변화시킴에 의하여 상기 특정노드의 디스차아지 시간을 제어하고 상기 특정노드를 통해 출력되는 신호의 위상을 변화시키는 단계를 더 구비함을 특징으로 하는 위상 인터폴레이션 신호의 발생방법.
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