KR100902291B1 - 인터폴레이션을 이용한 고해상도의 시간검출장치 및 이를이용한 시간검출방법 - Google Patents

인터폴레이션을 이용한 고해상도의 시간검출장치 및 이를이용한 시간검출방법 Download PDF

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Abstract

본 발명은 인터폴레이션을 이용한 고해상도의 시간검출장치 및 그 시간검출방법에 관한 것으로서, 본 시간검출장치에 따르면, 지연신호들을 생성하는 지연부; 래치신호들을 출력하는 래치부; 및 인터폴레이션 신호들을 출력하는 인터폴레이션부;를 포함한다. 이로 인해, 저전력으로 높은 해상도의 디지털 신호를 출력할 수 있으면서도 집적회로의 특성상 회로의 부피가 지나치게 커지지 않게 한다.
인터폴레이션, 래치, TDC, VCO

Description

인터폴레이션을 이용한 고해상도의 시간검출장치 및 이를 이용한 시간검출방법{TIME DETECTING APPARATUS TO MAKE THE HIGH-RESOLUTION WITH INTERPOLATION AND METHOD THEREOF}
본 발명은 시간검출장치 및 이를 이용한 시간검출방법에 관한 것으로, 더욱 상세하게는 인터폴레이션을 이용한 고해상도의 시간검출장치 및 이를 이용한 시간검출방법에 관한 것이다.
반도체 공정의 발전으로 트랜지스터의 속도는 증가한 반면 서플라이 전압(supply voltage)은 감소하고 있다. 이와 같은 서플라이 전압의 감소는 외부 잡음에 대한 아날로그 회로의 민감도를 증가시킨다. 이러한 이유로 인하여 종래의 아날로그 도메인에서 설계되던 많은 회로들이 디지털 도메인에서 설계되고 있고, PLL(Phase Locked Loop)도 예외는 아니다.
PLL이란, 직류 부궤환(negative feedback) 회로에 의해 기준 신호의 주파수와 동일한 주파수의 안정된 발진 출력을 얻는 회로를 말한다. 기준이 되는 입력 주파수의 위상과 전압제어발진기(VCO : Voltage Controlled Oscillator) 출력의 위상차를 비교 검출하는 위상 비교기, 고주파 성분을 제거하고 PLL의 동기 특성이나 응답 특성을 결정하는 저역 루프 필터, 분주기 및 인가된 직류 전압에 의해 주파수가 선형적으로 변화하는 전압 제어 발진기로 구성된다. 여기서, 위상이 고정된다(phase locked)는 것은 출력 주파수가 입력 주파수와 완전 동일하고, 단지 위상만 차이가 있다는 것을 의미한다.
그러나 기존의 아날로그 PLL을 디지털 PLL로 변환하면서 고주파의 전압제어발진기의 신호를 만족스러운 해상도(resolution)를 가지고 디지털 신호로 컨버젼(conversion)할 수 없다는 문제가 있다.
따라서, 디지털 PLL의 성능을 개선하여 저전력으로 높은 해상도의 디지털 신호를 출력할 수 있으면서도 집적회로의 특성상 회로의 부피가 지나치게 커지지 않게 하는 방안이 모색된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 인터폴레이션을 이용하여 고해상도의 TDC 및 이를 이용한 시간검출방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 TDC는, 다수의 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 지연신호들을 생성하는 지연부; 상기 지연신호들을 이용하여 래치신호들을 출력하는 래치부; 및 상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 인터폴레이션부;를 포함한다.
여기서, 상기 인터폴레이션 신호들은, 상기 지연소자들 각각에 대한 입력신호와 출력신호를 래치하여 생성될 수 있다.
또한, 상기 지연소자들 각각에 대한 입력신호와 출력신호는 디퍼런셜(differencial)하게 인터폴레이션부로 입력될 수 있다.
그리고, 상기 인터폴레이션부는, 상기 지연소자들 각각에 대한 상기 입력신호와 출력신호를 래치하여 인터폴레이션 신호들을 출력할 수 있다.
또한, 상기 인터폴레이션부는 상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하고, 상기 래치부는 상기 인터폴레이션 신호들을 이용하여 래치신호들을 출력할 수 있다.
그리고, 상기 래치부는, 다수의 D 래치 및 비교기(Comparator)를 포함한 다수의 SR 래치 중 적어도 하나를 포함할 수 있다.
한편, 본 발명에 따른 TDC는, 다수의 제1 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 제1 지연신호들을 생성하는 제1 지연부; 다수의 제2 지연소자들을 이용하여 상기 기준신호의 디퍼런셜(differencial)신호를 순차적으로 지연시켜 제2 지연신호들을 생성하는 제2 지연부; 상기 제1 지연신호들과 제2 지연신호들을 이용하여 래치신호들을 출력하는 래치부; 및 상기 제1 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력할 수 있다.
여기서, 상기 제2 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 밸런스신호를 출력하는 밸런스부;를 포함할 수 있다.
그리고, 상기 인터폴레이션부는, 상기 제1 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력하고, 상기 제2 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력할 수 있다.
또한, 상기 인터폴레이션부는, 상기 제1 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력하고, 상기 제2 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력할 수 있다.
한편, 본 발명에 따른 시간검출방법은, 다수의 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 지연신호들을 생성하는 단계; 상기 지연신호들을 이용 하여 래치신호들을 출력하는 단계; 및 상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 단계;를 포함한다.
여기서, 상기 인터폴레이션 신호들은, 상기 지연소자들 각각에 대한 입력신호와 출력신호를 래치하여 생성될 수 있다.
또한, 상기 지연소자들 각각에 대한 입력신호와 출력신호는 디퍼런셜(differencial)하게 입력되어 인터폴레이션 신호들을 출력할 수 있다.
그리고, 상기 인터폴레이션 신호들을 출력하는 단계는, 상기 지연소자들 각각에 대한 상기 입력신호와 출력신호를 래치하여 인터폴레이션 신호들을 출력할 수 있다.
또한, 상기 인터폴레이션 신호들을 출력하는 단계는, 상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하고, 상기 래치신호들을 출력하는 단계는, 상기 인터폴레이션 신호들을 이용하여 래치신호들을 출력할 수 있다.
그리고, 상기 래치신호들을 출력하는 단계는, 다수의 D 래치 및 비교기(Comparator)를 포함한 다수의 SR 래치 중 적어도 하나를 이용하여 래치신호들을 출력할 수 있다.
한편, 본 발명에 따른 시간검출방법은, 다수의 제1 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 제1 지연신호들을 생성하는 단계; 다수의 제2 지연소자들을 이용하여 상기 기준신호의 디퍼런셜(differencial)신호를 순차적으로 지연시켜 제2 지연신호들을 생성하는 단계; 상기 제1 지연신호들과 제2 지연신호들 을 이용하여 래치신호들을 출력하는 단계; 및 상기 제1 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 단계;를 포함한다.
여기서, 상기 제2 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 밸런스신호를 출력하는 단계;를 포함할 수 있다.
또한, 상기 인터폴레이션 신호들을 출력하는 단계는, 상기 제1 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력하고, 상기 제2 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력할 수 있다.
그리고, 상기 인터폴레이션 신호들을 출력하는 단계는, 상기 제1 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력하고, 상기 제2 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 인터폴레이션을 이용하여 고해상도의 TDC 및 이를 이용한 시간검출방법을 제공함으로서, 디지털 PLL의 성능을 개선하여 저전력으로 높은 해상도의 디지털 신호를 출력할 수 있으면서도 회로의 부피가 지나치게 커지는 것을 방지할 수 있다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른, TDC(Time to Digital Converter)를 도시한 도면이다. 본 실시예에 따른 TDC는 입력신호(Fdco)(20)를 수신하여 높은 해상도의 디지털 신호를 출력한다.
도 1에 도시된 바와 같이, 본 실시예에 따른 TDC는 인터폴레이션부(110), 지연부(130) 및 래치부(150)를 구비한다.
지연부(130)는 다수의 인버터(131,132,…)들을 포함한다. 제1 인버터(131)는 입력신호(Fdco)(20)를 수신하여 제2 인버터(132), 제1 D래치(151) 및 제1 인터폴레이션부로 신호를 출력한다. 이때, 출력되는 신호는 입력신호(Fdco)(20)를 기준으로 소정 시간 딜레이되고 입력신호(Fdco)(20)와 반대의 위상을 갖는 신호가 된다.
제1 D래치(151)는 제1 인버터(131)로부터 출력된 신호를 수신하고, 기준신호(Fref)가 라이징(rising)할 때마다 그 시점에서 수신된 신호의 값을 디지털화하여 출력하며, 그 값이 Q(1)이 된다.
제2 인버터(132)는 제1 인버터(131)에서 출력된 신호를 수신하여 제3 인버터(133), 제2 D래치(152), 제1 인터폴레이션부(111) 및 제2 인터폴레이션부(112)로 신호를 출력한다. 이 때, 출력되는 신호는 입력신호(Fdco)(20)를 기준으로 제1인버터(131)에 의해 딜레이된 시간의 두 배만큼 딜레이되고 입력신호(Fdco)(20)와 동일한 위상을 갖게 된다.
제2 D래치(152)는 제2 인버터(131)로부터 출력된 신호를 수신하고, 기준신호가 라이징할 때마다 라이징되는 시점에서의 수신된 신호에 대한 역위상의 값을 출력하며, 이 값이 Q(2)가 된다. Q(2)가 수신된 신호의 역위상의 값이 되는 이유는 제1 D래치와 달리 제2 D래치는 수신부에 신호의 위상을 전환하는 버블을 가지고 있기 때문이다.
제3 D래치(153)의 역할도 제1 D래치(151) 또는 제2 D래치(152)의 역할과 동일하게 이해될 수 있다.
제1 인터폴레이션부(111)는 제1 인버터(131)에서 출력된 신호와 제2 인버터(132)에서 출력된 신호를 이용하여 제1 인터폴레이션 신호를 생성한다. 구체적으로 각각의 인터폴레이션부(111,112,113,…)는 D래치 또는 비교기(Comparator)를 포함한 SR래치로 이루어진다.
D래치와 비교기를 포함한 SR래치를 사용하는 이유는 인터폴레이션부로 입력되는 신호가 디퍼런셜(differencial)하게 입력되도록 하기 위함이다. D래치는 그 특성상 출력되는 값의 언디파인드(undefined) 상태가 존재할 수 없으나, SR래치는 언디파인드 상태가 존재할 수 있다. 따라서, 비교기는 SR래치에 추가되어 출력되는 값의 언디파인드 상태가 존재할 수 없도록 만드는 역할을 한다. 비교기를 포함한 SR래치에 대한 구체적인 설명은 도 5를 참조하여 후술하기로 한다.
상기 설명한 바와 같이 제1 인터폴레이션부(111)는 제1 인버터(131)에서 출력된 신호와 제2 인버터(132)에서 출력된 신호를 래치하여 제1 인터폴레이션 신호를 생성한다. 제1 인버터(131)에서 출력되는 신호와 비교할 때, 생성된 제1 인터폴레이션 신호는 제1 인버터(131)에서 출력되는 신호와 제2 인버터(132)에서 출력되는 신호의 딜레이 차이의 절반의 딜레이를 갖는다. 결국 제1 인버터(131)에서 출력되는 신호와 제2 인버터(132)에서 출력되는 신호의 중간신호역할을 하게 된다.
이하에서는, 제1 인터폴레이션 신호가 생성되어, Q(1.5) 값이 출력되는 구체적인 과정에 대해 도 2를 참조하여 설명한다.
도 2는 인버터의 입력단과 출력단에 래치를 연결하여 인터폴레이션을 사용하는 방법을 설명하기 위해 도시한 도면이다. 도 2의 인버터(210)는 신호 X(230)를 수신하여 신호 Y(250)를 출력한다. 이 때, 인버터(210)를 통과한 신호 Y(250)는 소정 시간의 딜레이(273)를 가지며 신호 X(230)와 반대의 위상을 가진다.
Vy의 래칭포인트(275)는 인버터에서 출력되는 신호가 래치부의 D래치로 입력되어 디지털신호가 0에서 1로 또는 1에서 0으로 전환될 수 있는 상태를 의미한다. 즉, Vy의 래칭포인트(275)를 기준으로 하여 디지털 신호의 레벨이 바뀌게된다. 시간이 Vy의 래칭포인트(275)를 지나면, 신호 X(230)가 LOW LEVEL이 되고 신호 Y(250)는 HIGH LEVEL이 된다.
인터폴레이션 래칭포인트(270)는 인버터에서 출력되는 신호인 신호 Y(250)와 인버터로 입력되는 신호인 신호 X(230)가 인터폴레이션부로 입력되고, 인터폴레이션부에서 출력되는 디지털신호가 0에서 1로 또는 1에서 0으로 전환될 수 있는 상태를 의미한다. 즉, 인터폴레이션 래칭포인트(270)를 기준으로 하여 디지털 신호의 레벨이 바뀌게된다. 시간이 Vy의 래칭포인트(275)를 지나면, 인터폴레이션신호가 LOW LEVEL에서 HIGH LEVEL로 또는 그 역으로 전환된다.
이와 같이 시간축을 기준으로 하여 인터폴레이션 래칭포인트(270)는 Vy의 래칭포인트(275)보다 앞서기 때문에 신호 X(230)에 대한 래칭신호와 신호 Y(250)에 대한 래칭신호 사이에 인터폴레이션 신호가 추가된다. 따라서, 기준신호가 라이징 하면 신호 X(230)에 대한 래칭신호, 신호 Y(250)에 대한 래칭신호 및 인터폴레이션 신호에 대한 디지털 신호 값이 출력되고, 각 인버터의 입력신호와 출력신호를 이용하여 이러한 동작들이 반복되면, 결국 TDC의 해상도를 두 배로 만들 수 있다.
다시 도 1에 대해 설명하면, 제1 인터폴레이션부(111)는 디퍼런셜하게 입력되는 제1 인버터(131)의 출력신호와 제2 인버터(132)의 출력신호를 래치하고, 인터폴레이션 신호는 입력신호에 대하여, 입력신호와 제1 인버터(131)의 출력신호의 딜레이 차의 절반에 해당하는 딜레이를 갖는다. 그리고, 기준신호가 라이징하면, 라이징 시점에 대한 제1 인터폴레이션 신호의 디지털 값 Q(1.5)를 구할 수 있다.
제2 인터폴레이션부는 제2 인버터에서 출력되는 신호와 제3 인버터에서 출력되는 신호를 래치하여, 제2 인터폴레이션 신호를 생성하고, 제3 인터폴레이션부는 제 3 인버터에서 출력되는 신호와 제4 인버터에서 출력되는 신호를 래치하여, 제 3 인터폴레이션신호를 생성한다.
제2 인터폴레이션부(112)와 제3 인터폴레이션부(113)의 역할도 제2 인터폴레이션부(111)의 역할과 동일하게 이해될 수 있고, 기준신호의 라이징 시점에서의 각각의 인터폴레이션 신호에 대한 값인 Q(2.5)와 Q(3.5)를 각각 생성한다.
이와 같이, 제1 인터폴레이션부(111), 제2 인터폴레이션부(112) 및 제3 인터폴레이션부(113)를 이용함으로서, Q(1.5), Q(2.5) 및 Q(3.5)의 값을 출력할 수 있고, 각각의 인터폴레이션마다 이러한 과정들이 반복되어, TDC의 해상도를 두 배로 증가시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른, TDC를 나타낸 도면이다.
도 3은 도 1과 마찬가지로, 지연부(330), 래치부(350) 및 인터폴레이션부(310)를 포함한다.
지연부(330)는 다수의 인버터(331,332,333,…)를 포함하고, 래치부(350)는 다수의 D래치(351,352,353,…)를 포함한다. 회로에서, 지연부(330)와 래치부(350)가 하는 역할은 도 1에서 설명한 바와 같다.
도 1의 인터폴레이션부(110)가 하나의 인버터에서 출력되는 신호와 입력되는 신호, 즉 각각의 인버터 양단의 신호를 여러개의 인터폴레이션부로 나누어 수신하여 인터폴레이션 신호를 생성하는 구조로 이루어졌다면, 도 3의 인터폴레이션부(310)는 서로 다른 인버터의 입력신호와 출력신호, 서로 다른 인버터의 입력신호와 입력신호등에서 수신되는 역위상의 신호를 이용하여 인터폴레이션이 가능하다.
예를 들어, 제4 인버터(334)의 출력신호와 제1 인버터(331)의 출력신호를 D래치를 이용하여 인터폴레이션 하면, 제3 인버터(333)의 양단의 신호를 이용하여 인터폴레이션 하는 것과 동일한 효과를 거둘 수 있다. 물론, 도 3의 인터폴레이션부도 하나의 인버터의 출력신호와 입력신호를 각각 이용하여 인터폴레이션을 하는 것도 가능하다.
이러한 인터폴레이션은 D래치 또는 비교기를 포함한 SR래치를 이용하여 수행되고, 인터폴레이션은 인터폴레이션 신호의 디지털 값(Q(1.5),Q(2.5),…)을 출력한다.
도 4는 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면이다.
도 4의 TDC는 지연부(410), 인터폴레이션부(430) 및 래치부(450)로 구성된 다. 지연부(410)는 다수의 인버터(411,412,413,…)로 구성되며, 각각의 인버터에서 출력되는 신호는 래치부(450)로 입력되지 않고 인터폴레이션부(430)로 입력된다.
인터폴레이션부(430)는 인버터에서 출력되는 신호를 수신하여 인터폴레이션한 후 래치부(450)로 인터폴레이션 신호를 출력한다.
이 경우에도, 도 3에서 설명한 바와 같이 인터폴레이션부(430)는 하나의 인버터 양단의 출력신호와 입력신호를 이용하여 인터폴레이션을 하는 것도 가능하지만, 서로 다른 인버터의 입력신호와 출력신호, 입력신호와 입력신호등에서 수신되는 역위상의 신호를 이용하여 인터폴레이션이 가능하다.
인터폴레이션부(430)는 수신된 신호를 래치하여 래치부(450)로 출력한다. 각각의 D래치(451,452,453,…)는 인터폴레이션부(430)에서 출력된 신호를 수신하고, 기준신호(Fref)가 라이징하는 시점에서 각각의 인터폴레이션 신호에 대한 값인 을 출력한다.
도 5는 본 발명의 인터폴레이션부에 사용되는 SR래치를 도시한 도면이다. 상기 설명한 바와 같이, 인터폴레이션부에 입력되는 신호는 각각 디퍼런셜(differencial)하게 입력되야 하기 때문에 D래치 또는 비교기(510)를 포함한 SR래치(550)가 이용된다.
D래치는 SR래치의 정의되지 않은 상태가 존재하지 않도록 만들어진 논리회로이다. 따라서, D래치를 사용하면 정의되지 않는 상태가 존재하지 않게 되어, TDC의 디지털 출력값이 1 또는 0이 되도록 한다.
한편, SR래치에서, 비교기(510)가 없이 SR래치만이 존재하는 경우, 각각의 입력단에 입력되는 신호의 레벨이 모두 1인 경우, 출력되는 큐와 큐의 네커티브 값이 모두 0이 된다. 따라서, 이와 같은 언디파인드(undefined) 상태가 존재하지 않기 위해 비교기(510)를 사용하게 된다.
도 6은 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면이다. 본 TDC는 제1 지연부(630)와 제2 지연부(65), 래치부(650) 및 인터폴레이션부(610)로 구성된다.
제1 지연부(630)는 다수의 인버터(631, 632,…)를 포함한다. 제1 지연부(630)의 제1 인버터(631)는 입력신호(Fdco)(691)를 수신하여 제1 지연부(630)의 제2 인버터(632), 제1 래치(651) 및 제1 인터폴레이션부(611)로 신호를 출력한다.
제2 지연부(670)는 다수의 인버터(671, 672,…)를 포함한다. 제2 지연부(670)의 제1 인버터(671)는 입력신호에 대한 네거티브신호(695)를 수신하여 제2 지연부(670)의 제2 인버터(672) 및 제1 래치(651)로 신호를 출력한다.
한편, 래치부(650)는 다수의 D래치(651, 652, 653,…)로 구성된다. 제1 D래치(651)는 제1 지연부(630)의 제1 인버터(631)에서 출력되는 신호와 제2 지연부(670)의 제1 인버터(671)에서 출력되는 신호를 래치하여 제1 래치신호를 생성하고, 기준신호(693)가 라이징하면, 제1 D래치는 라이징되는 시점에서의 값을 출력하게 되며 이 값이 Q(1)이 된다.
한편, 제1 래치신호는 제1 지연부(630)의 제1 인버터(631)에서 출력되는 신호와 제2 지연부(670)의 제1 인버터(671)에서 출력되는 신호를 래치하여 생성된 신호이므로, 입력신호(691) 및 입력신호의 네거티브 신호(695)와 비교해 볼 때, 소정 의 딜레이를 가지며, 기준신호(693)가 라이징할 때, 소정 시간 딜레이된 신호의 라이징되는 시점에서의 값을 출력하게 되며 이 값이 Q(1)이 된다.
인터폴레이션부(610)는 다수의 래치(611, 612, 613,…)를 포함한다. 인터폴레이션부의 래치들(611, 612, 613,…)은 D래치 또는 비교기를 포함한 SR래치로 구성될 수 있다.
인터폴레이션부(610)의 제1 래치(311)는 제1 지연부(630)의 제1 인버터(631)에서 출력되는 신호와 제1 지연부(630)의 제2 인버터(632)에서 출력되는 신호를 래치하여 제1 인터폴레이션 신호를 생성하고, 기준신호(693)가 라이징하면, 인터폴레이션부(610)의 제1 래치는 라이징되는 시점에서의 값을 출력하게 되며 이 값이 Q(1.5)가 된다.
한편, 제1 인터폴레이션 신호는 제1 지연부(630)의 제1 인버터(631)에서 출력되는 신호와 제1 지연부(630)의 제2 인버터(632)에서 출력되는 신호를 래치하여 생성된 것이므로, 입력신호(691) 및 입력신호의 네거티브 신호(695)와 비교해 볼 때, 제1 래치 신호가 가진 소정의 딜레이의 1.5배에 해당하는 딜레이를 가지며, 기준신호(693)가 라이징할 때, 딜레이된 신호의 라이징되는 시점에서의 값을 출력하게 되며 이 값이 Q(1.5)이 된다.
이와 같은 동작들이 각각의 인버터, 래치마다 반복하게 되면서, 래치부(650)의 D래치들과 인터폴레이션부(610)의 래치들은 기준신호(693)가 라이징할 때, 소정시간씩 딜레이된 디지털신호에 대한 값을 출력한다.
도 7은 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면이다.
도 7을 참조하면, 가장 아래부분의 래치부(700)를 제외한 회로의 구조는 도 6의 구조와 같기 때문에 이를 제외한 부분에 대한 설명은 생략하기로 한다.
도 7에는 또 하나의 래치부(700)가 존재한다. 도 6과 같이 한 쪽 딜레이 체인에만 래치를 사용하여 인터폴레이션을 하게 되면, TDC 회로 전체의 균형이 이루어지지 않기 때문에 딜레이 체인의 딜레이가 서로 달라지게 될 수 있는 문제가 있고, 이는 결국 잘못된 출력을 생성하거나 오차를 발생시킬 우려가 있다.
따라서, 또 다른 래치부(700)를 하단에 추가하여 상단의 인터폴레이션와 대칭을 이루며 회로 전체의 상하 균형을 맞춰, 딜레이 차이에 의한 회로의 오차를 줄일 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면이다.
도 8은 제1 지연부(810), 제2 지연부(820), 래치부(830), 제1 인터폴레이션부(840) 및 제2 인터폴레이션부(850)로 구성된다.
제1 지연부(810), 제2 지연부(820) 및 래치부(830)의 역할은 도 6 및 도 7에서 설명한 바와 같기 때문에 이 부분에 대한 설명은 생략하기로 한다.
도 8의 TDC는 도 7의 TDC와 마찬가지로 두 개의 인터폴레이션부(840, 850)를 가진다. 그러나 제1 인터폴레이션부는 제1 지연부(810)의 짝수번째 인버터(812, 814,…) 양단의 입력신호와 출력신호를 래치하여 디지털신호를 생성하고, 제2 인터폴레이션부는 제2 지연부(820)의 홀수번째 인버터(823, 825,…) 양단의 입력신호와 출력신호를 래치하여 디지털신호를 생성한다.
기준신호(Fref)가 라이징하면, 인터폴레이션부의 래치들은 라이징되는 시점 의 값을 출력하게 된다.
도 7에서 하단의 래치부(700)는 특별한 역할을 수행하지 않고 단지 회로의 균형을 맞추는 역할을 할 뿐이어서, 래치의 낭비를 초래하는 문제가 있었다. 도 8의 TDC의 상하단의 래치는 도 7의 TDC의 상하단의 래치에 비해 절반의 래치를 사용하여 래치를 경제적으로 사용할 수 있다.
또한, 제1 인터폴레이션부는 제1 지연부(810)의 짝수번째 인버터(812, 814,…)의 신호를 이용하고, 제2 인터폴레이션부는 제2 지연부(820)의 홀수번째 인버터(823, 825,…)의 신호를 이용하기 때문에 딜레이 체인에 의한 균형을 맞출 수 있어, 딜레이 오차를 최소화할 수 있다.
지금까지의 실시예에서는 TDC(Time to Digital Converter)를 이용한 시간검출장치에 대해 설명하였다. 그러나, 이는 설명의 편의를 위한 것으로서, TDC(Time to Digital Converter)가 아닌 FDC(Frequency to Digital Converter)를 이용한 주파수검출장치로 구현될 수도 있음은 물론이다.
또한, 래치부의 래치 및 인터폴레이션부의 래치를 D래치라고 상정하여 설명하였으나, 역시 설명을 돕기 위한 일 예에 불과한 것으로서, D래치, 비교기를 포함한 SR래치 등 디퍼런셜하게 입력되고, 언디파인드 상태가 존재하지 않는 다른 소자를 이용하여 이를 구현하는 것도 가능하다.
또한, 도 3과 도 4의 실시예에서는 서로 역위상을 가지면서 소정의 딜레이를 가지는 신호를 이용하여 인터폴레이션하는 방법에 대해 설명하였으나, 역위상 뿐만 아니라 동위상의 소정 딜레이를 갖는 신호를 수신하여 인터폴레이션을 하는 것도 가능하다. 즉, 동위상의 신호들을 이용하여 인터폴레이션을 하는 경우에도 딜레이 차이에 의해 HIGH LEVEL 신호와 LOW LEVEL 신호가 존재할 수 있으며, 이를 이용해 디퍼런셜하게 래치로 신호를 입력시켜 인터폴레이션이 가능한 것이다.
그리고, 도 8의 실시예에서, 제1 인터폴레이션부는 제1 지연부(810)의 짝수번째 인버터(812, 814,…)의 신호를 이용하고, 제2 인터폴레이션부는 제2 지연부(820)의 홀수번째 인버터(823, 825,…)의 신호를 이용하는 것으로 상정하였다. 그러나, 이는 설명의 편의를 위한 것으로서, 제1 인터폴레이션부는 제1 지연부(810)의 홀수번째 인버터(812, 814,…)의 신호를 이용하고, 제2 인터폴레이션부는 제2 지연부(820)의 짝홀수번째 인버터(823, 825,…)의 신호를 이용하는 것으로 구현할 수 있음은 물론이다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른, TDC를 도시한 도면,
도 2는 인버터의 입력단과 출력단에 래치를 연결하여 인터폴레이션을 사용하는 방법을 설명하기 위해 도시한 도면.
도 3은 본 발명의 다른 실시예에 따른, TDC를 나타낸 도면,
도 4는 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면,
도 5는 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면,
도 6은 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면,
도 7은 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면, 그리고,
도 8은 본 발명의 또 다른 실시예에 따른, TDC를 나타낸 도면이다.

Claims (20)

  1. 다수의 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 지연신호들을 생성하는 지연부;
    상기 지연신호들을 이용하여 래치신호들을 출력하는 래치부; 및
    상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 인터폴레이션부;를 포함하고,
    상기 인터폴레이션부는 상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하고,
    상기 래치부는 상기 인터폴레이션 신호들을 이용하여 래치신호들을 출력하는 것을 특징으로 하는 시간검출장치.
  2. 제 1항에 있어서,
    상기 인터폴레이션 신호들은,
    상기 지연소자들 각각에 대한 입력신호와 출력신호를 래치하여 생성되는 것을 특징으로 하는 시간검출장치.
  3. 제 1항에 있어서,
    상기 지연소자들 각각에 대한 입력신호와 출력신호는 디퍼런셜(differencial)하게 인터폴레이션부로 입력되는 것을 특징으로 하는 시간검출장치.
  4. 제 1항에 있어서,
    상기 인터폴레이션부는,
    상기 지연소자들 각각에 대한 상기 입력신호와 출력신호를 래치하여 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 래치부는, 다수의 D 래치 및 비교기(Comparator)를 포함한 다수의 SR 래치 중 적어도 하나를 포함하는 것을 특징으로 하는 시간검출장치.
  7. 다수의 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 지연신호들을 생성하는 단계;
    상기 지연신호들을 이용하여 래치신호들을 출력하는 단계; 및
    상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 단계;를 포함하고,
    상기 인터폴레이션 신호들을 출력하는 단계는,
    상기 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하고,
    상기 래치신호들을 출력하는 단계는,
    상기 인터폴레이션 신호들을 이용하여 래치신호들을 출력하는 것을 특징으로 하는 시간검출방법.
  8. 제 7항에 있어서,
    상기 인터폴레이션 신호들은,
    상기 지연소자들 각각에 대한 입력신호와 출력신호를 래치하여 생성되는 것을 특징으로 하는 시간검출방법.
  9. 제 7항에 있어서,
    상기 지연소자들 각각에 대한 입력신호와 출력신호는 디퍼런셜(differencial)하게 입력되어 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출방법.
  10. 제 7항에 있어서,
    상기 인터폴레이션 신호들을 출력하는 단계는,
    상기 지연소자들 각각에 대한 상기 입력신호와 출력신호를 래치하여 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출방법.
  11. 삭제
  12. 제 7항에 있어서,
    상기 래치신호들을 출력하는 단계는,
    다수의 D 래치 및 비교기(Comparator)를 포함한 다수의 SR 래치 중 적어도 하나를 이용하여 래치신호들을 출력하는 것을 특징으로 하는 시간검출방법.
  13. 다수의 제1 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 제1 지연신호들을 생성하는 제1 지연부;
    다수의 제2 지연소자들을 이용하여 상기 기준신호의 디퍼런셜(differencial)신호를 순차적으로 지연시켜 제2 지연신호들을 생성하는 제2 지연부;
    상기 제1 지연신호들과 제2 지연신호들을 이용하여 래치신호들을 출력하는 래치부;
    상기 제1 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 인터폴레이션부; 및
    상기 제2 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 밸런스신호를 출력하는 밸런스부;를 포함하는 시간검출장치.
  14. 삭제
  15. 제 13항에 있어서,
    상기 인터폴레이션부는,
    상기 제1 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력하고,
    상기 제2 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출장치.
  16. 제 13항에 있어서,
    상기 인터폴레이션부는,
    상기 제1 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력하고,
    상기 제2 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출장치.
  17. 다수의 제1 지연소자들을 이용하여 기준신호를 순차적으로 지연시켜 제1 지연신호들을 생성하는 단계;
    다수의 제2 지연소자들을 이용하여 상기 기준신호의 디퍼런셜(differencial)신호를 순차적으로 지연시켜 제2 지연신호들을 생성하는 단계;
    상기 제1 지연신호들과 제2 지연신호들을 이용하여 래치신호들을 출력하는 단계; 및
    상기 제1 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 인터폴레이션 신호들을 출력하는 단계;를 포함하는 시간검출방법.
  18. 제 17항에 있어서,
    상기 제2 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 밸런스신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 시간검출방법.
  19. 제 17항에 있어서,
    상기 인터폴레이션 신호들을 출력하는 단계는,
    상기 제1 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력하고,
    상기 제2 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출방법.
  20. 제 17항에 있어서,
    상기 인터폴레이션 신호들을 출력하는 단계는,
    상기 제1 지연부의 홀수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 짝수번째 인터폴레이션 신호들을 출력하고,
    상기 제2 지연부의 짝수번째 지연소자들 각각에 대한 입력신호와 출력신호를 이용하여 홀수번째 인터폴레이션 신호들을 출력하는 것을 특징으로 하는 시간검출방법.
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