KR20010096396A - 폴딩 승산기를 이용한 아날로그/디지털 변환기 - Google Patents

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Abstract

본 발명은 휴대용 영상신호처리 시스템과 무선통신용 수신기에 집적화할 수 있도록 CMOS 공정을 사용하면서 승산기가 이용되는 12비트 전류구동용 아날로그/디지털 변환기에 관한 것으로서,
승산기를 이용한 폴딩증폭기, 인터폴레이션 회로, 전류비교기, 전류감산증폭회로, 기준전압원, 2진 인코더, 래치회로로 이루어져 높은 해상도를 유지하면서 작은 칩면적을 갖도록 2단구조로 설계되어 있어 20M samples/s 이상의 변환속도로 고속 구동 및 180㎽ 이하의 저전력이 소모되며, 휴대용 영상신호처리 시스템과 무선통신용 수신시스템에 집적화할 수 있고, 2단 구조를 가지므로 다단으로 확장할 경우 12비트 이상의 고분해능을 제공할 수 있는 효과를 제공하게 된다.

Description

폴딩 승산기를 이용한 아날로그/디지털 변환기{ANALOG-TO-DIGITAL CONVERTER WITH A FOLDING MULTIPLIER}
본 발명은 아날로그/디지털 변환기에 관한 것으로서, 특히 시스템 집적화를 이루기 위해 혼합신호 시스템 설계에 필수적인 ASIC 설계 기술이 요구되므로 5V 단일 공급전원을 사용하여 200㎽이하의 저전력 소모와 2.8㎜×3㎜ 이하의 작은 칩면적을 갖으며 고해상도, 즉 12비트를 유지하면서 영상신호 처리를 수행할 수 있는 12비트 전류구동용 아날로그/디지털 변환기에 관한 것이다.
최근, 컴퓨터 및 통신장비 등의 분야에서 데이터 변환기의 수요가 매우 증대되고 있다. 특히 멀티미디어 시대를 맞이하여 영상신호처리 분야뿐만 아니라 음성신호처리 영역에서도 고속의 데이터 변환기를 요구하고 있고, 관련된 응용분야를 살펴보면 HDTV, CCD 카메라, 캠코더, DSP 관련 음성 및 영상신호처리 시스템, 원격 의료 진료시스템 등 매우 다양하다. 또한 전자 제품 및 통신장비 등의 소형화, 경량화 및 휴대용 추세에 따라 복잡한 시스템을 한 개의 칩에 집적화하는 추세가 뚜렷하다.
그러나 이러한 시스템 집적화를 이루기 위해서는 혼합신호 시스템 설계에 필수적인 에이직(ASIC)설계 기술이 요구되는데, 국내에서는 아날로그 설계기술 및 혼합신호처리 설계기술이 이를 뒷받침하지 못하고 있는 실정이다. 따라서 국내의 기술 및 제품 경쟁력을 높이기 위해서는 과거 어느 때보다 아날로그/디지털 변환기 연구가 절실히 필요한 때이다. 여기서 상기 아날로그/디지털 변환기는 아날로그 형태를 지니는 영상신호, 음성신호 및 데이터 신호를 디지털 신호처리를 위한 2진 디지털 신호로 변환시키기 위한 인터페이스 회로로서 비메모리 IC 회로설계 분야에속한다.
기존의 고성능 영상신호처리용 시스템에서 주로 사용되는 아날로그/디지털 변환기 설계방식은 크게 1단(one-step)방식과 다단(multi-step)방식으로 분류할 수 있다. 풀 플래쉬(Full Flash) 구조, 폴딩(Folding) 구조 및 인터폴레이션(Interpolation) 구조는 1단방식에 속하며, 2단 플래쉬(2-step Flash) 구조, 파이프라인(Pipeline) 구조 및 축차 비교(Successive Approximation) 구조는 다단방식에 속한다. 이러한 아날로그/디지털 변환기들은 전압구동 방식으로 설계되고 있으며, 상기 전압구동 방식으로 구현되는 아날로그/디지털 변환기들은 칩면적을 크게 차지하고, 고전력소모를 요구하여 휴대용 시스템 집적화에 적용하기 어렵다는 문제점이 있다.
상기 전압구동 방식의 칩면적과 전력소모의 문제점을 해결하기 위한 전류구동 알고리즘(algorithm) 설계방식이 개발되었는데, 전류구동 알고리즘 방식은 작은 칩면적을 차지하고 저전력 소모의 특징을 가지나 1M sample/s 이하의 낮은 변환속도를 가져서 음성, 데이터, 영상신호를 동시에 처리 할 수 있는 멀티미디어 정보 및 신호처리가 가능한 차세대 휴대용 이동통신 시스템에 적용하기가 어렵다는 문제점이 있다.
한편 사용자는 멀티미디어 정보를 단말기에서 수신 받고자 하는 욕구가 크지만, 기존의 단말기가 제공하는 데이터의 전송속도는 초당 수천 비트 정도에 불과하기 때문에 빠른 전송속도를 요구하는 멀티미디어 서비스를 제공하기 위해 적용될 수 없다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 높은 해상도를 유지하면서 작은 칩면적을 갖도록 2단구조로 설계함으로써 고속 구동 및 저전력이 소모되도록 하는 12비트 전류구동용 아날로그/디지털 변환기를 제공하는데 있다.
또한, 본 발명의 다른 목적은 휴대용 영상신호처리 시스템과 무선통신용 수신시스템에 집적화할 수 있고, 2단 구조를 가지므로 다단으로 확장할 경우 12비트 이상의 고분해능을 제공할 수 있는 12비트 전류구동용 아날로그/디지털 변환기를 제공하는데 있다.
도 1은 본 발명에 따른 12비트 전류구동용 아날로그/디지털 변환기의 전체 구성을 도시한 블록도,
도 2a 및 도 2b는 도 1의 일부 구성요소인 폴딩블록에서의 폴딩신호가 발생하는 원리를 설명하기 위한 도면.
도 3은 상기 폴딩블록을 구성하는 폴딩증폭기의 회로도,
도 4는 기준 전류원을 구성하는 바이어스 회로를 도시한 도면,
도 5는 승산기를 이용한 폴딩블록의 전체 회로도.
<도면의 주요 부분에 관한 부호의 설명>
11 : 인터폴레이션 회로 12 : 전류비교기
13 : 기준전압 발생회로 14 : 전류감산 증폭회로
15 : 인코더 16 : 래치회로
상기한 과제를 해결하기 위한 본 발명의 12비트 전류구동용 아날로그/디지털 변환기의 제1특징에 따르면, 외부에서 아날로그 입력신호가 인가되면 기준전압을 발생시키는 기준전압 발생회로부와; 상기 아날로그 입력신호를 전달받아 상위 6비트 및 하위 6비트 블록으로 이루어지는 동시에 폴딩율이 M인 N쌍의 완전차동 폴딩신호로 전처리 기능을 수행하는 폴딩부와, 상기 폴딩부에서 완전차동 폴딩신호를 전달받아 인터폴레이션율(M)에 따라 N ×M쌍의 디지털 신호를 생성 출력시키는 인터폴레이션 회로부와, 상기 인터폴레이션 회로부에서 N ×M쌍의 디지털 신호를 전달받아 N ×M개의 순환코드를 생성 출력시키는 전류비교부와, 상기 전류비교부에서N ×M개의 순환코드를 전달받아 이를 통해 2진 가중 코드를 생성 출력하는 인코더와; 상기 전류비교부에서 N ×M개의 순환코드를 전달받아 상위 6비트 및 하위 6비트 블록별로 전류 감산을 통해 디지털 신호를 아날로그 신호로 복원하는 동시에, 상기 아날로그 입력신호로부터 감산이 수행되어 해당 블록의 입력전압신호로 변환한 후에 상기 아날로그 입력신호와 동일하게 증폭하여 폴딩부에 전달하는 전류감산 증폭회로부와, 상기 인코더에서 2진 가중 코드를 전달받아 이를 저장하는 동시에 외부에서 인가되는 출력인가신호에 의해 동기화되어 상위 6비트 및 하위 6비트의 디지털 신호를 외부에 출력하는 래치회로부를 포함하여 이루어진다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
우선 기존의 디지털 단말기의 한계를 극복하기 위해서 IMT-2000(International Mobile Telecommunications 2000), UMTS(Universal Mobile Telecommunication System)가 2000년대 상용화를 목표로 개발되고 있다. 이는 국제적인 표준화를 통하여 서비스방식의 차이에 따른 문제를 해결하게 될 것이고, 언제 어디서나 서비스를 제공하기 위해서 인공위성과의 통신을 제공하며, 여러 가지 방식의 셀(cell)에서 동작하도록 설계될 것이다. 멀티미디어 서비스를 제공하기 위해서 초당 2Mbps의 전송속도까지 지원될 것이다.
이러한 사양의 신호처리를 위해서는 본 발명에서 차세대 휴대용 이동통신 시스템에 적용할 수 있는 전류구동방식의 장점인 작은 칩면적과 저전력소모를 가지면서 영상신호처리에 응용가능한 고해상도를 가지는 12비트 전류구동용 아날로그/디지털 변환기를 설계하고 있다.
본 발명에서 설계한 승산기를 이용한 12비트 전류구동용 아날로그/디지털 변환기의 설계 및 각 구성블록들의 설계에 대해 설명하면, 먼저 폴딩·인터폴레이션 아날로그/디지털 변환기를 설계하는데 설계변수 3가지인 폴딩율(FR), 옵셋 병렬 폴딩블록수(NFB) 및 인터폴레이션율(IR)이 있다. 그리고 12비트의 분해능을 얻기 위해서 상위비트와 하위비트를 각각 6비트로 나누어 2단 구조로 구성하며, 각 블록은 6비트의 해상도를 가지기 위해 최적화된 조합인 폴딩율=8, 옵셋 병렬 폴딩블록수=4 및 인터폴레이션율=8로 폴딩블록과 인터폴레이션블록을 설계해야 한다. 또한, 폴딩블록에서는 기준전류원 및 전압원의 수를 줄이기 위해서 처음에 폴딩율이 4인 폴딩전류신호를 발생시키고, 승산기를 이용하여 폴딩율을 2배 증가시키어 목표했던 8의 폴딩율을 가지도록 설계한다. 저항성 인터폴레이션 기법과 용량성 인터폴레이션 기법보다 고속 및 선형성 특성이 우수한 전류구동 인터폴레이션 기법을 사용하고, 기존의 단순 전류미러가 아닌 저전압 회로설계에 적합한 구조인 와이드-스윙 캐스코드 전류미러를 사용하여 선형성을 증가시키게 된다.
고분해능 및 작은 옵셋 전압의 특징을 갖는 전류비교기로 비교기 블록을 구성하여 폴딩·인터폴레이션 블록에서 발생한 전류폴딩신호를 전압값으로 변환시키지 않고 사용할 수 있도록 설계하며, 상기 비교기의 출력코드를 이진가중 코드로 변환시키기 위해서 롬구조를 이용하여 디지털 인코더를 설계하게 되면 12비트 전류구동용 아날로그/디지털 변환기가 설계된다.
즉, 도 1은 본 발명에 따른 12비트 전류구동용 아날로그/디지털 변환기의 구성을 도시한 블록도로서 이를 참고하면, 4개의 옵셋 병렬 폴딩블록(FB1, FB2, FB3, FB4)(10), 전류구동 인터폴레이션 회로(Current-mode interpolation circuit; 11), 전류 비교기(Current comparator; 12), 기준전압 발생회로(Reference voltage generator; 13), 전류감산 증폭회로(Current substractor - amplifier circuit; 14), 디지털 인코더(Digital encoder; 15), 래치 회로(Latch circuit; 16) 및 출력 버퍼(Output buffer; 미도시)로 구성된다.
상기와 같이 구성된 본 발명의 동작은, 먼저 첫 번째 신호처리 구간에서는 상위 6비트 폴딩·인터폴레이션 회로(11)에서 선형적으로 증가하는 아날로그 입력 전압신호를 4개의 옵셋 병렬 폴딩블록(FB1, FB2, FB3, FB4)(10)에서 폴딩율이 8인 4쌍의 완전차동 폴딩전류신호로 전처리하고, 인터폴레이션율이 8인 전류구동 인터폴레이션 회로(11)를 사용하여 전체 32쌍의 완전차동 폴딩전류신호가 얻어지며, 이러한 출력신호들은 32개의 순환코드를 발생시키는 전류 비교기(12)에 인가되게 된다. 상기 전류 비교기(12)에서 발생한 32개의 순환코드들은 2진 인코더(15)에 인가되며, 동시에 디지털/아날로그 변환기를 이용한 전류감산 증폭회로(14)에 인가된다. 상기 인코더(15)에서 발생한 2진 가중 코드들은 상위 6비트 래치회로(16)에 저장된다.
다음, 두 번째 신호처리 구간에서는 온도계 코드 전류감산 증폭회로(14)에 의해 상위 6비트 폴딩·인터폴레이션 블록에서 발생한 디지털 신호가 아날로그 전류신호로 변환된다. 상기 전류감산 증폭회로(14)에 의해서 복원된 아날로그 전류신호가 아날로그 입력신호로부터 감산이 수행되어진 후에 하위 6비트에 해당하는 입력전압신호로 변환되어지고, 전압 증폭기에 의해 입력신호의 레벨과 동일하게 25배 증폭되어 하위 6비트 폴딩·인터폴레이션 블록에 인가된다. 이렇게 상기 하위 6비트 폴딩ㆍ인터폴레이션 블록에 인가된 신호는 상위 6비트의 변환과정과 동일한 과정을 거쳐서 2진코드로 변환되고, 하위 6비트 래치회로(16)에 저장된 후에 출력인가신호에 의해 동기화되어 12비트의 디지털 비트가 출력된다.
아날로그/디지털 변환기를 고속으로 동작시키기 위해서는 클록 드라이버가 주된 요소로 작용하게 되므로, 높은 전류 이득을 갖게 하기 위해서 기존의 단순 게이트로 구성된 클록 드라이버를 사용하는 대신에, 구동능력이 개선된 클록 드라이버를 사용하여 부하 커패시턴스를 구동하여 전체 시스템을 제어할 수 있도록 한다.
본 발명은 고속동작을 위해 아날로그 부분인 폴딩블록(10), 전류구동 인터폴레이션 회로(11) 및 전류비교기를 완전 차동구조로 설계하는 것이 바람직하다.
한편, 승산기를 이용한 폴딩블록을 살펴보면, 폴딩블록을 설계하는 전형적인 방법은 정현파 형태의 폴딩신호를 발생시키는 회로를 사용하는 것이다. 상기 폴딩신호를 발생시키는 회로는 원래 바이폴라 트랜지스터를 사용하여 정현파를 발생시키기 위해서 설계되었으며, 바이폴라 폴딩 아날로그/디지털 변환기에서 먼저 채택되어 사용되고 있다. 이러한 폴딩블록은 많은 바이어스 전류를 사용하기 때문에 바이어스 전류 사이의 부정합으로 인해 비선형 오차를 일으킬 수 있으며, 바이어스 전류원의 수에 따른 전력소모가 증가될 수 있는 요인을 가지고 있다.
따라서 본 발명에서는 기존의 폴딩블록에서 존재하는 바이어스 전류의 수를최소화하기 위해 도 2a에 도시한 바와 같이 전형적인 폴딩증폭기(Folding Amplifier)에서 발생하는 폴딩율을 2배 증가시킬 수 있는 승산기를 이용한 폴딩블록(Folding block using multipliers)을 설계하고 있는데, 상기 승산기를 이용한 폴딩증폭기는 병렬로 연결된 4개의 폴딩증폭기, 4개의 바이어스 전류, 1개의 전류모드 승산기 및 4개의 기준전압으로 구성되어 있다.
도 2a 및 도 2b를 참조하여 차동 폴딩전류를 발생시키는 원리를 살펴보면, 폴딩율이 4인 경우, Vin의 값이 기준전압값인 Vref1, Vref2, Vref3, Vref4보다 작을 경우에는 폴딩전류의 전류값은 기준전압의 값이 동일할 때까지 증가하는 구간에 해당하며, Vin의 값이 Vref1과 Vref2 값의 사이에 존재하는 값을 가질 경우에는 동일한 전류가 폴딩증폭기의 차동출력단에 흐르게 된다.
Vin이 Vref2과 Vref3의 값 사이에 존재하면 폴딩전류의 값이 감소하다가 증가하는 경향을 보이며, Vin의 값이 Vref3과 Vref4 값의 사이에 존재하는 값을 가질 경우에는 다시 폴딩전류값이 증가하는 구간에 해당한다. 입력전압이 모든 기준전압보다 커질 경우에는 폴딩전류의 값은 감소하게 된다.
따라서, 폴딩증폭기가 4개가 병렬로 연결된 폴딩블록의 경우에는 동일한 주기가 2번 반복되는 정현파형태의 폴딩신호가 발생하게 되고, 폴딩율이 8일 경우에는 기준전압을 8개를 사용하며, 기준전류원의 개수도 8개를 사용하는 8개의 폴딩증폭기를 사용하여야 한다. 기준전압에 따라서 발생하는 전류폴딩신호의 폴딩율을 폴딩증폭기의 수를 반으로 줄이면서 폴딩율을 변화시키지 않기 위해서, 전형적인 폴딩증폭기 4개가 병렬로 연결되어 발생한 폴딩신호의 차동신호를 서로 곱해줌으로서, 4개의 기준 전압과 기준전류원을 가지는 4개의 폴딩증폭기를 가지고서도 8의 폴딩율을 얻을 수 있다. 상기 승산기를 이용한 폴딩블록은 폴딩율이 8인 차동 폴딩전류를 발생시키므로, 병렬로 연결된 폴딩증폭기를 이용한 기존 폴딩블록을 대체할 수 있으며, 바이어스 전류의 수를 1/2로 줄일 수 있으며 폴딩증폭기의 수를 1/2로 감소시킬 수 있다.
이러한 폴딩증폭기의 설계는 완전차동 폴딩전류를 발생시키기 위해서 도 3과 같은 기존의 전형적인 폴딩증폭기 구조인 완전 차동증폭기를 사용하고 있으며, 폴딩증폭기에서 인접 두 기준 전압의 차, ΔVref가 수학식 1을 만족하도록 설계하여야 한다.
상기한 수학식 1에서 Iss는 바이어스 전류를 βn은 K'n(Wn/Ln)에 해당하는 NMOS 트랜지스터의 이득 매개변수를 표시한다. 전자의 이동도가 정공의 이동도보다 크기 때문에 즉, βn이 βp보다 2배 크므로 저전압 동작을 위해 폴딩블록의 입력 트랜지스터를 NMOS 트랜지스터로 사용하고 있다. 그리고 도 5에서 승산기와 폴딩증폭기를 사용한 폴딩블록을 나타내고 있다. 여기서 바이어스단의 설계는 폴딩·인터폴레이션 아날로그/디지털 변환기의 아날로그 입력전압범위는 폴딩블록의 입력전압 범위에 의해 결정되며, 주어진 전원전압에서 입력전압 범위를 증가시키기 위해 개선형 캐스코드 전류미러(High-swing cadcode current mirror)로 폴딩블록의 바이어스단을 설계하고 있다.
도 4에는 개선형 캐스코드 전류미러가 도시되어 있으며, 이 전류미러의 출력저항은 표준형 캐스코드 전류미러(Standard cascode current mirror)와 동일하며, 최소 출력전압(Vout(min))은 문턱전압(Vt,n)만큼 낮다. M1의 종횡비는 M4와 M5가 포화영역에서 동작하도록 M1의 게이트를 Vt,n+2ΔVn으로 바이어스하기 위해서 다른 NMOS 트랜지스터들의 종횡비보다 1/4배 작게, 즉 채널길이 L을 4배 크게 만든다. 그러나 전류미러의 트랜지스터들이 포화영역에 의해 경계에서 동작하여 몸체효과(Body effect)나 공정변화(Process variation)에 의해 선형영역에 들어갈 가능성이 있으므로 M1의 종횡비를 더 작게 설계하여 포화영역에서 확실히 동작하도록 한다. 일반적인 캐스코드 전류미러(미러단의 직렬 트랜지스터의 수가 n인 경우)에서 다른 NMOS 트랜지스터들의 종횡비의 1/m배가 되도록 설계한다.
이상적인 경우에는 m=n2이지만, 실제로는 m=n2+n-1(n≥2)인 관계를 만족하도록 설계하여 포화영역에서 동작을 보장하도록 하여야 한다.
폴딩블록의 입력전압 범위는 아래 수학식 2의 부 입력 공통모드 범위(Negative input common mode range), Vin(min)와 수학식 3의 양 입력 공통모드 범위(Positive input common mode range), Vin(max) 사이로 결정한다.
상기한 수학식 2와 3에서 Vout(min1)과 Vout(min2)는 폴딩블록에서 각각 바이어스단과 부하단에서의 전압강하를 나타내며, 이는 수학식 4와 5로 표현된다.
상기 수학식 4와 5에서 V_DD와 V_SS는 전원전압이고, VT,p는 PMOS의 V_DD 문턱전압이며, ΔVn과 ΔVp는 각각 NMOS와 PMOS의 포화전압을 나타낸다. 또한, Υn과 Υp는 각각 NMOS와 PMOS의 벌크문턱변수이며, 2｜ΦF｜n과 2｜ΦF｜n는 각각 NMOS와 PMOS의 강반전영역(Strong inversion)에서의 표면 전위를 나타낸다.
본 발명은 CMOS 공정의 모델변수를 갖고 HSPICE 모의 실험을 하게 되면 +5V 단일 전압공급원을 이용할 경우에 20M samples/s 이상의 변환속도를 갖으면서도 180㎽ 이하의 의 저전력이 소모되며, DNL, INL이 각각 ±0.5LSB, ±1LSB 이하의 값을 나타낸다.
따라서, 본 발명은 5V의 단일 공급전원을 사용하여 200mW이하의 저전력 소모와 2.8mm×3mm 이하의 작은 칩면적을 가지며, 고해상도(12비트)를 유지하면서 영상신호처리를 수행할 수 있는 12비트 전류구동 CMOS 폴딩·인터폴레이션 아날로그/디지털 변환기는 멀티미디어 시대를 맞이하여 시스템내에서 영상신호를 처리함에 의해서 대역폭의 변화에 관계없이 12비트의 해상도를 유지하여 영상신호처리 시스템의 집적화에 기여함으로써 시스템의 소형화, 저전력화, 경량화에 따른 고부가가치를 창출할 수 있다.
상기에서, 본 발명은 승산기를 이용한 폴딩증폭기, 인터폴레이션 회로, 전류비교기, 전류감산증폭회로, 기준전압원, 2진 인코더, 래치회로로 이루어져 높은 해상도를 유지하면서 작은 칩면적을 갖도록 2단구조로 설계되어 있어 20M samples/s 이상의 변환속도의 고속 구동 및 180㎽ 이하의 저전력이 소모되며, 휴대용 영상신호처리 시스템과 무선통신용 수신시스템에 집적화할 수 있고, 2단 구조를 가지므로 다단으로 확장할 경우 12비트 이상의 고분해능을 제공할 수 있는 효과가 있다.

Claims (1)

  1. 외부에서 아날로그 입력신호가 인가되면 기준전압을 발생시키는 기준전압 발생회로부와; 상기 아날로그 입력신호를 전달받아 상위 6비트 및 하위 6비트 블록으로 이루어지는 동시에 폴딩율이 M인 N쌍의 완전차동 폴딩신호로 전처리 기능을 수행하는 폴딩부와, 상기 폴딩부에서 완전차동 폴딩신호를 전달받아 인터폴레이션율(M)에 따라 N ×M쌍의 디지털 신호를 생성 출력시키는 인터폴레이션 회로부와, 상기 인터폴레이션 회로부에서 N ×M쌍의 디지털 신호를 전달받아 N ×M개의 순환코드를 생성 출력시키는 전류비교부와, 상기 전류비교부에서 N ×M개의 순환코드를 전달받아 이를 통해 2진 가중 코드를 생성 출력시키는 인코더와; 상기 전류비교부에서 N ×M개의 순환코드를 전달받아 상위 6비트 및 하위 6비트 블록별로 전류 감산을 통해 디지털 신호를 아날로그 신호로 복원하는 동시에 상기 아날로그 입력신호로부터 감산이 수행되어 해당 블록의 입력전압신호로 변환한 후에 상기 아날로그 입력신호와 동일하게 증폭하여 폴딩부에 전달하는 전류감산 증폭회로부와, 상기 인코더에서 2진 가중 코드를 전달받아 이를 저장하는 동시에 외부에서 인가되는 출력인가신호에 의해 동기화되어 상위 6비트 및 하위 6비트의 디지털 신호를 외부에 출력시키는 래치회로부를 포함하여 이루어진 12비트 전류구동용 아날로그/디지털 변환기.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416969B1 (ko) * 2001-12-07 2004-02-05 삼성전자주식회사 프로그램 가능한 인터폴레이터를 사용하는아날로그/디지탈 변환장치 및 방법
KR100902291B1 (ko) * 2007-07-23 2009-06-10 삼성전자주식회사 인터폴레이션을 이용한 고해상도의 시간검출장치 및 이를이용한 시간검출방법

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