KR102169714B1 - 초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기 - Google Patents

초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명은 초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기에 관한 것으로서, 본 발명의 아날로그-디지털 변환기는 초 저전력 및 와이드 레인지 입력이 가능한 방식으로 최근 국내외적으로 급성장하고 있는 휴대기기 및 사물인터넷(IoT) 기기 등 소형 전자기기의 효율을 크게 향상시키고 다양한 분야에 적용하기 위한, 와이드 레인지 입력 방식의 초 저전력 순차 접근 아날로그-디지털 변환기(SAR DAC)를 제공한다.

Description

초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기{Ultra-Low Power and Wide-Range Input Analog-Digital Converter}
본 발명은 아날로그-디지털 변환기에 관한 것으로서, 특히, 와이드 레인지 입력 방식의 초 저전력 순차접근(또는 연속유사) 아날로그-디지털 변환기(SAR ADC, Successive Approximation Register Analog-Digital Converter)에 관한 것이다.
일반적인 순차 접근 아날로그-디지털 변환기는 디지털-아날로그 변환기(DAC) 및 비교기(Comparator), 디지털 처리부 (SAR Logic), 클록 발생기 (Clock Generator) 레퍼런스 전압 발생기 (Reference Voltage Generator)로 이루어지며, 타이밍적으로는 샘플링 및 홀딩 타임으로 진행되어 아날로그 신호를 디지털신호로 변환한다.
그러나, 이와 같은 종래의 순차 접근 아날로그-디지털 변환기의 소모전력은 1000μW 내외이고 미국 TI (Texas Instruments)사의 초 저전력 칩의 소모전력은 690μW이지만, 더 좋은 효율과 다양한 분야에 적용을 위해서는 200μW 이하의 전력이 소모되는 초 저전력 및 아날로그 입력 범위가 넓어진 초 저전력 및 와이드 레인지 입력 방식의 순차 접근 아날로그-디지털 변환기가 요구되는 실정이다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 초 저전력 및 와이드 레인지 입력이 가능한 방식으로 최근 국내외적으로 급성장하고 있는 휴대기기 및 사물인터넷(IoT) 기기 등 소형 전자기기의 효율을 크게 향상시키고 다양한 분야에 적용하기 위한, 와이드 레인지 입력 방식의 초 저전력 순차 접근 아날로그-디지털 변환기(SAR ADC)를 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의일면에 따른 SAR ADC는, 입력 아날로그 신호를 샘플링하고 SAR 제어신호에 응답해 해당 변환전압을 생성하는 DAC; 기준전압과 상기 변환전압을 비교하여 해당 디지털 값을 출력하는 비교기; 순차적인 상기 SAR 제어신호를 생성하여 상기 비교기의 출력으로부터 상기 입력 아날로그 신호에 대응되는 디지털 신호를 생성하는 SAR 로직; 상기 DAC, 상기 비교기, 또는 상기 SAR 로직의 동작을 위한 클럭 신호를 생성하는 클럭 발생기; 및 상기 DAC의 동작을 위한 기준전압을 생성하는 레퍼런스 전압발생기를 포함하고,상기 레퍼런스 전압발생기는, 2개의 전원 전압(+Vdd, -Vdd) 사이에 연결된 저항 스트링을 이용하여 상기 입력 아날로그 신호의 범위를 -Vdd ~ +Vdd에서 상기 DAC를 동작시키기 위한 기준전압을 생성하는 것을 특징으로 한다.
상기 레퍼런스 전압발생기는, 12비트의 상기 디지털 신호를 생성하기 위하여, 전압들(-3/4Vdd, -1/2Vdd, -1/4Vdd, +1/4Vdd, +1/2Vdd, +3/4Vdd)을 생성하고, 공통 레벨의 기준 전압(+Vref, -Vref)을 제공하기 위하여 +1/2Vdd 단자와 +Vref 공급단자를 공유하여 사용하고, -1/2Vdd 단자와 -Vref 공급단자를 공유하여 사용한다.
상기 DAC의 칩 구성에서, +Vref 공급단자 및 -Vref 공급단자 없이 +1/2Vdd 단자 및 -1/2Vdd 단자와 칩 내부적으로 연결되어 +Vref 및 -Vref를 공급함으로써, 상기 DAC의 칩 구성에 있어서의 입출력 핀 수를 줄일 수 있다.
상기 DAC에서, 상기 입력 아날로그 신호를 샘플링하는 커패시터 어레이는 각 비트값 결정을 위해 단위 커패시턴스 값의 2의 배수로 커지도록 구성된 커패시턴스 값들을 포함하며, 상기 레퍼런스 전압발생기의 잡음에 강한 특성에 의해 상기 단위 커패시턴스 값을 줄임으로써 상기 DAC의 칩 구성에 있어서의 상기 DAC의 칩의 크기를 줄이는 것이 가능하다.
상기 DAC에서, 상기 입력 아날로그 신호를 샘플링하는 커패시터 어레이의 각 비트값 결정을 위한 샘플링 커패시터에 연결된 스위치를 포함하고, 상기 스위치는 클록 피드스루를 방지하기 위한 부트스트래핑 회로를 포함하며, 상기 부트스트래핑 회로의 모든 MOSFET가 +Vdd의 상기 입력 아날로그 신호에도 3/2Vdd 이하로 게이트와 소스 단자 간 전압이 유지되도록 구동하는 것을 특징으로 한다.
상기 부트스트래핑 회로는, 제1전원과 제2전원을 포함하는 전원 분리 구성을 이용하며, 상기 입력 아날로그 신호를 샘플링하기 전의 클럭 신호에 상기 제1전원으로부터 상기 샘플링 커패시터의 일측 단자를 Vdd/2로 충전시키고, 상기 입력 아날로그 신호를 샘플링하기 위한 클럭 신호에 상기 제2전원을 이용하여 상기 샘플링 커패시터의 반대측 단자를 Vdd로 상승시키는 부트스트랩 동작을 수행하는 것을 특징으로 한다.
상기 부트스트래핑 회로의 MOSFET의 내구성 향상에 의해 상기 DAC의 칩 구성에 있어서의 상기 DAC의 칩의 내구성을 향상시킬 수 있다.
그리고, 본 발명의 다른 일면에 따른 SAR ADC는, 입력 아날로그 신호를 샘플링하고 SAR 제어신호에 응답해 해당 변환전압을 생성하는 DAC; 기준전압과 상기 변환전압을 비교하여 해당 디지털 값을 출력하는 비교기; 순차적인 상기 SAR 제어신호를 생성하여 상기 비교기의 출력으로부터 상기 입력 아날로그 신호에 대응되는 디지털 신호를 생성하는 SAR 로직; 상기 DAC, 상기 비교기, 또는 상기 SAR 로직의 동작을 위한 클럭 신호를 생성하는 클럭 발생기; 및 상기 DAC의 동작을 위한 기준전압을 생성하는 레퍼런스 전압발생기를 포함하고, 상기 비교기는, 상기 변환전압을 래치하기 위하여 서로 반대 위상을 갖는 클럭 신호들을 사용하는 래치회로 및 상기 래치회로의 차동 출력 각각에 연결된 각각의 버퍼를 포함하는 것을 특징으로 한다. 상기 각각의 버퍼는, 디지털적 게인 보상용 2단 CMOS 인버터를 포함한다.
상기 비교기는, 상기 래치회로 전단에 프리앰프가 사용되지 않음으로써, 저전력화, 실리콘 다이의 크기 저감 및 생산 수율의 향상을 위한 것을 특징으로 한다.
상기 비교기의 래치회로는, 전원전압들(Vdda, Vssa) 사이에 6개의 P-MOSFET와 8개의 N-MOSFET를 포함하고 클럭신호들(CK1, CKB1)에 의해 구동되며, 상기 DAC의 출력 신호(INP, INN) 각각을 받기 위한, Vdda에 연결된 제1PMOSFET와 제2PMOSFET, 및 Vssa에 연결된 제1NMOSFET와 제2NMOSFET, 제1PMOSFET와 병렬 연결되고 CKB1을 받는 제3PMOSFET, 제1PMOSFET와 병렬 연결되고 제6PMOSFET의 드레인과 연결된 게이트를 갖는 제4PMOSFET, 제2PMOSFET와 병렬 연결되고 CKB1을 받는 제5PMOSFET, 제2PMOSFET와 병렬 연결되고 제3PMOSFET의 드레인과 연결된 게이트를 갖는 제6PMOSFET, 제1PMOSFET의 드레인과 제1NMOSFET의 드레인 사이에 연결된 제7NMOSFET, 제2PMOSFET의 드레인과 제2NMOSFET의 드레인 사이에 연결된 제8NMOSFET, 제1NMOSFET와 병렬 연결되고 CK1을 받는 제4NMOSFET, 제1NMOSFET와 병렬 연결되고 제6NMOSFET의 드레인과 연결된 게이트를 갖는 제4NMOSFET, 제2NMOSFET와 병렬 연결되고 CK1을 받는 제5NMOSFET, 제2NMOSFET와 병렬 연결되고 제3NMOSFET의 드레인과 연결된 게이트를 갖는 제6NMOSFET를 포함한다.
본 발명에 따른 와이드 레인지 입력 방식의 초 저전력 순차 접근 아날로그-디지털 변환기에 따르면, 저항-커패시터 하이브리드 디지털-아날로그 변환기(DAC)의 레퍼런스전압 6개 종류의 전압을 두 배로 올리고, 그에 따라 저항 커패시터 하이브리드 디지털-아날로그 변환기(DAC)의 커패시터 용량을 반으로 줄이는 전압분배방식을 적용함으로써 초 저전력구현이 가능해진다. 다시 말하여, 저항-커패시터 입력부의 전압분배방식을 변경함으로써 2개의 외부 핀(Vref+, Vref-)을 제거할 수 있으며 DAC(500)이 단순화됨으로써 초 저전력이 가능하게 되며 내부 잡음(Noise)를 줄임으로써 아날로그-디지털 변환기의 특성을 더욱 양호하게 만들 수 있다.
또한, 본 발명에 따른 와이드 레인지 입력 방식의 초 저전력 순차 접근 아날로그-디지털 변환기에 따르면, 부트스트래핑 회로의 전원을 분리함으로써 아날로그 입력 레인지를 넓게 (Rail to Rail) 사용할 수 있게 됨에 따라 다양한 휴대용기기 또는 IoT 기기에 안전하고 유용하게 사용할 수 있다. 즉, 아날로그 입력 레인지를 최대로 하였을 경우 클록 피드쓰루를 방지하기 위한 방법으로 부트스트래핑 회로의 전원을 분리하는 방식을 사용함으로써 MOSFET의 게이트와 소스에 공급되는 전압을 MOSFET이 견딜 수 있는 범위의 전압으로 구동 할 수 있음에 따라 내구성이 향상되도록 구현 할 수 있다. 즉, 본 발명의 저항-커패시터 디지털-아날로그의 전압 분배방식을 적용하여 핀(PIN)수를 줄이고 칩 크기를 최소화하며, 본 부트스트래핑 회로의 전원분리방식을 적용하여 MOSFET 스위치의 내구성을 확보해서 아날로그-디지털 변환기 자체의 내구성을 확보할 수 있다.
따라서, 소모전력을 최소화하고 실리콘 다이(Die) 크기를 최소로 하여, 최근 국내외적으로 급성장하고 있는 휴대기기 및 IoT 디바이스 등 소형 전자기기의 효율을 크게 향상시키고 다양한 입력 범위를 갖는 다양한 전자기기 분야에 적용이 용이한 이점이 있다. 예를 들어, 휴대용 기기 및 사물 인터넷 (IoT) 디바이스에 사용이 되는 아날로그-디지털 변환기(ADC)의 핀(PIN)수와 칩 면적의 최소화 및 초 전력을 구현하며 아날로그 입력 레인지를 넓혀 다양한 응용분야에 용이하게 적용이 가능해진다.
그리고, 본 발명에 따른 초 저전력 순차 접근 아날로그-디지털 변환기에 따르면, 최근 팹리스(반도체 설계 전문업체)들은 물론 최근 급성장하고 있는 사물인터넷 디바이스 분야의 효율 향상에 상당 부분 이바지할 것으로 예상하며, 본 발명의 아날로그-디지털 변환기(ADC)(예, 12 비트)는 소모 전력이 114μW에 불과해 미국 경쟁사(TI)의 종래의 초 저전력 순차접근 아날로그-디지털 변환기와 비교해 6분의 1 수준의 초 저전력 성능 확보가 가능할 뿐만아니라, 와이드레인지 (Rail to Rail) 아날로그 입력이 가능해지고, 칩의 면적을 줄임으로써 다양한 분야에 적용하여 파급 효과가 클 것으로 기대된다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는 첨부도면은, 본 발명에 대한 실시예를 제공하고 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 본 발명의 순차접근 아날로그-디지털 변환기(SAR DAC)의 블록도이다.
도 2는 본 발명에 따른 순차접근 아날로그-디지털 변환기(SAR DAC)의 레퍼런스 전압 발생기(900)이다.
도 3은 본 발명에 따른 순차접근 아날로그-디지털 변환기(ADC)의 부트스트래핑 회로(300)이다.
도 4는 본 발명에 따른 순차접근 아날로그-디지털 변환기(SAR ADC)의 비교기(600) 회로이다.
이하에서는 첨부된 도면들을 참조하여 본 발명에 대해서 자세히 설명한다. 이때, 각각의 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타낸다. 또한, 이미 공지된 기능 및/또는 구성에 대한 상세한 설명은 생략한다. 이하에 개시된 내용은, 다양한 실시 예에 따른 동작을 이해하는데 필요한 부분을 중점적으로 설명하며, 그 설명의 요지를 흐릴 수 있는 요소들에 대한 설명은 생략한다. 또한 도면의 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시될 수 있다. 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니며, 따라서 각각의 도면에 그려진 구성요소들의 상대적인 크기나 간격에 의해 여기에 기재되는 내용들이 제한되는 것은 아니다.
본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 순차접근 아날로그-디지털 변환기(SAR DAC)의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 SAR DAC는, 저항-커패시터 하이브리드 디지털-아날로그 변환기(DAC)(500), 비교기(600), SAR 로직(700), 클럭 발생기(800), 레퍼런스 전압발생기(900)를 포함한다.
도 1의 클럭 발생기(800)는 외부의 기준 클럭 신호를 입력으로 받아서 내부 동작에 필요한 모든 디지털 컨트롤을 위한 클럭 신호들, 즉, DAC(500), 비교기(600), 또는 SAR 로직(700) 등의 동작을 위한 클럭 신호들을 발생시킨다.
레퍼런스 전압발생기(900)는 DAC(500)의 동작을 위한 기준전압을 생성한다. 특히, 레퍼런스 전압발생기(900)는, 2개의 전원 전압(+Vdd, -Vdd) 사이에 연결된 저항 스트링을 이용하여 입력 아날로그 신호의 범위를 -Vdd ~ +Vdd에서 DAC(500)를 동작시키기 위한 기준전압을 생성한다. 더 후술하는 바와 같이 본 발명의 레퍼런스 전압발생기(900)는 저항만을 이용한 저항 스트링에 의해 레퍼런스 전압(-3/8Vdd, -1/4Vdd, -1/8Vdd, +1/8Vdd, +1/4Vdd, +3/4Vdd)을 발생시키며, 공통 레벨의 기준 전압(+Vref, -Vref)은 DAC(500)의 칩 구성 시에 +1/2Vdd, -1/2Vdd와 연결되어 공유 사용되도록 설계될 수 있다.
저항-커패시터 하이브리드 DAC(500)는 입력되는 아날로그 신호(VINP/VINN)를 샘플링해 커패시터 어레이(1/2Cu,...22Cu, Cu,...,25Cu)에 저장시키고, SAR 로직(700)으로부터의 SAR 제어신호에 응답해 저장된 만큼의 전하에 대응되는 해당 변환전압을 생성한다.
특히, 본 발명에서 저항-커패시터 하이브리드 DAC(500)은, 초 저전력을 구현하기 위하여, 레퍼런스 전압발생기(900)에서 저항만을 이용한 저항 스트링에 의해 레퍼런스 전압(-3/4Vdd, -1/2Vdd, -1/4Vdd, +1/4Vdd, +1/2Vdd, +3/4Vdd)을 발생시키고, 공통 레벨의 기준 전압(+Vref, -Vref)은 +1/2Vdd, -1/2Vdd와 공유 사용되도록 저항-커패시터 하이브리드 DAC(500)에 제공함으로써, 저전력화가 가능하게 하였으며 실리콘 다이(Die) 크기를 크게 줄일 수 있도록하고 SAR 로직(700)의 복잡성 또한 단순화시킬 수 있게 하였다. 차동 입력 (VINP/VINN)에 대해 자유롭게 아날로그-디지털 변환이 가능하도록, 도면에서 DAC(500)는 레퍼런스 전압(-3/4Vdd, -1/2Vdd, -1/4Vdd, +Vref(+1/2Vdd), -Vref(-1/2Vdd)을 사용하는 커패시터 어레이와 레퍼런스 전압(+1/4Vdd, +1/2Vdd, +3/4Vdd, +Vref(+1/2Vdd), -Vref(-1/2Vdd))를 사용하는 커패시터 어레이 블록을 포함한다.
DAC(500)는 차동 입력 (VINP/VINN) 중 어느 하나에 대하여 공통모드 기준전압(VCM)과 비교기(600)에서 비교될 해당 변환전압을 생성한다. SAR 제어신호는 잘 알려진 SAR ADC 알고리즘에 따라, 비교기(600) 출력으로부터 각 디지털 비트(예, 12비트)를 결정하기 위한, SAR 제어신호를 DAC(500)로 출력하여 도면에서와 같이 커패시터 어레이, 레퍼런스 전압들(-3/4Vdd, -1/2Vdd, -1/4Vdd, +1/4Vdd, +1/2Vdd, +3/4Vdd, +Vref(+1/2Vdd), -Vref(-1/2Vdd)), 공통모드 기준전압(VCM)과 연결된 각 스위치들의 온/오프를 제어함으로써, DAC(500)가 입력되는 아날로그 신호(VINP/VINN)의 샘플링 값에 대응하여 해당 전하에 대한 해당 변환전압을 생성하도록 한다. SAR ADC 알고리즘에 대하여는 특허출원번호 제 10-2012-0123624호, 제 10-2013-0083327호, 제10-2016-0133162호 등에 잘 기술되어 있으므로 이를 참조할 수 있다.
비교기(600)는 저항-커패시터 하이브리드 DAC(500)의 출력인 두 개의 아날로그 신호, 즉, 공통모드 기준전압(VCM)과 DAC(500)의 변환전압을 비교하여 논리하이 또는 논리로우의 디지털 값을 결과로서 SAR 로직(700)으로 전달하게 된다.
SAR 로직(700)은 SAR 로직(700)은 ADC 동작을 위한 전반적인 제어를 수행한다. SAR 로직(700)은 SAR ADC 알고리즘에 따라 순차적인 SAR 제어신호를 생성하여 비교기(600)의 출력으로부터 입력 아날로그 신호에 대응되는 디지털 신호(예, 12비트)를 생성한다. SAR 로직(700)은 상위비트(예, 7비트)와 하위비트(예, 5비트)를 결정하기 위한 DAC(500)의 커패시터 어레이들 사이의 왜곡 보정을 위한 커패시터(CA)와 기타 보정용 커패시터 등을 동작시켜 커패시터 어레이들의 오차 등을 보정할 수도 있다.
도 2는 본 발명에 따른 순차접근 아날로그-디지털 변환기(SAR DAC)의 레퍼런스 전압 발생기(900)이다.
본 발명에서 레퍼런스 전압발생기(900)는, 2개의 전원 전압(Vdd=Vdd+, Vss=-Vdd) 사이에 연결된 저항 스트링(8개의 직렬 저항)을 이용하여 DAC(500)가 입력 아날로그 신호의 범위, -Vdd ~ +Vdd에서 동작하도록 하기 위한 기준전압을 생성한다. 예를 들어, SAR 로직(700)에서 12비트의 상기 디지털 신호를 생성하기 위하여, 레퍼런스 전압발생기(900)는, (-3/4Vdd, -1/2Vdd, -1/4Vdd, +1/4Vdd, +1/2Vdd, +3/4Vdd) 전압들을 생성하며, 공통 레벨의 기준 전압(+Vref, -Vref)을 제공하기 위하여 +1/2Vdd 단자와 +Vref 공급단자를 공유하여 사용하고, -1/2Vdd 단자와 -Vref 공급단자를 공유하여 사용한다. 본 발명에서는 레퍼런스 전압발생기(900)는, 트랜지스터가 포함된 회로를 사용하지 않음으로써, 저전력화, 실리콘 다이의 크기 저감 및 생산 수율의 향상이 가능하도록 한다.
이와 같은 레퍼런스 전압발생기(900)의 기준 전압 발생 방식에 따라, DAC(500)의 칩 구성(칩으로 설계하여 제조하는 경우)에서, +Vref 공급단자 및 -Vref 공급단자 없이 +1/2Vdd 단자 및 -1/2Vdd 단자와 칩 내부적으로 연결되어 +Vref 및 -Vref를 공급함으로써, DAC(500)의 칩 구성에 있어서의 입출력 핀 수를 줄일 수 있게 된다. 종래의 저항-커패시터 하이브리드 DAC에 레퍼런스 전압을 공급하는 회로는, 전원전압과 레퍼런스 전압 (+Vref, -Vref)과의 물리적인 거리가 멀어서 레퍼런스 전압을 안정화가 필요하고, DAC 칩 외부에 100nF의 등 용량이 큰 커패시터를 사용하여 레퍼런스 전압의 잡음(Noise)를 안정화시켜야 하며, 이에 따라 두 개의 핀(PIN)이 추가로 필요하였었다. 본 발명에서는 1/2Vdd 신호와 Vref 신호를 공용으로 사용할 수 있음으로 인해 DAC(500) 칩 내부 레이아웃(Layout)을 단순화시키고 그에 따른 레퍼런스 전압의 잡음 (Noise)를 상당부분 제거할 수 있게 된다. 또한 전원전압과 레퍼런스 전압 (+Vref,-Vref)을 가까이 위치하게 함으로써 잡음 (Noise)에 강하게 설계하였으며 이에 따라 종래의 레퍼런스 전압 (Vref+,Vref-)을 안정화 하기 위해 필요했던 칩 외부의 커패시터를 제거할 수 있고, 두 개의 핀도 자동으로 제거할 수 있게 된다.
나아가, DAC(500)에서, 도 1과 같이 입력 아날로그 신호를 샘플링하는 커패시터 어레이(1/2Cu,...22Cu, Cu,...,25Cu)(Cu 앞의 2의 배수는 단위 커패시턴스값에 대한 배수를 나타냄)는 각 비트값 결정을 위해 단위 커패시턴스 값의 2의 배수로 커지도록 구성된 커패시턴스 값들 포함하며, 레퍼런스 전압발생기(900)의 잡음에 강한 특성에 의해 단위 커패시턴스 값을 줄임으로써(예, 절반으로 줄임) DAC(500)의 칩 구성에 있어서의 DAC(500)의 칩의 크기를 줄이는 것이 가능하게 된다.
나아가, 도 1의 DAC(500)는, 입력 아날로그 신호를 샘플링하는 커패시터 어레이의 각 비트값 결정을 위한 샘플링 커패시터에 연결된 스위치(도 1에서 원형 점선으로 표시됨)를 포함하고, 상기 스위치는 클록 피드스루를 방지하기 위한 부트스트래핑 회로(300)를 포함한다.
도 3은 본 발명에 따른 순차접근 아날로그-디지털 변환기(ADC)의 부트스트래핑 회로(300)이다. 이하에서 아날로그 신호 VINP 를 샘플 앤 홀드하는 DAC(500)의 커패시터 어레이에 연결된 스위치의 부트스트래핑 회로(300)를 설명하지만, 이는 반대편 아날로그 신호 VINN를 샘플 앤 홀드하는 DAC(500)의 커패시터 어레이에 연결된 스위치의 부트스트래핑 회로에 있어서도 MOSFET가 다른 타입으로 구성될 뿐 유사하게 동작할 수 있음을 미리 밝혀둔다.
도 3과 같이, 부트스트래핑 회로(300)는 제1전원(vdd_sep)과 제2전원(vdda)을 포함하는 전원 분리 구성을 이용한다. 제1전원(vdd_sep)은 Vdd/2일 수 있고, 제2전원(vdda)은 Vdd일 수 있다. 부트스트래핑 회로(300)는 분리된 제1전원(vdd_sep)과 제2전원(vdda)과 다른 전원 (vssa) 사이에, PMOSFET들(PM1~PM3), NMOSFET들(NM1~NM4)을 포함하며, 클럭신호들(FS1PB, FS1B)의 제어에 따라 샘플링 커패시터(C0)에 입력 아날로그 신호(IN)의 샘플링 값을 샘플 앤 홀드하여 출력 단자(OUT)로 출력한다. PMOSFET는 P형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이고, NMOSFET는 N형 MOSFET이다.
이에 따라, 예를 들어, DAC(500)가 입력 아날로그 신호의 범위, -Vdd ~ +Vdd에서 동작하고 있는 중에, +Vdd 최대 크기로 들어오는 입력 아날로그 신호에도, 부트스트래핑 회로(300)의 모든 MOSFET가, 3/2Vdd 이하로 MOSFET들의 게이트와 소스 단자 간 전압이 유지되도록 구동될 수 있다.
도 3에서, 입력 아날로그 신호(IN)를 샘플링하기 전의 클럭 신호(FS1PB, FS1B)에 제1전원(vdd_sep)로부터 샘플링 커패시터(C0)의 일측 단자를 Vdd/2로 충전시키고, 입력 아날로그 신호(IN)를 샘플링하기 위한 클럭 신호(FS1PB, FS1B)에 제2전원(vdda)를 이용하여 샘플링 커패시터(C0)의 반대측 단자(IN 입력측 단자)를 Vdd로 상승시키는 부트스트랩 동작을 수행하게 된다. 이때 +Vdd 최대 크기로 들어오는 입력 아날로그 신호(IN)에도, 부트스트래핑 회로(300)의 모든 MOSFET(특히, NM3 등)가, 3/2Vdd 이하로 MOSFET들의 게이트와 소스 단자 간 전압이 유지되도록 구동됨으로써, 부트스트래핑(300) 회로의 MOSFET의 내구성 향상에 의해 DAC(500)의 칩 구성에 있어서의 DAC(500)의 칩의 내구성을 향상시킬 수 있다.
반면, 종래의 부트스트래핑 회로(미도시)는, 부트스트랩핑 커패시터(C0)에 충전된 전압 (Vdd)과 입력 아날로그 입력신호 (Vin ≤ Vdd)의 합으로 인가되므로, 커패시터에 충전된 전압이 Vdd이고 최초 아날로그 입력신호 (Vin = Vdd)일 경우, MOSFET(특히, NM3 등)의 게이트와 소스에 2Vdd가 인가되어 스위치의 내구성을 좋지 않게 만들 수 있으며 이에 따라 본 발명의 와이드 레인지 입력전압 특성의 구현이 불가능하게 된다.
본 발명에서는, 부트스트랩핑 커패시터(C0)에 제1전원(vdd_sep)에 의해 충전된 전압 (1/2Vdd)과 최초 아날로그 입력신호 (Vin ≤ Vdd)의 합으로 인가될 때, 커패시터(C0)에 충전된 전압 (1/2Vdd) + 최초 아날로그 입력신호 (Vin = Vdd)일 경우 MOSFET(특히, NM3 등)의 게이트와 소스에 3/2Vdd가 인가되어 스위치의 내구성을 개선 할 수 있으며 이에 따라 와이드 레인지 (Rail to Rail) 입력전압 특성의 구현이 가능하게 된다.
도 4는 본 발명에 따른 순차접근 아날로그-디지털 변환기(SAR ADC)의 비교기(600) 회로이다.
본 발명에서 비교기(600)는, 도 4와 같이, DAC(500)의 변환전압을 래치하기 위하여 서로 반대 위상을 갖는 클럭 신호들(CK1, CKB1)을 사용하는 래치회로(P1~P6, N1~N8) 및 상기 래치회로의 차동 출력 각각에 연결된 각각의 버퍼, 즉, 제1버퍼(N11, N12, P11, P12), 제2버퍼(N13, N14, P13, P14)를 포함한다. 제1버퍼(N11, N12, P11, P12), 제2버퍼(N13, N14, P13, P14)는 2단 CMOS(Complementary Metal Oxide Semiconductor) 디지털적 게인 보상용 인버터로 이루어져 있다. 본 발명에서는 비교기(600)는 래치회로 전단에 프리앰프가 사용되지 않음으로써, 저전력화, 실리콘 다이의 크기 저감 및 생산 수율의 향상이 가능하도록 한다.
도 4를 참조하면, 래치회로(P1~P6, N1~N8)는, 전원전압들(Vdda, Vssa) 사이에 6개의 P-MOSFET(P1~P6)와 8개의 N-MOSFET(N1~N8)를 포함하고 클럭신호들(CK1, CKB1)에 의해 구동된다.
MOSFET들(P1~P6, N1~N8)의 연결 관계는 다음과 같다. 먼저, DAC(500)의 출력 신호(INP, INN) 각각을 받기 위한, Vdda에 연결된 제1PMOSFET(P1)와 제2PMOSFET(P2), 및 Vssa에 연결된 제1NMOSFET(N1)와 제2NMOSFET(N2)를 포함한다.
이외에 래치회로(P1~P6, N1~N8)는, 제1PMOSFET(P1)와 병렬 연결되고 CKB1을 받는 제3PMOSFET(P3), 제1PMOSFET(P1)와 병렬 연결되고 제6PMOSFET의 드레인과 연결된 게이트를 갖는 제4PMOSFET(P4), 제2PMOSFET(P2)와 병렬 연결되고 CKB1을 받는 제5PMOSFET(P5), 제2PMOSFET(P2)와 병렬 연결되고 제3PMOSFET(P3)의 드레인과 연결된 게이트를 갖는 제6PMOSFET(P6), 제1PMOSFET(P1)의 드레인과 제1NMOSFET의 드레인 사이에 연결된 제7NMOSFET(N7), 제2PMOSFET(P2)의 드레인과 제2NMOSFET(N2)의 드레인 사이에 연결된 제8NMOSFET(N8), 제1NMOSFET(N1)와 병렬 연결되고 CK1을 받는 제3NMOSFET(N3), 제1NMOSFET(N1)와 병렬 연결되고 제6NMOSFET(N6)의 드레인과 연결된 게이트를 갖는 제4NMOSFET(N4), 제2NMOSFET(N2)와 병렬 연결되고 CK1을 받는 제5NMOSFET(N5), 제2NMOSFET(N2)와 병렬 연결되고 제4NMOSFET(N4)의 드레인과 연결된 게이트를 갖는 제6NMOSFET(N6)를 포함한다.
따라서 본 발명회로를 적용하게 되면, 휴대용 기기 및 다양한 IoT 기기의 초 저전력특성을 구현할 수 있음은 물론, 아날로그-디지털 변환기 자체의 내구성을 향상시키고 핀(PIN)수를 감소시켜며 DAC(500)의 단위 커패시터 용량을 절반으로 줄여 실리콘 다이(Die)의 크기를 줄일 수 있으며, 아날로그 입력전압을 와이드레인지 (Rail to Rail)로 사용할 수 있게 됨으로써, 다양한 응용분야에 사용이 가능하게 된다.
상술한 바와 같이, 본 발명에 따른 와이드 레인지 입력 방식의 초 저전력 순차 접근 아날로그-디지털 변환기(SAR DAC)에 따르면, 저항-커패시터 하이브리드 디지털-아날로그 변환기(DAC)(500)의 레퍼런스전압 6개 종류의 전압을 기존 대비 두 배로 올리고, 그에 따라 저항 커패시터 하이브리드 디지털-아날로그 변환기(DAC)의 커패시터 용량을 반으로 줄이는 전압분배방식을 적용함으로써 초 저전력구현이 가능해진다. 다시 말하여, 저항-커패시터 입력부의 전압분배방식을 변경함으로써 2개의 외부 핀(Vref+, Vref-))을 제거할 수 있으며 하이브리드 디지털-아날로그 변환기(DAC)가 단순화됨으로써 초 저전력이 가능하게 되며 내부 잡음(Noise)를 줄임으로써 아날로그-디지털 변환기의 특성을 더욱 양호하게 만들 수 있다.
또한, 부트스트래핑 회로(300)의 전원을 분리함으로써 아날로그 입력 레인지를 넓게 (Rail to Rail) 사용할 수 있게 됨에 따라 다양한 휴대용기기 또는 IoT 기기에 안전하고 유용하게 사용할 수 있다. 즉, 아날로그 입력 레인지를 최대로 하였을 경우 클록 피드쓰루를 방지하기 위한 방법으로 부트스트래핑 회로의 전원을 분리하는 방식을 사용함으로써 MOSFET의 게이트와 소스에 공급되는 전압을 MOSFET이 견딜 수 있는 범위의 전압으로 구동 할 수 있음에 따라 내구성이 향상되도록 구현 할 수 있다. 즉, 본 발명의 저항-커패시터 디지털-아날로그의 전압 분배방식을 적용하여 핀(PIN)수를 줄이고 칩 크기를 최소화하며, 본 부트스트래핑 회로(300)의 전원분리방식을 적용하여 MOSFET 스위치의 내구성을 확보해서 아날로그-디지털 변환기 자체의 내구성을 확보할 수 있다. 따라서, 소모전력을 최소화하고 실리콘 다이(Die) 크기를 최소로 하여, 최근 국내외적으로 급성장하고 있는 휴대기기 및 IoT 디바이스 등 소형 전자기기의 효율을 크게 향상시키고 다양한 입력 범위를 갖는 다양한 전자기기 분야에 적용이 용이한 이점이 있다. 예를 들어, 휴대용 기기 및 사물 인터넷 (IoT) 디바이스에 사용이 되는 아날로그-디지털 변환기(ADC)의 핀(PIN)수와 칩 면적의 최소화 및 초 전력을 구현하며 아날로그 입력 레인지를 넓혀 다양한 응용분야에 용이하게 적용이 가능해진다.
그리고, 본 발명에 따른 초 저전력 순차 접근 아날로그-디지털 변환기에 따르면, 최근 팹리스(반도체 설계 전문업체)들은 물론 최근 급성장하고 있는 사물인터넷 디바이스 분야의 효율 향상에 상당 부분 이바지할 것으로 예상하며, 본 발명의 아날로그-디지털 변환기(ADC)(예, 12 비트)는 소모 전력이 114μW에 불과해 미국 경쟁사(TI)의 종래의 초 저전력 순차접근 아날로그-디지털 변환기와 비교해 6분의 1 수준의 초 저전력 성능 확보가 가능할 뿐만아니라, 와이드레인지 (Rail to Rail) 아날로그 입력이 가능해지고, 칩의 면적을 줄임으로써 다양한 분야에 적용하여 파급 효과가 클 것으로 기대된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
저항 커패시터 하이브리드 디지털-아날로그 변환기(DAC)(500)
비교기(600)
SAR 로직(700)
클럭 발생기(800)
레퍼런스 전압발생기(900)

Claims (11)

  1. 입력 아날로그 신호를 샘플링하고 SAR 제어신호에 응답해 해당 변환전압을 생성하는 DAC;
    기준전압과 상기 변환전압을 비교하여 해당 디지털 값을 출력하는 비교기;
    순차적인 상기 SAR 제어신호를 생성하여 상기 비교기의 출력으로부터 상기 입력 아날로그 신호에 대응되는 디지털 신호를 생성하는 SAR 로직;
    상기 DAC, 상기 비교기, 또는 상기 SAR 로직의 동작을 위한 클럭 신호를 생성하는 클럭 발생기; 및
    상기 DAC의 동작을 위한 기준전압을 생성하는 레퍼런스 전압발생기를 포함하고,
    상기 레퍼런스 전압발생기는, 2개의 전원 전압(+Vdd, -Vdd) 사이에 연결된 저항 스트링을 이용하여 상기 입력 아날로그 신호의 범위 -Vdd ~ +Vdd에서 상기 DAC를 동작시키기 위한 기준전압을 생성하고,
    상기 레퍼런스 전압발생기는,
    12비트의 상기 디지털 신호를 생성하기 위하여, 전압들(-3/4Vdd, -1/2Vdd, -1/4Vdd, +1/4Vdd, +1/2Vdd, +3/4Vdd)을 생성하고, 공통 레벨의 기준 전압(+Vref, -Vref)을 제공하기 위하여 +1/2Vdd 단자와 +Vref 공급단자를 공유하여 사용하고, -1/2Vdd 단자와 -Vref 공급단자를 공유하여 사용하는 것을 특징으로 하는 SAR ADC.
  2. 삭제
  3. 제1항에 있어서,
    상기 DAC의 칩 구성에서, +Vref 공급단자 및 -Vref 공급단자 없이 +1/2Vdd 단자 및 -1/2Vdd 단자와 칩 내부적으로 연결되어 +Vref 및 -Vref를 공급함으로써, 상기 DAC의 칩 구성에 있어서의 입출력 핀 수를 줄이는 것을 특징으로 하는 SAR ADC.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 입력 아날로그 신호를 샘플링하고 SAR 제어신호에 응답해 해당 변환전압을 생성하는 DAC;
    기준전압과 상기 변환전압을 비교하여 해당 디지털 값을 출력하는 비교기;
    순차적인 상기 SAR 제어신호를 생성하여 상기 비교기의 출력으로부터 상기 입력 아날로그 신호에 대응되는 디지털 신호를 생성하는 SAR 로직;
    상기 DAC, 상기 비교기, 또는 상기 SAR 로직의 동작을 위한 클럭 신호를 생성하는 클럭 발생기; 및
    상기 DAC의 동작을 위한 기준전압을 생성하는 레퍼런스 전압발생기를 포함하고,
    상기 비교기는, 상기 변환전압을 래치하기 위하여 서로 반대 위상을 갖는 클럭 신호들을 사용하는 래치회로 및 상기 래치회로의 차동 출력 각각에 연결된 각각의 버퍼를 포함하고,
    상기 비교기의 래치회로는, 전원전압들(Vdda, Vssa) 사이에 6개의 P-MOSFET와 8개의 N-MOSFET를 포함하고 클럭신호들(CK1, CKB1)에 의해 구동되며,
    상기 DAC의 출력 신호(INP, INN) 각각을 받기 위한, Vdda에 연결된 제1PMOSFET와 제2PMOSFET, 및 Vssa에 연결된 제1NMOSFET와 제2NMOSFET,
    제1PMOSFET와 병렬 연결되고 CKB1을 받는 제3PMOSFET,
    제1PMOSFET와 병렬 연결되고 제6PMOSFET의 드레인과 연결된 게이트를 갖는 제4PMOSFET,
    제2PMOSFET와 병렬 연결되고 CKB1을 받는 제5PMOSFET,
    제2PMOSFET와 병렬 연결되고 제3PMOSFET의 드레인과 연결된 게이트를 갖는 제6PMOSFET,
    제1PMOSFET의 드레인과 제1NMOSFET의 드레인 사이에 연결된 제7NMOSFET,
    제2PMOSFET의 드레인과 제2NMOSFET의 드레인 사이에 연결된 제8NMOSFET,
    제1NMOSFET와 병렬 연결되고 CK1을 받는 제3NMOSFET,
    제1NMOSFET와 병렬 연결되고 제6NMOSFET의 드레인과 연결된 게이트를 갖는 제4NMOSFET,
    제2NMOSFET와 병렬 연결되고 CK1을 받는 제5NMOSFET,
    제2NMOSFET와 병렬 연결되고 제4NMOSFET의 드레인과 연결된 게이트를 갖는 제6NMOSFET를 포함하는 것을 특징으로 하는 SAR ADC.
  9. 제8항에 있어서,
    상기 각각의 버퍼는, 디지털적 게인 보상용 2단 CMOS 인버터를 포함하는 것을 특징으로 하는 SAR ADC.
  10. 제8항에 있어서,
    상기 비교기는, 상기 래치회로 전단에 프리앰프가 사용되지 않음으로써, 저전력화, 실리콘 다이의 크기 저감 및 생산 수율의 향상을 위한 것을 특징으로 하는 SAR ADC.
  11. 삭제
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